JP2017040639A - テストシステム、試験装置 - Google Patents

Abstract

【課題】最新の半導体デバイスに対応することが容易であり、および／または、コストの上昇を抑制可能なテストシステムを提供する。
【解決手段】少なくともひとつの汎用サーバ１１０は、イーサネット（登録商標）を介してＰＥモジュール１２０と接続される。ＰＥモジュール１２０の制御部１３０は、ＰＥ回路１２２および複数のフェイルメモリ１２４をリアルタイム制御するとともに、複数のフェイルメモリ１２４のフェイル情報を一旦保持し、データ処理した後に汎用サーバ１１０へと転送する。汎用サーバ１１０は、ＰＥモジュール１２０からのデータにもとづいてＤＵＴ２０２の冗長救済解析を行うように、プログラム制御される。
【選択図】図２

Description

本発明は、メモリなどの半導体デバイスを試験する試験装置に関する。

ＤＲＡＭをはじめとするメモリは、ある確率でメモリセルの不良が発生する。一部のセルの不良によりメモリ全体を不良とすると歩留まりが著しく低下してしまうため、メモリには、不良セルと置換可能な冗長回路が実装される。試験装置は、メモリを試験し、メモリセルのアレイの良否の判定結果（フェイル情報）を生成し、フェイルメモリに格納する。そして試験装置はフェイル情報にもとづき、冗長救済解をもとめる。その後、冗長救済解に応じてレーザリペアが行われる。

図１は、本発明者らが検討した試験装置５００を備える試験システムのブロック図である。試験システム６００は、ＤＵＴ６０２を試験する試験装置５００、ＥＷＳ（Engineering Work Station）６０４、ハブ６０６を備える。

ＥＷＳ６０４は、テストプログラムを実行して試験装置５００全体を統括的に制御する。ＥＷＳ６０４には、試験結果などさまざまなデータが集約される。ＥＷＳ６０４と試験装置５００は、ハブ６０６およびギガビットイーサネット（登録商標）などの高速なバスを介して接続される。

試験装置５００は、複数のＤＵＴ（被試験デバイス）６０２を同時並列的に試験し、パスフェイル判定ならびに冗長救済解を求める演算処理を行う。試験装置５００は、複数のＣＰＵ（Central Processing Unit）ボード５１０と、複数のＰＥ（Pin Electronics）ボード５２０を備える。

ひとつのＰＥボード５２０は複数（たとえば１２個）のＤＵＴ６０２を測定可能に構成される。ＰＥボード５２０には、複数のＰＥ回路５２２、複数のフェイルメモリ５２４、ＭＲＡインタフェース５２６およびテストプロセッサ５２８が実装される。テストプロセッサ５２８は、同じＰＥボード５２０に搭載されるＰＥ回路５２２を制御する。ＰＥ回路５２２には、複数のＤＵＴ６０２が対応づけられる。ＰＥ回路５２２は、テストプロセッサ５２８の制御にもとづいて、テストパターンを発生してＤＵＴ６０２に供給する。メモリであるＤＵＴ６０２には、テストパターンに応じたデータが書き込まれる。ＰＥ回路５２２はＤＵＴ６０２に書き込んだデータを読み出し、それを期待値データと比較し、比較結果を示すフェイル情報を取得する。ＰＥ回路５２２は、たとえばタイミング発生器、パターン発生器、波形整形器、パターン比較器などを含む。ＰＥ回路５２２は一つの半導体チップに集積化された機能ＬＳＩとして構成しうる。ＰＥ回路５２２が生成したフェイル情報は、フェイルメモリ５２４に書き込まれる。フェイルメモリ５２４は、ＦＡＭ（Fail Address Map）やＦＢＭ（Fail Bit Map）を含む。

ひとつのＣＰＵボード５１０には、複数（たとえば最大８個）のＰＥボード５２０が接続可能である。ＣＰＵボード５１０とＰＥボード５２０の間はマルチギガビットの高速Ｉ／Ｆを介して接続される。ＣＰＵボード５１０は、複数のＲＣＰＵ（Repair CPU）５１２と、テストプロセッサ５１４を備える。

ＣＰＵボード５１０とＰＥボード５２０は、一対のトランシーバ５４０Ａ，５４０Ｂおよびバス５３０を介して接続される。ＣＰＵボード５１０のテストプロセッサ５１４は、複数のＰＥボード５２０のテストプロセッサ５２８それぞれと、バス５３２を介して接続される。バス５３２は１Ｇｂｐｓ程度の帯域を有し、このバス５３０を介して、ＰＥボード５２０がリアルタイム制御される。

各ＲＣＰＵ５１２は、複数（たとえば２個）のＰＥボード５２０に対応づけられる。たとえば第１のＲＣＰＵ５１２＿１は、２個のＰＥボード５２０＿１、５２０＿２に対応づけられ、それらに搭載される６個のフェイルメモリ５２４に割り当てられる。ＲＣＰＵ５１２は、対応する６個のフェイルメモリ５２４をリアルタイム制御する。またＲＣＰＵ５１２は、各フェイルメモリ５２４からのフェイル情報を受け、救済解を演算する。第２のＲＣＰＵ５１２＿２は、別の２個のＰＥボード５２０に搭載される６個のフェイルメモリ５２４に割り当てられる。その他のＲＣＰＵ５１２についても同様である。具体的にはＲＣＰＵ５１２＿１とＭＲＡインタフェース５２６は、トランシーバ５４０Ａ，５４０Ｂおよびバス５３４を介して接続される。

ＭＲＡインタフェース５２６は、複数（たとえば３個）のフェイルメモリ５２４を監視し、所定の単位（たとえば１個のＤＵＴ）のフェイル情報の収集完了を示すフラグが立つと、フェイル情報をバス５３２を介して、対応するＲＣＰＵ５１２に転送する。バス５３２は、１個のフェイルメモリに対応づけられており、フェイルメモリ１個当たりの帯域幅は１Ｇｂｐｓ程度である。ＲＣＰＵ５１２は、ＭＲＡインタフェース５２６から送信されたフェイル情報にもとづき、救済解を求める演算処理（ＲＡ処理という）を行う。

図１の試験装置５００のアーキテクチャでは、ＲＣＰＵ５１２が、フェイルメモリ５２４の制御（ＦＭ制御ともいう）とＲＡ処理の両方を行っている。ＦＭ制御にはリアルタイム性、すなわち高速性が求められる一方で、ＲＡ処理は長い演算時間を要する。従来では、ＲＡ処理とＦＭ制御の仕様を満足するように、ＣＰＵボード５１０を開発する必要があった。また、ＣＰＵボード５１０とＰＥボード５２０の間のインタフェースについても、要求性能を満たすように設計する必要があった。図１の例では、テストプロセッサ間の伝送に合計８Ｇｂｐｓが必要であり、ＲＣＰＵ５１２側の伝送に合計６Ｇｂｐｓが要求される。

特開２００６−１１４１４９号公報 特開２０００−３０６３９５号公報 特開２００７−８０４２２号公報 国際公開第１０／０６４３１２Ａ１号パンフレット

本発明者らは、図１の試験装置５００について検討した結果、以下の課題を認識するに至った。

１個のＲＣＰＵ５１２の演算量は、処理すべきＤＵＴ６０２の個数に応じて増減する。したがってＲＣＰＵ５１２の演算処理能力は、最も負荷の集中した状態（つまりＤＵＴの個数が多い状態）においても、現実的な時間内にＲＡ処理が完了するように設計する必要があるが、これはＣＰＵの高コスト化の要因となりうる。またそのように設計されたＲＣＰＵ５１２の演算処理能力は、負荷が軽い状態（ＤＵＴの個数が少ない状況）において明らかにオーバースペックとなる。

またＣＰＵボード５１０とＰＥボード５２０の間のインタフェースには数Ｇｂｐｓの帯域が必要とされ、仕様を満たすように専用設計されたトランシーバ５４０Ａ，５４０Ｂおよびバス５３０を採用する必要があった。２〜３年ごとにＤＵＴの性能が向上し、これによりフェイル情報のデータ量も増大するため、このＣＰＵボード５１０とＰＥボード５２０の間のインタフェースには、大きな設計変更を余儀なくされ、開発期間の長期化、高コスト化という問題がつきまとう。

新世代の試験装置を開発する際に使用可能なＣＰＵが、前の世代で使用されていたＣＰＵと同じアーキテクチャで構成されるとは限らず、互換性が乏しい場合もあり得る。この場合、ＣＰＵの代替可能性の検証に、膨大な労力が必要となる。

さらに、ＣＰＵボード５１０の開発が長期化すると、設計開始時期と、製品のリリース時期のタイムラグが長くなる。一般的に、ＣＰＵなどの部品は設計開発時に設計仕様に基づいて選定される。したがって当初選定したＣＰＵは、リリース時期には、１世代前のものとなってなり、ＣＰＵがボトルネックとなり得る。

近年、半導体デバイスの高速化、大容量化にともない、試験装置５００が処理すべきデータ量は増大の一途をたどっており、従来の試験装置５００のアーキテクチャによって、最先端の半導体デバイスに対応しようとすれば、そのコストは非常に高くなってしまう。

本発明のある態様は係る課題に鑑みてなさされたものであり、その例示的な目的のひとつは、最新の半導体デバイスに対応することが容易であり、および／または、コストの上昇を抑制可能なテストシステムの提供にある。

本発明のある態様のテストシステムにおいては、リアルタイム性が要求されるフェイルメモリの制御（ＦＭ制御）はフェイルメモリのピンエレクトロニクスモジュール側の直近に設けた制御部により行われる。また、フェイル情報にもとづく冗長救済解析（ＲＡ）処理は、フェイル情報を汎用サーバに転送した後に、汎用サーバが行う。ピンエレクトロニクスモジュールと汎用サーバは、特殊なドライバ等を必要としないイーサネットで接続することとする。

より具体的には、本発明のある態様のテストシステムは、ピンエレクトロニクスモジュールと、イーサネット（登録商標）を介してピンエレクトロニクスモジュールと接続される少なくともひとつの汎用サーバと、を備える。ピンエレクトロニクスモジュールは、被試験デバイスのフェイル情報を取得するピンエレクトロニクス回路と、フェイル情報を格納する複数のフェイルメモリと、ピンエレクトロニクス回路および複数のフェイルメモリをリアルタイム制御するとともに、複数のフェイルメモリのフェイル情報を一旦保持し、データ処理した後に汎用サーバへと転送する制御部と、を備える。汎用サーバは、ピンエレクトロニクスモジュールからのデータにもとづいて被試験デバイスの冗長救済解析を行うように、プログラム制御される。

汎用サーバにはイーサネットが標準装備されている。イーサネットをピンエレクトロニクスモジュールとの間のインタフェースとして用いることで、汎用サーバ、ピンエレクトロニクスモジュールの一方の仕様を変更する際に、インタフェースはそのまま用いることができるため、再設計が不要である。また、汎用サーバをソフトウェア制御することで、複数の汎用サーバ間、複数のＣＰＵ間で演算負荷を分散することができ、したがって個々のＣＰＵに要求される演算処理能力は、従来のＲＣＰＵに比べて低くてよい。これによりある態様においては、汎用サーバのコストを下げることが可能である。

制御部は、フェイル情報を一時的に格納するメモリと、メモリに格納されるフェイル情報を処理し、イーサネットを介して汎用サーバへ供給する第１プロセッサと、を備えてもよい。

制御部は、フェイル情報を複数のフェイルメモリからメモリに転送する第２プロセッサをさらに備えてもよい。

第２プロセッサは、プログラマブルロジックデバイスを含んでもよい。たとえばプログラマブルロジックデバイスは、ＦＰＧＡ（Field Programmable Gate Array）であってもよい。

ある態様のテストシステムは、ピンエレクトロニクスモジュールの規模に応じて、汎用サーバを増設可能に構成されてもよい。イーサネットを採用するため、バススイッチを用いることで汎用サーバの個数を変更することは容易である。

少なくともひとつの汎用サーバはそれぞれ複数のコアを含み、複数のコアは複数のフェイルメモリに動的に割り当てられてもよい。コアとフェイルメモリの割り当てを動的とすることで、負荷を好適に分散することができる。

少なくともひとつの汎用サーバはそれぞれ、複数のコアを含み、ある処理が完了したコアは、他のコアの処理の一部を引き継ぎ可能であってもよい。これにより、ＲＡ処理の時間を短縮できる。

少なくともひとつの汎用サーバはそれぞれ、複数のリソースを含み、空いているリソースは、他のリソースと同じフェイルパターンを、別の解析アルゴリズムで並列的に解析してもよい。
ここでのリソースとは、タスクの処理主体の単位であり、ＣＰＵあるいはコアであり得る。これにより、ＲＡ処理の時間を短縮できる。

本発明の別の態様もまた、テストシステムである。このテストシステムは、ピンエレクトロニクスモジュールと、イーサネット（登録商標）を介してピンエレクトロニクスモジュールと接続される少なくともひとつのブレードサーバと、を備える。ピンエレクトロニクスモジュールは、（i）被試験デバイスのフェイル情報を取得する機能、（ii）フェイル情報の取得をリアルタイム制御する機能、（iii）フェイル情報をブレードサーバに転送する機能を有するようにハードウェア的に構成され、ブレードサーバは、ピンエレクトロニクスモジュールからのデータにもとづいて被試験デバイスの冗長救済解析を行うように、プログラム制御される。

本発明のさらに別の態様は、試験装置である。この試験装置は、イーサネット（登録商標）を介して少なくともひとつの汎用サーバと接続して使用される。試験装置は、複数のピンエレクトロニクスモジュールを備える。ピンエレクトロニクスは、被試験デバイスのフェイル情報を取得するピンエレクトロニクス回路と、フェイル情報を格納する複数のフェイルメモリと、ピンエレクトロニクス回路をリアルタイム制御するとともに、複数のフェイルメモリのフェイル情報を一旦保持し、データ処理した後に汎用サーバへと転送する制御部と、を備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、コストパフォーマンスに優れたテストシステムを提供できる。

本発明者らが検討した試験装置を備える試験システムのブロック図である。 実施の形態に係るテストシステムのブロック図である。 機能ＬＳＩの構成例を示すブロック図である。 図４（ａ）〜（ｃ）は、汎用サーバによるＲＡ処理を模式的に示す図である。 ＰＣ系ＣＰＵと、汎用サーバのコア当たりのコストを模式的に示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図２は、実施の形態に係るテストシステム２００のブロック図である。テストシステム２００は、試験装置１００および少なくともひとつの汎用サーバ１１０、ＥＷＳ２０４およびハブ２０６，２０８を備える。

試験装置１００は、Ｍ個（たとえば２４個）のＰＥモジュール１２０を備える。試験装置１００は、ハブ２０６，２０８を介してＥＷＳ２０４およびブレードサーバ１１２と接続される。ＰＥモジュール１２０は（i）ＤＵＴ２０２のフェイル情報を取得する機能、（ii）フェイル情報の取得をリアルタイム制御する機能、（iii）フェイル情報を汎用サーバ（ブレードサーバ）１１０に転送する機能を有するようにハードウェア的に構成される。これに対して、汎用サーバ（ブレードサーバ）１１０は、ＰＥモジュール１２０からのデータにもとづいてＤＵＴ２０２の冗長救済解析を行うように、プログラム制御される。

少なくともひとつ（Ｎ個）の汎用サーバ１１０は、イーサネットを介してＭ個のＰＥモジュール１２０と接続される。図２には、Ｎ＝８個の汎用サーバ１１０＿１〜１１０＿８が示される。汎用サーバ１１０＿１〜１１０＿８の形態としてはラックマウント型サーバが好適であり、より好ましくはブレードサーバが好ましい。ブレードサーバ１１２は、ブレードと称される汎用サーバ１１０を装着可能なラック（筐体）１１４、図示しない電源や冷却ファンなどを備える。以下、汎用サーバ１１０をブレードとも称する。各ブレード１１０は、ひとつ、あるいは複数のＣＰＵを有し、各ＣＰＵはマルチコアを含んでもよい。たとえばブレード１１０は、８コアのＣＰＵを２個備えてもよく、この場合、ブレードサーバ１１２は、８×２＝１６個のＣＰＵが搭載され、１６×８個のコアを含む。

なお汎用サーバ１１０は、ブレードサーバには限定されない。試験装置１００のインタフェースは特殊なドライバを必要としないイーサネットであることから、汎用サーバ１１０として、イーサネット付きＣＰＵ、たとえばＥＷＳを汎用サーバ１１０として用いてもよい。新規にテストシステム２００を構築する場合には、ブレードサーバの方が、サイズ的にもコスト的にもメリットがあるが、ユーザがすでにＥＷＳなどを所有している場合、それらを使用することでコストを下げることができる。

ＰＥモジュール１２０は、ＰＥ回路１２２、複数のフェイルメモリ１２４、制御部１３０およびイーサネットトランシーバ１５０を備える。ＰＥモジュール１２０は、一枚のボードに実装されてもよい。

ＰＥ回路１２２は、テストパターンを発生して複数のＤＵＴ２０２に供給する。メモリであるＤＵＴ２０２には、テストパターンに応じたデータが書き込まれる。ＰＥ回路１２２はＤＵＴ２０２に書き込んだデータを読み出し、それを期待値データと比較し、比較結果を示すフェイル情報を取得する。ＰＥ回路１２２は、複数の機能ＬＳＩ（Large Scale Integrated circuit）１２３＿１〜１２３＿４を含んでもよい。

図３は、機能ＬＳＩ１２３の構成例を示すブロック図である。図３には１チャンネル分の構成が示される。機能ＬＳＩ１２３は、たとえばタイミング発生器３０２、パターン発生器３０４、波形整形器３０６、ドライバ３０８、パターン比較器３１０などを含む。タイミング発生器３０２は、ＤＵＴ２０２に供給するテストパターンの遷移のタイミングを規定するタイミングデータを発生する。パターン発生器３０４は、テストパターンを発生する。波形整形器３０６は、タイミングデータおよびテストパターンにもとづいて、波形成形されたテスト信号を生成する。ドライバ３０８は、テスト信号をＤＵＴ２０２に出力する。これによりＤＵＴ２０２の所定のアドレスに、所定のデータが書き込まれる。パターン比較器３１０は、ＤＵＴ２０２から読み出されたデータを、その期待値と比較する。アドレス毎の比較結果（Pass/Fail）を示すデータは、フェイルメモリ１２４に書き込まれる。

図２に戻る。機能ＬＳＩ１２３＿１〜１２３＿４は、デイジーチェーン接続され、制御部１３０により制御可能に接続されている。なお、機能ＬＳＩ１２３と制御部１３０との接続態様はデイジーチェーンには限定されず、バス型接続、あるいはスター型接続されてもよい。

ＰＥ回路１２２が生成したＤＵＴ２０２ごとのフェイル情報は、対応するフェイルメモリ１２４に書き込まれる。フェイルメモリ１２４は、ＦＡＭ（Fail Address Map）やＦＢＭ（Fail Bit Map）を含み、たとえばＦＰＧＡなどのプログラマブルデバイスで構成することができる。本実施の形態では、フェイルメモリ１２４は、機能ＬＳＩ１２３ごとに設けられている。本実施の形態において各フェイルメモリ１２４は、２チャンネルで構成され、パイプライン制御される。具体的には、表側では、テストプロセッサ５２８からの制御に応じてデバイステストが行われ、ＰＥ回路５２２が生成するデータがフェイルメモリ１２４は一方のチャンネルに書き込まれる。その裏側では、ＭＲＡインタフェース５２６がフェイルメモリ１２４の他方のチャンネルに書き込まれたデータを読み出し可能となっており、オーバーヘッドが解消される。

制御部１３０は、ＰＥ回路１２２をリアルタイム制御する。また制御部１３０は複数のフェイルメモリ１２４＿１〜１２４＿４のフェイル情報を一旦保持し、データ処理した後に汎用サーバ１１０へと転送する。転送先の汎用サーバ１１０は、ブレードサーバ１１２側からの要求にもとづいて選択される。あるいは制御部１３０が、複数の汎用サーバ１１０の空き状況にもとづいて、フェイル情報の送信先のひとつの汎用サーバ１１０を選択してもよい。

制御部１３０は、第１プロセッサ１３２、メモリ１３４、第２プロセッサ１３６を含む。メモリ１３４は、フェイルメモリ１２４に格納されるＤＵＴを単位とするフェイル情報を一時的に格納する。第１プロセッサ１３２は、メモリ１３４に格納されるフェイル情報を処理し、イーサネットを介して汎用サーバ１１０へ転送する。第２プロセッサ１３６は、複数のフェイルメモリ１２４＿１〜１２４＿４に格納されるフェイル情報を読み出し、メモリ１３４に転送する。

また第１プロセッサ１３２は、ブレードサーバ１１２からの制御指令にもとづいて第２プロセッサ１３６を制御し、ＰＥ回路１２２をリアルタイム制御する。第２プロセッサ１３６は、第１プロセッサ１３２からの制御指令に応じて、バス制御方式により複数の機能ＬＳＩ１２３を制御する。第１プロセッサ１３２は、別のＰＥモジュール１２０とバックボードを介して結線されており、別のＰＥモジュール１２０に搭載されるハードウェアリソースを制御可能となっている。

第２プロセッサ１３６は、主として２つの機能ブロック、すなわちＭＲＡインタフェース１３８およびバススイッチ１４０を含み、好ましくはＦＰＧＡなどのプログラマブルロジックデバイスで構成される。バススイッチ１４０は、第１プロセッサ１３２、複数の機能ＬＳＩ１２３＿１〜１２３＿４、図示しないレジスタや内部バス、内部メモリの間の接続を切りかえる。バス制御については公知技術を用いればよく、その方式は特に限定されない。

ＭＲＡインタフェース１３８は、複数のフェイルメモリ１２４＿１〜１２４＿４を監視する。フェイルメモリ１２４は、所定の単位（たとえば１個のＤＵＴ）のフェイル情報の収集が完了すると、それを示すフラグを立てる（アサート）。ＭＲＡインタフェース１３８は、あるフェイルメモリ１２４においてこのフラグがアサートされると、そのフェイルメモリ１２４からメモリ１３４にフェイル情報をＤＭＡ（Direct Memory Access）転送する。

制御部１３０から汎用サーバ１１０へのフェイル情報の転送について説明する。
第１プロセッサ１３２は、メモリ１３４に格納されるフェイル情報やそれに付随するデータを、汎用サーバ１１０に転送する。ここで第１プロセッサ１３２と汎用サーバ１１０の間のインタフェースであるイーサネットは、数ＭＢ（Mega Byte）程度のデータを単位として転送することで本来の性能（１Ｇｂｐｓ程度の伝送速度）が発揮される。一方、機能ＬＳＩ１２３からフェイルメモリ１２４にリアルタイムで書き込まれるフェイル情報は、数ワードのデータ量である。したがって、フェイルメモリ１２４に都度書き込まれるフェイル情報をリアルタイムで汎用サーバ１１０に伝送すると、イーサネットの伝送速度が低下し、伝送性能が不足しうる。

そこで第１プロセッサ１３２は、メモリ１３４に格納されたフェイル情報を、イーサネットで高速に伝送可能なデータに加工する。具体的には第１プロセッサ１３２は、フェイル情報の最小単位をリアルタイムで伝送するのではなく、ある程度のデータ量のフェイル情報が蓄積されると、それらをまとめたデータに加工した上で汎用サーバ１１０に伝送する。この際、ひとつのデータに含まれるフェイル情報のうち、重複するデータを削除したりしてオーバーヘッドを低下させる処理を行ってもよい。これにより、イーサネットを介して膨大な数のＤＵＴ２０２についてリアルタイムで都度生成されるフェイル情報を、イーサネットを介して汎用サーバ１１０に転送することが可能となる。

なお、加工後のひとつのデータには、単一のフェイルメモリ１２４から得られる複数のフェイル情報のみが含まれるようにしてもよい。あるいは、加工後のひとつのデータには、異なる複数のフェイルメモリ１２４から得られる複数のフェイル情報のみが含まれるようにしてもよい。

汎用サーバ１１０は、ＰＥモジュール１２０からのフェイル情報を含むデータにもとづいてＤＵＴ２０２の冗長救済解析を行うようにプログラム制御される。図４（ａ）〜（ｃ）は、汎用サーバ１１０によるＲＡ処理を模式的に示す図である。

上述のようにブレードサーバ１１２は、複数の汎用サーバ１１０を含みうる。そこで図４（ａ）に示すように、複数の汎用サーバ１１０を、複数のフェイルメモリ１２４に動的に割り当てるように、ブレードサーバ１１２をプログラム制御してもよい。つまり汎用サーバ１１０とフェイルメモリ１２４の対応付けを固定せずに、空いている汎用サーバに新規なＲＡ処理を優先的に割り当てていくことで、特定の汎用サーバ１１０に負荷が集中するのを防止でき、汎用サーバ１１０に要求される性能を下げることができる。

またひとつの汎用サーバ１１０は複数のＣＰＵを含みうる。そこで図４（ｂ）に示すように、複数のＣＰＵを、複数のフェイルメモリ１２４に動的に割り当てるように、ブレードサーバ１１２をプログラム制御してもよい。これによりさらに効率的なＲＡ処理が可能となる。

さらに汎用サーバ１１０は、複数のコアを含みうる。そこで複数のコアを、複数のフェイルメモリ１２４に動的に割り当てられるように設計することが望ましい。これによりさらに効率的なＲＡ処理が可能となる。

図４（ｃ）において、ある処理が完了した第１コア１１１ａは、他の第２コア１１１ｂの処理の一部を引き継ぎ可能にソフトウェア設計してもよい。たとえば、第２コア１１１ｂに、あるフェイルメモリ１２４の複数のＤＵＴのＲＡ処理が割り当てられているとする。ひとつのＤＵＴのＲＡ処理を、ひとつのタスクとして設計した場合、第２コア１１１ｂに割り当てられた複数のＤＵＴの一部に関するＲＡ処理を、第１コア１１１ａに回すことができる。つまり複数のコア１１１は、タスクを融通可能にプログラム制御される。あるいは、ひとつのバンクに関するＲＡ処理をひとつのタスクとして設計してもよい。コア間のタスクの引き継ぎは、同じＣＰＵ内のみに限ってもよいし、同じ汎用サーバ１１０内に限ってもよいし、複数の汎用サーバ１１０を跨いでもよい。

ＲＡ処理には、複数の解析アルゴリズムが存在し、あるフェイルパターンＡに対しては、ある解析アルゴリズムが高効率であり、別のフェイルパターンＢに対しては、別の解析アルゴリズムが高効率であるといったように、フェイルのパターンによって、効率の善し悪しが存在する。標準的には、多くのフェイルパターンに適合する万能型のアルゴリズムが選定されるが、その場合であっても、ある特定のフェイルパターンでは効率が悪くなる。そこで、あるリソース（ＣＰＵ、あるいはコア）がある解析アルゴリズムでフェイルパターンの解析中に、別の空いているリソースを同じフェイルパターンに割り当て、別の解析アルゴリズムを用いて同時並列的にＲＡ解析を行ってもよい。これにより、解析時間をさらに短縮できる。

以上がテストシステム２００の構成および動作である。

テストシステム２００のコストについて検討する。図５は、ＰＣ系ＣＰＵと、汎用サーバのコア当たりのコストを模式的に示す図である。横軸はテスターの世代あるいは時間軸を示している。確かに過去の世代Ｘにおいては、ＰＣ系ＣＰＵの方がコストパフォーマンスに優れ、図１のアーキテクチャの方が最適であった。ところが近年のＰＣ系ＣＰＵは、低消費電力化、ＧＰＵ（Graphics Processing Unit）統合などにフォーカスした開発がなされており、必ずしもＲＡ解析に適した方向に開発が進んでいるとは言えない。これに対して汎用サーバに搭載されるＣＰＵは、マルチコア化による性能向上が著しく、ＣＰＵ当たりのコア数が６個を超えると、サーバ系のＣＰＵのコストパフォーマンスが著しく向上する。したがって次世代Ｙおよびそれ以降では、図２のアーキテクチャを採用し、サーバ系ＣＰＵを用いることにより、コスト上昇を抑制することができる。

テストシステム２００は、ＰＥモジュール１２０の規模に応じて、汎用サーバ１１０を増設可能に構成される。つまりＰＥモジュール１２０が同時測定可能なＤＵＴ２０２の個数が少ない場合、ＰＥモジュール１２０の個数Ｍが少ない場合には、汎用サーバ１１０の個数を減らすことができ、ＰＥモジュール１２０が同時測定可能なＤＵＴ２０２の個数が多い場合、ＰＥモジュール１２０の個数Ｍが多い場合には、汎用サーバ１１０の個数を増やすことができる。つまりシステムごとに最低限のハードウェア資源で運用することができる。

あるいはテストシステム２００は、ＰＥモジュール１２０の規模とは無関係に、汎用サーバ１１０を増設可能でもある。つまり、テストシステム２００のユーザが、許容されるテスト時間を考慮して、ブレードサーバ１１２側の処理能力を自ら決めることができるという利点がある。

ＤＵＴ２０２は、２〜３年のサイクルで新しい世代が開発され、したがってテストシステム２００も、そのサイクルに追従して開発しなければならない。図２のアーキテクチャは、汎用サーバ１１０と試験装置１００のインタフェースにイーサネットを採用することから、現在の汎用サーバ１１０を、別の高性能な汎用サーバ１１０への置き換えが容易である。この場合、ソフトウェアに関しては新規開発が必要となる場合もあるが、ハードウェアに関しては、高い互換性を有することから、図１のアーキテクチャと比べて代替検証に要するコストを格段に下げることができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…試験装置、１１０…汎用サーバ、１１２…ブレードサーバ、１１４…ラック、１２０…ＰＥモジュール、１２２…ＰＥ回路、１２３…機能ＬＳＩ、１２４…フェイルメモリ、１３０…制御部、１３２…第１プロセッサ、１３４…メモリ、１３６…第２プロセッサ、１３８…ＭＲＡインタフェース、１４０…バススイッチ、１５０…イーサネットトランシーバ、２００…テストシステム、２０２…ＤＵＴ、２０４…ＥＷＳ、２０６…ハブ、３０２…タイミング発生器、３０４…パターン発生器、３０６…波形整形器、３０８…ドライバ、３１０…パターン比較器、５００…試験装置、５１０…ＣＰＵボード、５１２…ＲＣＰＵ、５１４…テストプロセッサ、５２０…ＰＥボード、５２２…ＰＥ回路、５２４…フェイルメモリ、５２６…ＭＲＡインタフェース、５２８…テストプロセッサ、６００…テストシステム、６０２…ＤＵＴ、６０４…ＥＷＳ、６０６…ハブ。

Claims (11)

1. ピンエレクトロニクスモジュールと、
   イーサネット（登録商標）を介して前記ピンエレクトロニクスモジュールと接続される少なくともひとつの汎用サーバと、
   を備え、
   前記ピンエレクトロニクスモジュールは、
   被試験デバイスのフェイル情報を取得するピンエレクトロニクス回路と、
   前記フェイル情報を格納する複数のフェイルメモリと、
   前記ピンエレクトロニクス回路および前記複数のフェイルメモリをリアルタイム制御するとともに、前記複数のフェイルメモリの前記フェイル情報を一旦保持し、データ処理した後に前記汎用サーバへと転送する制御部と、
   を備え、
   前記汎用サーバは、前記ピンエレクトロニクスモジュールからのデータにもとづいて前記被試験デバイスの冗長救済解析を行うように、プログラム制御されることを特徴とするテストシステム。
2. 前記汎用サーバはブレードサーバであることを特徴とする請求項１に記載のテストシステム。
3. 前記制御部は、
   前記フェイル情報を一時的に格納するメモリと、
   前記メモリに格納される前記フェイル情報を処理し、前記イーサネットを介して前記汎用サーバへ供給する第１プロセッサと、
   を備えることを特徴とする請求項１または２に記載のテストシステム。
4. 前記制御部は、前記フェイル情報を前記複数のフェイルメモリから前記メモリに転送する第２プロセッサをさらに備えることを特徴とする請求項３に記載のテストシステム。
5. 前記第２プロセッサは、プログラマブルロジックデバイスを含むことを特徴とする請求項４に記載のテストシステム。
6. 前記ピンエレクトロニクスモジュールの規模に応じて、前記汎用サーバを増設可能に構成されることを特徴とする請求項１から５のいずれかに記載のテストシステム。
7. 前記少なくともひとつの汎用サーバはそれぞれ複数のコアを含み、前記複数のコアは前記複数のフェイルメモリに動的に割り当てられることを特徴とする請求項１から６のいずれかに記載のテストシステム。
8. 前記少なくともひとつの汎用サーバはそれぞれ複数のコアを含み、前記複数のコアは前記複数のフェイルメモリに動的に割り当てられることを特徴とする請求項１から６のいずれかに記載のテストシステム。
9. 少なくともひとつの汎用サーバはそれぞれ、複数のリソースを含み、空いているリソースは、他のリソースと同じフェイルパターンを、別の解析アルゴリズムで並列的に解析することを特徴とする請求項１から６のいずれかに記載のテストシステム。
10. ピンエレクトロニクスモジュールと、
    イーサネット（登録商標）を介して前記ピンエレクトロニクスモジュールと接続される少なくともひとつのブレードサーバと、
    を備え、
    前記ピンエレクトロニクスモジュールは、（i）被試験デバイスのフェイル情報を取得する機能、（ii）前記フェイル情報の取得をリアルタイム制御する機能、（iii）前記フェイル情報を前記ブレードサーバに転送する機能を有するようにハードウェア的に構成され、
    前記ブレードサーバは、前記ピンエレクトロニクスモジュールからのデータにもとづいて前記被試験デバイスの冗長救済解析を行うように、プログラム制御されることを特徴とするテストシステム。
11. イーサネット（登録商標）を介して少なくともひとつの汎用サーバと接続して使用される試験装置であって
    複数のピンエレクトロニクスモジュールを備え、
    前記ピンエレクトロニクスは、
    被試験デバイスのフェイル情報を取得するピンエレクトロニクス回路と、
    前記フェイル情報を格納する複数のフェイルメモリと、
    前記ピンエレクトロニクス回路をリアルタイム制御するとともに、前記複数のフェイルメモリの前記フェイル情報を一旦保持し、データ処理した後に前記汎用サーバへと転送する制御部と、
    を備えることを特徴とする試験装置。

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