KR20170021187A - 테스트 시스템, 시험 장치 - Google Patents

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Abstract

<과제>
최신의 반도체 디바이스에 대응하는 것이 용이하고, 및/또는, 비용의 상승을 억제할 수 있는 테스트 시스템을 제공한다.
<해결 수단>
적어도 하나의 범용 서버(110)는, 이더넷(등록 상표)을 통해 PE 모듈(120)과 접속된다. PE 모듈(120)의 제어부(130)는, PE 회로(122) 및 복수의 페일 메모리(124)를 실시간 제어하는 한편, 복수의 페일 메모리(124)의 페일 정보를 일단 유지하고, 데이터 처리한 후에 범용 서버(110)로 전송한다. 범용 서버(110)는, PE 모듈(120)로부터의 데이터에 기초하여 DUT(202)의 용장 구제 해석을 수행하도록, 프로그램 제어된다.

Description

테스트 시스템, 시험 장치{TEST SYSTEM AND TEST APPARATUS}
본 발명은, 메모리 등의 반도체 디바이스를 시험하는 시험 장치에 관한 것이다.
DRAM을 비롯한 메모리는, 어느 확률로 메모리 셀의 불량이 발생한다. 일부 셀의 불량으로 인해 메모리 전체를 불량으로 하면 수율이 현저히 저하되어 버리기 때문에, 메모리에는, 불량 셀과 치환 가능한 용장 회로가 실장된다. 시험 장치는, 메모리를 시험하고, 메모리 셀 어레이의 양부 판정 결과(페일 정보)를 생성하여, 페일 메모리에 저장한다. 그리고 시험 장치는 페일 정보에 기초하여, 용장 구제해를 구한다. 그 후, 용장 구제해에 따라 레이저 리페어가 수행된다.
도 1은, 본 발명자들이 검토한 시험 장치(500)를 포함하는 시험 시스템의 블록도이다. 시험 시스템(600)은, DUT(602)를 시험하는 시험 장치(500), EWS(Engineering Work Station)(604), 허브(606)를 포함한다.
EWS(604)는, 테스트 프로그램을 실행하여 시험 장치(500) 전체를 총괄적으로 제어한다. EWS(604)에는, 시험 결과 등 다양한 데이터가 집약된다. EWS(604)와 시험 장치(500)는, 허브(606) 및 기가비트 이더넷(등록 상표) 등의 고속 버스를 통해 접속된다.
시험 장치(500)는, 복수의 DUT(피시험 디바이스)(602)를 동시에 병렬적으로 시험하고, 패스 페일 판정 및 용장 구제해를 구하는 연산 처리를 수행한다. 시험 장치(500)는, 복수의 CPU(Central Processing Unit) 보드(510)와, 복수의 PE(Pin Electronics) 보드(520)를 포함한다.
하나의 PE 보드(520)는 복수(예컨대 12개)의 DUT(602)를 측정 가능하게 구성된다. PE 보드(520)에는, 복수의 PE 회로(522), 복수의 페일 메모리(524), MRA 인터페이스(526) 및 테스트 프로세서(528)가 실장된다. 테스트 프로세서(528)는, 동일한 PE 보드(520)에 탑재되는 PE 회로(522)를 제어한다. PE 회로(522)에는, 복수의 DUT(602)가 대응지어진다. PE 회로(522)는, 테스트 프로세서(528)의 제어에 기초하여, 테스트 패턴을 발생하여 DUT(602)에 공급한다. 메모리인 DUT(602)에는, 테스트 패턴에 따른 데이터가 기록된다. PE 회로(522)는 DUT(602)에 기록한 데이터를 판독하고, 그것을 기대값 데이터와 비교하여, 비교 결과를 나타내는 페일 정보를 취득한다. PE 회로(522)는, 예컨대 타이밍 발생기, 패턴 발생기, 파형 정형기, 패턴 비교기 등을 포함한다. PE 회로(522)는 하나의 반도체 칩에 집적화된 기능 LSI로서 구성할 수 있다. PE 회로(522)가 생성한 페일 정보는, 페일 메모리(524)에 기록된다. 페일 메모리(524)는, FAM(Fail Address Map) 이나 FBM(Fail Bit Map)을 포함한다.
하나의 CPU 보드(510)에는, 복수(예컨대 최대 8개)의 PE 보드(520)가 접속 가능하다. CPU 보드(510)와 PE 보드(520) 사이에는 멀티 기가비트의 고속 I/F를 통해 접속된다. CPU 보드(510)는, 복수의 RCPU(Repair CPU)(512)와, 테스트 프로세서(514)를 포함한다.
CPU 보드(510)와 PE 보드(520)는, 한쌍의 트랜시버(540A, 540B) 및 버스(530)를 통해 접속된다. CPU 보드(510)의 테스트 프로세서(514)는, 복수의 PE 보드(520)의 테스트 프로세서(528) 각각과, 버스(532)를 통해 접속된다. 버스(532)는 1Gbps 정도의 대역을 가지며, 이 버스(530)를 통해, PE 보드(520)가 실시간 제어된다.
각 RCPU(512)는, 복수(예컨대 2개)의 PE 보드(520)에 대응지어진다. 예컨대 제1의 RCPU(512_1)는, 2개의 PE 보드(520_1, 520_2)에 대응지어지고, 그들에 탑재되는 6개의 페일 메모리(524)에 할당된다. RCPU(512)는, 대응하는 6개의 페일 메모리(524)를 실시간 제어한다. 또한 RCPU(512)는, 각 페일 메모리(524)로부터의 페일 정보를 받아, 구제해를 연산한다. 제2의 RCPU(512_2)는, 다른 2개의 PE 보드(520)에 탑재되는 6개의 페일 메모리(524)에 할당된다. 그 밖의 RCPU(512)에 대해서도 마찬가지이다. 구체적으로는 RCPU(512_1)와 MRA 인터페이스(526)는, 트랜시버(540A, 540B) 및 버스(534)를 통해 접속된다.
MRA 인터페이스(526)는, 복수(예컨대 3개)의 페일 메모리(524)를 감시하고, 소정 단위(예컨대 1개의 DUT)의 페일 정보의 수집 완료를 나타내는 플래그가 표시되면, 페일 정보를 버스(532)를 통해, 대응하는 RCPU(512)에 전송한다. 버스(532)는, 1개의 페일 메모리에 대응지어져 있고, 페일 메모리 1개당 대역 폭은 1Gbps 정도이다. RCPU(512)는, MRA 인터페이스(526)로부터 송신된 페일 정보에 기초하여, 구제해를 구하는 연산 처리(RA 처리라고 함)를 수행한다.
도 1의 시험 장치(500)의 아키텍처에서는, RCPU(512)가, 페일 메모리(524)의 제어(FM 제어라고도 함)와 RA 처리의 양쪽을 수행하고 있다. FM 제어에는 실시간성, 즉 고속성이 요구되는 한편, RA 처리는 긴 연산 시간을 필요로 한다. 종래에서는, RA 처리와 FM 제어의 사양을 만족하도록, CPU 보드(510)를 개발할 필요가 있었다. 또한, CPU 보드(510)와 PE 보드(520) 사이의 인터페이스에 대해서도, 요구 성능을 만족하도록 설계할 필요가 있었다. 도 1의 예에서는, 테스트 프로세서간의 전송에 합계 8Gbps가 필요하고, RCPU(512)측의 전송에 합계 6Gbps가 요구된다.
일본국 특허공개공보 2006-114149호 공보 일본국 특허공개공보 2000-306395호 공보 일본국 특허공개공보 2007-80422호 공보 국제공개 제10/064312A1호 팸플릿
본 발명자들은, 도 1의 시험 장치(500)에 대해 검토한 결과, 이하의 과제를 인식하게 되었다.
1개의 RCPU(512)의 연산량은, 처리해야 할 DUT(602)의 개수에 따라 증감한다. 따라서 RCPU(512)의 연산 처리 능력은, 가장 부하가 집중된 상태(즉 DUT의 개수가 많은 상태)에 있어서도, 현실적인 시간내에 RA 처리가 완료되도록 설계할 필요가 있었지만, 이는 CPU의 고비용화의 요인이 될 수 있다. 또한, 그와 같이 설계된 RCPU(512)의 연산 처리 능력은, 부하가 가벼운 상태(DUT의 개수가 적은 상황)에 있어서 확실히 오버스펙이 된다.
또한 CPU 보드(510)와 PE 보드(520) 사이의 인터페이스에는 수 Gbps의 대역이 필요하고, 사양을 만족하도록 전용 설계된 트랜시버(540A, 540B) 및 버스(530)를 채용할 필요가 있었다. 2~3년마다 DUT의 성능이 향상되고, 이에 의해 페일 정보의 데이터량도 증대하기 때문에, 이 CPU 보드(510)와 PE 보드(520) 사이의 인터페이스에는, 큰 설계 변경이 불가피하고, 개발 기간의 장기화, 고비용화라는 문제가 따라다닌다.
신세대의 시험 장치를 개발할 때 사용 가능한 CPU가, 전세대에 사용되던 CPU와 동일한 아키텍처로 구성된다고는 할 수 없고, 호환성이 부족한 경우도 있을 수 있다. 이 경우, CPU의 대체 가능성 검증에, 막대한 노력이 필요하게 된다.
또한, CPU 보드(510)의 개발이 장기화되면, 설계 개시 시기와, 제품의 발매 시기의 타임래그(time lag)가 길어진다. 일반적으로, CPU 등의 부품은 설계 개발시에 설계 사양에 기초하여 선정된다. 따라서 당초 선정한 CPU는, 발매 시기에는, 1세대 전의 것이 되어 있어, CPU가 보틀넥(bottleneck)이 될 수 있다.
최근, 반도체 디바이스의 고속화, 대용량화에 따라, 시험 장치(500)가 처리해야 할 데이터량은 점점 증대하고 있어, 종래의 시험 장치(500)의 아키텍처에 의해, 최첨단의 반도체 디바이스에 대응하고자 하면, 그 비용은 매우 높아져 버린다.
본 발명의 일 형태는 이와 같은 과제를 해결하기 위한 것이고, 그 예시적인 목적 중 하나는, 최신의 반도체 디바이스에 대응하는 것이 용이하고, 및/또는, 비용의 상승을 억제할 수 있는 테스트 시스템의 제공에 있다.
본 발명의 일 형태의 테스트 시스템에 있어서는, 실시간성이 요구되는 페일 메모리의 제어(FM 제어)는 페일 메모리의 핀 일렉트로닉스 모듈 측의 바로 근처에 마련한 제어부에 의해 수행된다. 또한, 페일 정보에 기초한 용장 구제 해석(RA) 처리는, 페일 정보를 범용 서버에 전송한 후에, 범용 서버가 수행한다. 핀 일렉트로닉스 모듈과 범용 서버는, 특수한 드라이버 등을 필요로 하지 않는 이더넷으로 접속하는 것으로 한다.
더 구체적으로는, 본 발명의 일 형태의 테스트 시스템은, 핀 일렉트로닉스 모듈; 및 이더넷(등록 상표)를 통해 핀 일렉트로닉스 모듈과 접속되는 적어도 하나의 범용 서버를 포함한다. 핀 일렉트로닉스 모듈은, 피시험 디바이스의 페일 정보를 취득하는 핀 일렉트로닉스 회로; 페일 정보를 저장하는 복수의 페일 메모리; 및 핀 일렉트로닉스 회로 및 복수의 페일 메모리를 실시간 제어하는 한편, 복수의 페일 메모리의 페일 정보를 일단 유지하고, 데이터 처리한 후에 범용 서버로 전송하는 제어부를 포함한다. 범용 서버는, 핀 일렉트로닉스 모듈로부터의 데이터에 기초하여 피시험 디바이스의 용장 구제 해석을 수행하도록, 프로그램 제어된다.
범용 서버에는 이더넷이 표준 장비되어 있다. 이더넷을 핀 일렉트로닉스 모듈과의 사이의 인터페이스로서 사용함으로써, 범용 서버, 핀 일렉트로닉스 모듈 중 한쪽의 사양을 변경할 때, 인터페이스는 그대로 사용할 수 있기 때문에, 재설계가 불필요하다. 또한, 범용 서버를 소프트웨어 제어함으로써, 복수의 범용 서버간, 복수의 CPU간에서 연산 부하를 분산할 수 있고, 따라서 개개의 CPU에 요구되는 연산 처리 능력은, 종래의 RCPU에 비해 낮아도 좋다. 이에 의해 일 형태에 있어서는, 범용 서버의 비용을 낮출 수 있다.
제어부는, 페일 정보를 일시적으로 저장하는 메모리와, 메모리에 저장되는 페일 정보를 처리하고, 이더넷을 통해 범용 서버에 공급하는 제1프로세서를 포함해도 좋다.
제어부는, 페일 정보를 복수의 페일 메모리로부터 메모리에 전송하는 제2프로세서를 더 포함해도 좋다.
제2프로세서는, 프로그래머블 로직 디바이스를 포함해도 좋다. 예컨대 프로그래머블 로직 디바이스는, FPGA(Field Programmable Gate Array)여도 좋다.
일 형태의 테스트 시스템은, 핀 일렉트로닉스 모듈의 규모에 따라, 범용 서버를 증설 가능하게 구성되어도 좋다. 이더넷을 채용하기 때문에, 버스 스위치를 사용함으로써 범용 서버의 개수를 변경하는 것은 용이하다.
적어도 하나의 범용 서버는 각각 복수의 코어를 포함하고, 복수의 코어는 복수의 페일 메모리에 동적으로 할당되어도 좋다. 코어와 페일 메모리의 할당을 동적으로 함으로써, 부하를 바람직하게 분산할 수 있다.
적어도 하나의 범용 서버는 각각, 복수의 코어를 포함하고, 소정의 처리가 완료된 코어는, 다른 코어의 처리의 일부를 인계 가능해도 좋다. 이에 의해, RA 처리의 시간을 단축할 수 있다.
적어도 하나의 범용 서버는 각각, 복수의 리소스를 포함하고, 비어있는 리소스는 다른 리소스와 동일한 페일 패턴을, 다른 해석 알고리즘으로 병렬적으로 해석해도 좋다.
여기서 리소스란, 태스크의 처리 주체의 단위이고, CPU 또는 코어일 수 있다. 이에 의해, RA 처리의 시간을 단축할 수 있다.
본 발명의 다른 형태 또한, 테스트 시스템이다. 이 테스트 시스템은, 핀 일렉트로닉스 모듈; 및 이더넷(등록 상표)을 통해 핀 일렉트로닉스 모듈과 접속되는 적어도 하나의 블레이드 서버를 포함한다. 핀 일렉트로닉스 모듈은, (ⅰ) 피시험 디바이스의 페일 정보를 취득하는 기능, (ⅱ) 페일 정보의 취득을 실시간 제어하는 기능, (ⅲ) 페일 정보를 블레이드 서버에 전송하는 기능을 구비하도록 하드웨어적으로 구성되고, 블레이드 서버는, 핀 일렉트로닉스 모듈로부터의 데이터에 기초하여 피시험 디바이스의 용장 구제 해석을 수행하도록, 프로그램 제어된다.
본 발명의 또다른 형태는, 시험 장치이다. 이 시험 장치는, 이더넷(등록 상표)을 통해 적어도 하나의 범용 서버와 접속하여 사용된다. 시험 장치는, 복수의 핀 일렉트로닉스 모듈을 포함한다. 핀 일렉트로닉스는, 피시험 디바이스의 페일 정보를 취득하는 핀 일렉트로닉스 회로; 페일 정보를 저장하는 복수의 페일 메모리; 및 핀 일렉트로닉스 회로를 실시간 제어하는 한편, 복수의 페일 메모리의 페일 정보를 일단 유지하고, 데이터 처리한 후에 범용 서버로 전송하는 제어부를 포함한다.
상술한 구성요소 등의 임의의 조합 또는 재배열은 본 실시형태에 포함되며 유효한 것은 물론이다.
더욱이, 본 발명의 과제의 해결 수단에는 모든 필요한 특징들이 필수적으로 설명되지 않아도 되는바, 본 발명은 상술한 특징들의 서브-컴비네이션일 수 있다.
본 발명의 일 형태에 의하면, 코스트 퍼포먼스에 우수한 테스트 시스템을 제공할 수 있다.
본 실시형태들을 첨부된 도면을 참조하여 실시예로 설명할 것이나, 이는 예시적인 것이며 이에 제한되지 않고, 도면에서 유사한 구성요소에는 동일한 도면부호가 부여되어 있다.
도 1은 본 발명자들이 검토한 시험 장치를 포함하는 시험 시스템의 블록도이다.
도 2는 실시형태에 따른 테스트 시스템의 블록도이다.
도 3은 기능 LSI의 구성예를 나타내는 블록도이다.
도 4(a)~(c)는, 범용 서버에 의한 RA 처리를 모식적으로 나타내는 도면이다.
도 5는 PC계 CPU와, 범용 서버의 코어당 비용을 모식적으로 나타내는 도면이다.
이하 본 발명을 바람직한 실시형태에 기초하여 설명하나, 이는 예시적인 것이며 본 발명의 범위를 제한하는 것이 아니다. 실시형태에 설명된 모든 특징 및 이들의 조합은 본 발명에 반드시 필수적인 것은 아니다.
도 2는, 실시형태에 따른 테스트 시스템(200)의 블록도이다. 테스트 시스템(200)은, 시험 장치(100) 및 적어도 하나의 범용 서버(110), EWS(204) 및 허브(206, 208)를 포함한다.
시험 장치(100)는, M개(예컨대 24개)의 PE 모듈을 포함한다. 시험 장치(100)는, 허브(206, 208)를 통해 EWS(204) 및 블레이드 서버(112)와 접속된다. PE 모듈(120)은 (ⅰ) DUT(202)의 페일 정보를 취득하는 기능, (ⅱ) 페일 정보의 취득을 실시간 제어하는 기능, (ⅲ) 페일 정보를 범용 서버(블레이드 서버)(110)에 전송하는 기능을 구비하도록 하드웨어적으로 구성된다. 이에 대해, 범용 서버(블레이드 서버)(110)는, PE 모듈(120)로부터의 데이터에 기초하여 DUT(202)의 용장 구제 해석을 수행하도록, 프로그램 제어된다.
적어도 하나(N개)의 범용 서버(110)는, 이더넷을 통해 M개의 PE 모듈(120)과 접속된다. 도 2에는, N=8개의 범용 서버(110_1~110_8)가 도시된다. 범용 서버(110_1~110_8)의 형태로서는 랙마운드형 서버가 바람직하고, 더 바람직하게는 블레이드 서버가 바람직하다. 블레이드 서버(112)는, 블레이드로 불리는 범용 서버(110)를 장착할 수 있는 랙(케이스체)(114), 도시하지 않는 전원이나 냉각 팬 등을 포함한다. 이하, 범용 서버(110)를 블레이드라고도 한다. 각 블레이드(110)는, 하나, 또는 복수의 CPU를 구비하고, 각 CPU는 멀티 코어를 포함해도 좋다. 예컨대 블레이드(110)는, 8코어의 CPU를 2개 포함해도 좋고, 이 경우, 블레이드 서버(112)는, 8×2=16개의 CPU가 탑재되고, 16×8개의 코어를 포함한다.
또한 범용 서버(110)는, 블레이드 서버로는 한정되지 않는다. 시험 장치(100)의 인터페이스는 특수한 드라이버를 필요로 하지 않는 이더넷인 점에서, 범용 서버(110)로서, 이더넷을 갖는 CPU, 예컨대 EWS를 범용 서버(110)로서 사용해도 좋다. 신규로 테스트 시스템(200)을 구축하는 경우에는, 블레이드 서버 쪽이, 사이즈면에서도 비용면에서도 메리트가 있지만, 사용자가 이미 EWS 등을 소유하고 있는 경우, 그들을 사용함으로써 비용을 낮출 수 있다.
PE 모듈(120)은, PE 회로(122), 복수의 페일 메모리(124), 제어부(130) 및 이더넷 트랜시버(150)를 포함한다. PE 모듈(120)은, 한장의 보드에 실장되어도 좋다.
PE 회로(122)는, 테스트 패턴을 발생하여 복수의 DUT(202)에 공급한다. 메모리인 DUT(202)에는, 테스트 패턴에 따른 데이터가 기록된다. PE 회로(122)는 DUT(202)에 기록한 데이터를 판독하고, 그것을 기대값 데이터와 비교하여, 비교 결과를 나타내는 페일 정보를 취득한다. PE 회로(122)는, 복수의 기능 LSI(Large Scale Integrated circuit)(123_1~123_4)를 포함해도 좋다.
도 3은, 기능 LSI(123)의 구성예를 나타내는 블록도이다. 도 3에는 1채널분의 구성이 도시된다. 기능 LSI(123)는, 예컨대 타이밍 발생기(302), 패턴 발생기(304), 파형 정형기(306), 드라이버(308), 패턴 비교기(310) 등을 포함한다. 타이밍 발생기(302)는, DUT(202)에 공급하는 테스트 패턴의 천이 타이밍을 규정하는 타이밍 데이터를 발생한다. 패턴 발생기(304)는, 테스트 패턴을 발생한다. 파형 정형기(306)는, 타이밍 데이터 및 테스트 패턴에 기초하여, 파형 성형된 테스트 신호를 생성한다. 드라이버(308)는, 테스트 신호를 DUT(202)에 출력한다. 이에 의해 DUT(202)의 소정의 어드레스에, 소정의 데이터가 기록된다. 패턴 비교기(310)는, DUT(202)로부터 판독된 데이터를, 그 기대값과 비교한다. 어드레스마다의 비교 결과(Pass/Fail)를 나타내는 데이터는, 페일 메모리(124)에 기록된다.
도 2로 되돌아간다. 기능 LSI(123_1~123_4)는, 데이지 체인 접속되고, 제어부(130)에 의해 제어 가능하게 접속되어 있다. 또한, 기능 LSI(123)와 제어부(130)의 접속 형태는 데이지 체인으로는 한정되지 않고, 버스형 접속, 또는 성(星)형 접속되어도 좋다.
PE 회로(122)가 생성한 DUT(202)마다의 페일 정보는, 대응하는 페일 메모리(124)에 기록된다. 페일 메모리(124)는, FAM(Fail Address Map)이나 FBM(Fail Bit Map)을 포함하고, 예컨대 FPGA 등의 프로그래머블 디바이스로 구성할 수 있다. 본 실시형태에서는, 페일 메모리(124)는, 기능 LSI(123)마다 마련되어 있다. 본 실시형태에 있어서 각 페일 메모리(124)는, 2채널로 구성되고, 파이프라인 제어된다. 구체적으로는, 표면측에서는, 테스트 프로세서(528)로부터의 제어에 따라 디바이스 테스트가 수행되고, PE 회로(522)가 생성하는 데이터가 페일 메모리(124)의 한쪽 채널에 기록된다. 그 이면측에서는, MRA 인터페이스(526)가 페일 메모리(124)의 다른쪽 채널에 기록된 데이터를 판독 가능하게 되어 있어, 오버헤드(overhead)가 해소된다.
제어부(130)는, PE 회로(122)를 실시간 제어한다. 또한 제어부(130)는 복수의 페일 메모리(124_1~124_4)의 페일 정보를 일단 유지하고, 데이터 처리한 후에 범용 서버(110)로 전송한다. 전송처인 범용 서버(110)는, 블레이드 서버(112)측으로부터의 요구에 기초하여 선택된다. 또는 제어부(130)가, 복수의 범용 서버(110)의 사용 가능 상황에 기초하여, 페일 정보의 송신처 중 하나의 범용 서버(110)를 선택해도 좋다.
제어부(130)는, 제1프로세서(132), 메모리(134), 제2프로세서(136)를 포함한다. 메모리(134)는, 페일 메모리(124)에 저장되는 DUT를 단위로 하는 페일 정보를 일시적으로 저장한다. 제1프로세서(132)는, 메모리(134)에 저장되는 페일 정보를 처리하고, 이더넷을 통해 범용 서버(110)로 전송한다. 제2프로세서(136)는, 복수의 페일 메모리(124_1~124_4)에 저장되는 페일 정보를 판독하고, 메모리(134)에 전송한다.
또한 제1프로세서(132)는, 블레이드 서버(112)로부터의 제어 지령에 기초하여 제2프로세서(136)를 제어하고, PE 회로(122)를 실시간 제어한다. 제2프로세서(136)는, 제1프로세서(132)로부터의 제어 지령에 따라, 버스 제어 방식에 의해 복수의 기능 LSI(123)를 제어한다. 제1프로세서(132)는, 다른 PE 모듈(120)과 백 보드(back board)를 통해 결선되어 있고, 다른 PE 모듈(120)에 탑재되는 하드웨어 리소스를 제어 가능하게 되어 있다.
제2프로세서(136)는, 주로 2개의 기능 블록, 즉 MRA 인터페이스(138) 및 버스 스위치(140)를 포함하고, 바람직하게는 FPGA 등의 프로그래머블 로직 디바이스로 구성된다. 버스 스위치(140)는, 제1프로세서(132), 복수의 기능 LSI(123_1~123_4), 도시하지 않는 레지스터나 내부 버스, 내부 메모리 사이의 접속을 전환한다. 버스 제어에 대해서는 공지 기술을 이용하면 좋고, 그 방식은 특히 한정되지 않는다.
MRA 인터페이스(138)는, 복수의 페일 메모리(124_1~124_4)를 감시한다. 페일 메모리(124)는, 소정 단위(예컨대 1개의 DUT)의 페일 정보의 수집이 완료되면, 그것을 나타내는 플래그를 표시한다(어서트). MRA 인터페이스(138)는, 어느 페일 메모리(124)에 있어서 이 플래그가 어서트되면, 그 페일 메모리(124)로부터 메모리(134)에 페일 정보를 DMA(Direct Memory Access) 전송한다.
제어부(130)로부터 범용 서버(110)로의 페일 정보의 전송에 대해 설명한다.
제1프로세서(132)는, 메모리(134)에 저장되는 페일 정보나 그에 부수하는 데이터를, 범용 서버(110)에 전송한다. 여기서 제1프로세서(132)와 범용 서버(110) 사이의 인터페이스인 이더넷은, 수 MB(Mega Byte) 정도의 데이터를 단위로 하여 전송함으로써 본래의 성능(1Gbps 정도의 전송 속도)이 발휘된다. 한편, 기능 LSI(123)로부터 페일 메모리(124)에 실시간으로 기록되는 페일 정보는, 수 워드의 데이터량이다. 따라서, 페일 메모리(124)에 그 때마다 기록되는 페일 정보를 실시간으로 범용 서버(110)에 전송하면, 이더넷의 전송 속도가 저하되어, 전송 성능이 부족할 수 있다.
여기서 제1프로세서(132)는, 메모리(134)에 저장된 페일 정보를, 이더넷으로 고속으로 전송할 수 있는 데이터로 가공한다. 구체적으로는 제1프로세서(132)는, 페일 정보의 최소 단위를 실시간으로 전송하는 것이 아니라, 어느 정도의 데이터량의 페일 정보가 축적되면, 그들을 함께 데이터로 가공한 후에 범용 서버(110)로 전송한다. 이 때, 하나의 데이터에 포함되는 페일 정보 중, 중복되는 데이터를 삭제하거나 하여 오버 헤드를 저하시키는 처리를 수행해도 좋다. 이에 의해, 이더넷을 통해 방대한 수의 DUT(202)에 대해 실시간으로 그때마다 생성되는 페일 정보를, 이더넷을 통해 범용 서버(110)로 전송할 수 있게 된다.
또한, 가공후의 하나의 데이터에는, 단일의 페일 메모리(124)로부터 얻어지는 복수의 페일 정보만이 포함되도록 해도 좋다. 또는, 가공후의 하나의 데이터에는, 다른 복수의 페일 메모리(124)로부터 얻어지는 복수의 페일 정보만이 포함되도록 해도 좋다.
범용 서버(110)는, PE 모듈(120)로부터의 페일 정보를 포함하는 데이터에 기초하여 DUT(202)의 용장 구제 해석을 수행하도록 프로그램 제어된다. 도 4(a)~(c)는, 범용 서버(110)에 의한 RA 처리를 모식적으로 나타내는 도면이다.
상술한 바와 같이 블레이드 서버(112)는, 복수의 범용 서버(110)를 포함할 수 있다. 여기서 도 4(a)에 나타내는 바와 같이, 복수의 범용 서버(110)를, 복수의 페일 메모리(124)에 동적으로 할당하도록, 블레이드 서버(112)를 프로그램 제어해도 좋다. 즉 범용 서버(110)와 페일 메모리(124)의 대응 지음을 고정하지 않고, 비어있는 범용 서버에 신규 RA 처리를 우선적으로 할당해 감으로써, 특정의 범용 서버(110)에 부하가 집중되는 것을 방지할 수 있고, 범용 서버(110)에 요구되는 성능을 낮출 수 있다.
또 하나의 범용 서버(110)는 복수의 CPU를 포함할 수 있다. 여기서 도 4(b)에 나타내는 바와 같이, 복수의 CPU를, 복수의 페일 메모리(124)에 동적으로 할당하도록, 블레이드 서버(112)를 프로그램 제어해도 좋다. 이에 의해 더 효율적인 RA 처리가 가능해진다.
또한 범용 서버(110)는, 복수의 코어를 포함할 수 있다. 여기서 복수의 코어를, 복수의 페일 메모리(124)에 동적으로 할당되도록 설계하는 것이 바람직하다. 이에 의해 더 효율적인 RA 처리가 가능해진다.
도 4(c)에 있어서, 소정의 처리가 완료된 제1코어(111a)는, 다른 제2코어(111b)의 처리의 일부를 인계할 수 있도록 소프트웨어 설계해도 좋다. 예컨대, 제2코어(111b)에, 어느 페일 메모리(124)의 복수의 DUT의 RA 처리가 할당되어 있다고 한다. 하나의 DUT의 RA 처리를, 하나의 태스크로서 설계한 경우, 제2코어(111b)에 할당된 복수의 DUT의 일부에 관한 RA 처리를, 제1코어(111a)로 돌릴 수 있다. 즉 복수의 코어(111)는, 태스크를 융통 가능하게 프로그램 제어된다. 또는, 하나의 뱅크에 관한 RA 처리를 하나의 태스크로서 설계해도 좋다. 코어간의 태스크의 인계는, 동일한 CPU 내로만 한정해도 좋고, 동일한 범용 서버(110) 내로 한정해도 좋고, 복수의 범용 서버(110)를 걸쳐도 좋다.
RA 처리에는, 복수의 해석 알고리즘이 존재하고, 어느 페일 패턴(A)에 대해서는 어느 해석 알고리즘이 고효율적이고, 다른 페일 패턴(B)에 대해서는, 다른 해석 알고리즘이 고효율적인 바와 같이, 페일의 패턴에 의해, 효율의 좋고 나쁨이 존재한다. 표준적으로는, 많은 페일 패턴에 적합한 만능형의 알고리즘이 선정되지만, 그 경우에도, 어느 특정의 페일 패턴에서는 효율이 나빠진다. 여기서, 어느 리소스(CPU, 또는 코어)가 어느 해석 알고리즘으로 페일 패턴의 해석 중에, 다른 비어있는 리소스를 동일한 페일 패턴에 할당하고, 다른 해석 알고리즘을 사용하여 동시에 병렬적으로 RA 해석을 수행해도 좋다. 이에 의해, 해석 시간을 더욱 단축할 수 있다.
이상이 테스트 시스템(200)의 구성 및 동작이다.
테스트 시스템(200)의 비용에 대해 검토한다. 도 5는, PC계 CPU와, 범용 서버의 코어당 비용을 모식적으로 나타내는 도면이다. 횡축은 테스터의 세대 또는 시간축을 나타내고 있다. 확실히 과거의 세대(X)에 있어서는, PC계 CPU쪽이 코스트 퍼포먼스에 우수하고, 도 1의 아키텍처 쪽이 가장 바람직했다. 그런데 최근의 PC계 CPU는, 저소비 전력화, GPU(Graphics Processing Unit) 통합 등에 초점을 맞춘 개발이 이루어지고 있어, 꼭 RA 해석에 맞는 방향으로 개발이 진행되고 있다고는 할 수 없다. 이에 대해 범용 서버에 탑재되는 CPU는, 멀티 코어화에 의한 성능 향상이 현저하여, CPU당 코어 수가 6개를 넘으면, 서버계의 CPU의 코스트 퍼포먼스가 현저히 향상된다. 따라서 차세대(Y) 및 그 이후에서는, 도 2의 아키텍처를 채용하고, 서버계 CPU를 사용하는 것에 의해, 비용 상승을 억제할 수 있다.
테스트 시스템(200)은, PE 모듈(120)의 규모에 따라, 범용 서버(110)를 증설 가능하게 구성된다. 즉 PE 모듈(120)이 동시 가능한 DUT(202)의 개수가 적은 경우, PE 모듈(120)의 개수(M)가 적은 경우에는, 범용 서버(110)의 개수를 줄일 수 있고, PE 모듈(120)이 동시 측정 가능한 DUT(202)의 개수가 많은 경우, PE 모듈(120)의 개수(M)가 많은 경우에는, 범용 서버(110)의 개수를 늘릴 수 있다. 즉 시스템마다 최저한의 하드웨어 자원으로 운용할 수 있다.
또는 테스트 시스템(200)은, PE 모듈(120)의 규모와는 무관하게, 범용 서버(110)를 증설할 수도 있다. 즉, 테스트 시스템(200)의 사용자가, 허용되는 테스트 시간을 고려하여, 블레이드 서버(112)측의 처리 능력을 스스로 결정할 수 있는 이점이 있다.
DUT(202)는, 2~3년 주기로 새로운 세대가 개발되고, 따라서 테스트 시스템(200)도, 그 주기에 추종하여 개발해야 한다. 도 2의 아키텍처는, 범용 서버(110)와 시험 장치(100)의 인터페이스에 이더넷을 채용하는 점에서, 현재의 범용 서버(110)를, 다른 고성능의 범용 서버(110)로의 치환이 용이하다. 이 경우, 소프트웨어에 관해서는 신규 개발이 필요해지는 경우도 있지만, 하드웨어에 관해서는, 높은 호환성을 갖는 점에서, 도 1의 아키텍처에 비해 대체 검증에 필요한 비용을 현격히 낮출 수 있다.
본 발명의 바람직한 실시형태를 특정 용어를 사용하여 설명하였으나, 이러한 설명은 이해를 돕기 위한 것으로, 변형 및 변경이 특허청구범위의 사상 또는 범위를 벗어나지 않는 범위 내에서 이루어질 수 있음은 물론이다.

Claims (11)

  1. 핀 일렉트로닉스 모듈; 및
    이더넷(등록 상표)를 통해 상기 핀 일렉트로닉스 모듈과 접속되는 적어도 하나의 범용 서버를 포함하고,
    상기 핀 일렉트로닉스 모듈은,
    피시험 디바이스의 페일 정보를 취득하는 핀 일렉트로닉스 회로;
    상기 페일 정보를 저장하는 복수의 페일 메모리; 및
    상기 핀 일렉트로닉스 회로 및 상기 복수의 페일 메모리를 실시간 제어하는 한편, 상기 복수의 페일 메모리의 상기 페일 정보를 일단 유지하고, 데이터 처리한 후에 상기 범용 서버로 전송하는 제어부를 포함하고,
    상기 범용 서버는, 상기 핀 일렉트로닉스 모듈로부터의 데이터에 기초하여 상기 피시험 디바이스의 용장 구제 해석을 수행하도록, 프로그램 제어되는 것을 특징으로 하는 테스트 시스템.
  2. 제1항에 있어서,
    상기 범용 서버는 블레이드 서버인 것을 특징으로 하는 테스트 시스템.
  3. 제1항 또는 제2항에 있어서,
    상기 제어부는,
    상기 페일 정보를 일시적으로 저장하는 메모리; 및
    상기 메모리에 저장되는 상기 페일 정보를 처리하고, 상기 이더넷을 통해 상기 범용 서버에 공급하는 제1프로세서를 포함하는 것을 특징으로 하는 테스트 시스템.
  4. 제3항에 있어서,
    상기 제어부는, 상기 페일 정보를 상기 복수의 페일 메모리로부터 상기 메모리에 전송하는 제2프로세서를 더 포함하는 것을 특징으로 하는 테스트 시스템.
  5. 제4항에 있어서,
    상기 제2프로세서는, 프로그래머블 로직 디바이스를 포함하는 것을 특징으로 하는 테스트 시스템.
  6. 제1항 또는 제2항에 있어서,
    상기 핀 일렉트로닉스 모듈의 규모에 따라, 상기 범용 서버를 증설 가능하게 구성되는 것을 특징으로 하는 테스트 시스템.
  7. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 범용 서버는 각각 복수의 코어를 포함하고, 상기 복수의 코어는 상기 복수의 페일 메모리에 동적으로 할당되는 것을 특징으로 하는 테스트 시스템.
  8. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 범용 서버는 각각 복수의 코어를 포함하고, 소정의 처리가 완료된 코어는, 다른 코어의 처리의 일부를 인계할 수 있는 것을 특징으로 하는 테스트 시스템.
  9. 제1항 또는 제2항에 있어서,
    적어도 하나의 범용 서버는 각각, 복수의 리소스를 포함하고, 비어있는 리소스는, 다른 리소스와 동일한 페일 패턴을, 다른 해석 알고리즘으로 병렬적으로 해석하는 것을 특징으로 하는 테스트 시스템.
  10. 핀 일렉트로닉스 모듈; 및
    이더넷(등록 상표)을 통해 상기 핀 일렉트로닉스 모듈과 접속되는 적어도 하나의 블레이드 서버를 포함하고,
    상기 핀 일렉트로닉스 모듈은, (ⅰ) 피시험 디바이스의 페일 정보를 취득하는 기능, (ⅱ) 상기 페일 정보의 취득을 실시간 제어하는 기능, (ⅲ) 상기 페일 정보를 상기 블레이드 서버에 전송하는 기능을 구비하도록 하드웨어적으로 구성되고,
    상기 블레이드 서버는, 상기 핀 일렉트로닉스 모듈로부터의 데이터에 기초하여 상기 피시험 디바이스의 용장 구제 해석을 수행하도록, 프로그램 제어되는 것을 특징으로 하는 테스트 시스템.
  11. 이더넷(등록 상표)을 통해 적어도 하나의 범용 서버와 접속하여 사용되는 시험 장치에 있어서,
    복수의 핀 일렉트로닉스 모듈을 포함하고,
    상기 핀 일렉트로닉스는,
    피시험 디바이스의 페일 정보를 취득하는 핀 일렉트로닉스 회로;
    상기 페일 정보를 저장하는 복수의 페일 메모리; 및
    상기 핀 일렉트로닉스 회로를 실시간 제어하는 한편, 상기 복수의 페일 메모리의 상기 페일 정보를 일단 유지하고, 데이터 처리한 후에 상기 범용 서버로 전송하는 제어부를 포함하는 것을 특징으로 하는 시험 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102408165B1 (ko) * 2021-10-01 2022-06-13 (주)케이테크놀로지 반도체 디바이스 테스터의 구제 해석 장치, 구제 해석 방법 및 반도체 디바이스 테스터

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11169203B1 (en) * 2018-09-26 2021-11-09 Teradyne, Inc. Determining a configuration of a test system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306395A (ja) 1999-04-16 2000-11-02 Hitachi Ltd 半導体不良解析システムおよびその方法並びに半導体の製造方法
JP2006114149A (ja) 2004-10-15 2006-04-27 Fujitsu Ltd 半導体試験システム
JP2007080422A (ja) 2005-09-15 2007-03-29 Advantest Corp 試験装置、試験方法、解析装置及びプログラム
WO2010064312A1 (ja) 2008-12-04 2010-06-10 富士通株式会社 記憶装置および故障診断方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682472A (en) * 1995-03-17 1997-10-28 Aehr Test Systems Method and system for testing memory programming devices
JPH0921846A (ja) * 1995-07-06 1997-01-21 Hitachi Ltd 検査装置
JP2002042485A (ja) * 2000-07-24 2002-02-08 Advantest Corp 半導体メモリ試験装置
US6671844B1 (en) * 2000-10-02 2003-12-30 Agilent Technologies, Inc. Memory tester tests multiple DUT's per test site
US20030099139A1 (en) * 2001-08-24 2003-05-29 Abrosimov Igor Anatolievich Memory test apparatus and method of testing
US6631340B2 (en) * 2001-10-15 2003-10-07 Advantest Corp. Application specific event based semiconductor memory test system
US7117410B2 (en) * 2002-12-20 2006-10-03 Teradyne, Inc. Distributed failure analysis memory for automatic test equipment
US7155637B2 (en) * 2003-01-31 2006-12-26 Texas Instruments Incorporated Method and apparatus for testing embedded memory on devices with multiple processor cores
JP2006048767A (ja) * 2004-07-30 2006-02-16 Elpida Memory Inc 半導体メモリ試験装置
JP4749812B2 (ja) * 2005-09-21 2011-08-17 株式会社アドバンテスト 試験装置
US7743304B2 (en) * 2006-02-17 2010-06-22 Verigy (Singapore) Pte. Ltd. Test system and method for testing electronic devices using a pipelined testing architecture
JP4953005B2 (ja) * 2007-05-29 2012-06-13 横河電機株式会社 半導体試験装置
JP2009043299A (ja) * 2007-08-06 2009-02-26 Yokogawa Electric Corp 半導体試験装置
JP5161964B2 (ja) * 2008-07-28 2013-03-13 株式会社アドバンテスト 試験装置および試験方法
JP2010044635A (ja) * 2008-08-14 2010-02-25 Hitachi Ltd ファイルサーバシステム及びファイルサーバシステム起動方法
JP5259725B2 (ja) * 2008-10-31 2013-08-07 株式会社日立製作所 計算機システム
JP2010205348A (ja) * 2009-03-04 2010-09-16 Yokogawa Electric Corp メモリ試験システム及び救済演算装置
TWI421874B (zh) * 2009-07-08 2014-01-01 Inventec Corp 遠端協助測試記憶體的方法
US20110184687A1 (en) * 2010-01-25 2011-07-28 Advantest Corporation Test apparatus and test method
US8718967B2 (en) * 2010-05-28 2014-05-06 Advantest Corporation Flexible storage interface tester with variable parallelism and firmware upgradeability
JP5833500B2 (ja) * 2012-06-04 2015-12-16 株式会社アドバンテスト 試験システム
JP2014020924A (ja) 2012-07-18 2014-02-03 Advantest Corp ピンエレクトロニクス回路およびそれを用いた試験装置
US9310427B2 (en) * 2013-07-24 2016-04-12 Advantest Corporation High speed tester communication interface between test slice and trays

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306395A (ja) 1999-04-16 2000-11-02 Hitachi Ltd 半導体不良解析システムおよびその方法並びに半導体の製造方法
JP2006114149A (ja) 2004-10-15 2006-04-27 Fujitsu Ltd 半導体試験システム
JP2007080422A (ja) 2005-09-15 2007-03-29 Advantest Corp 試験装置、試験方法、解析装置及びプログラム
WO2010064312A1 (ja) 2008-12-04 2010-06-10 富士通株式会社 記憶装置および故障診断方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102408165B1 (ko) * 2021-10-01 2022-06-13 (주)케이테크놀로지 반도체 디바이스 테스터의 구제 해석 장치, 구제 해석 방법 및 반도체 디바이스 테스터

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