JP2006048767A - 半導体メモリ試験装置 - Google Patents

Abstract

【課題】 大容量のログメモリを設けることなく、試験途中でテスト結果を適宜参照でき、安価かつ簡単に構成できる半導体メモリ試験装置を提供する。
【解決手段】 本発明の半導体メモリ試験装置１は、同期型の被試験デバイス２０の試験を行う際、テストパターンに対応する被試験デバイス２０の出力データを出力保持部１１で保持し、期待値比較部１２にて期待値データと比較してログデータが生成される。このログデータはデータバッファ部１３に保持された後、データ選択部１４を介してログメモリ１５に書込まれる。外部の制御装置の読出し要求によりログメモリ１５からログデータが読出され、制御装置に転送される。ログメモリ１５は、ログデータの書込み動作と読出し動作を非同期かつ独立に制御可能であり、テスト実行中に繰り返しログデータを読出し可能に構成されている。
【選択図】 図２

Description

本発明は、半導体メモリにテストパターンを印加して試験を行う半導体メモリ試験装置に関し、特に、所定周期のクロックに同期して動作する同期型の半導体メモリにテストパターンを印加し、テスト結果を示すログデータをログメモリに記憶する構成を備えた半導体メモリ試験装置に関するものである。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリの試験を行う場合は、汎用的な市販の試験装置を利用して、多様なテスト内容に対応するテストパターンを用いた評価を行うことが多い。一般に、半導体メモリ試験装置では、被試験デバイスについてのテスト結果を解析するために、テストパターンに対応して取得された不良情報をメモリに順次書込むように構成される。近年では半導体メモリの高速化、大容量化が進むとともに、テスト実行に長時間を要する状況が増えたため、こうした半導体メモリに対応するテスト実行に際しては、テスト結果を記憶するための高速かつ大容量のメモリを搭載する必要がある。

従来の半導体メモリ試験装置に搭載されるテスト結果記憶用のメモリとしては、次のような２種類の構成に大別することができる。第１の構成は、被試験デバイスの記憶容量と同一容量を有するアドレスフェイルメモリを設け、デバイスの全てのＸ、Ｙアドレスが不良か否かを示すマトリクス上のフラグを順次アドレスフェイルメモリに蓄積するものである（特許文献１参照）。第２の構成は、被試験デバイスに対応する不良アドレス、それに付随する出力データ、被試験デバイスの識別データ、テストパターン等の一連の情報（ログデータ）を生成してログメモリに書込むものである。
特開平９−９７１９４号公報

しかし、上記従来の第１の構成によれば、被試験デバイスの容量と同じだけの容量を持つ高速のアドレスフェイルメモリを用意する必要があり、半導体メモリの大容量化や複数の被試験デバイスの同時試験なども勘案すると、メモリコストが大幅に上昇する。また、アドレスフェイルメモリを用いた試験では、異なる時間において同一アドレスにデータが上書きされる状況が想定され、最終的な不良データが書込まれた時点や不良発生の回数を判断することが困難となる。

また、上記従来の第２の構成によれば、同一アドレスのデータが上書きされた場合は判断できるが、大量の不良発生が想定される試験では、大容量のログメモリを用意しなければならず、やはりメモリコストの上昇は避けられない。一方、１回の試験を分割し、試験実行中にいったんテストパターンを中断して、複数回に分けてログデータを取得する方法も考えられる。しかしながら、テストパターンの中断を伴う場合は、その影響で被試験デバイスにおいて不良発生の現象が変動し、適正な試験を保つことができない恐れがある。

また、上記従来の第１、第２のいずれの方法であっても、被試験デバイスに対するテスト実行中に、テスト結果を参照することが困難であるため、例えば１ヶ月等の長時間にわたる試験を実行する場合に支障を来たすことが問題となる。

そこで、本発明はこれらの問題を解決するためになされたものであり、長時間にわたる試験を実行する場合など大量のログデータを生成する場合であっても、大容量のログメモリを設ける必要がないとともに試験の途中でテスト結果を適宜参照でき、安価かつ簡単に構成可能な半導体メモリ試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体メモリ試験装置は、同期型の半導体メモリを被試験デバイスとして所定のテストパターンを用いた試験を行う半導体メモリ試験装置であって、前記テストパターンに対応する前記被試験デバイスの出力データに基づき、当該被試験デバイスのテスト結果を示すログデータを生成するログデータ生成手段と、前記生成されたログデータを順次書込むとともに、記憶されている前記ログデータを読出し要求に応じて読出すログデータ記憶手段とを備え、前記ログデータ記憶手段は、前記ログデータの書込み動作と読出し動作を非同期かつ独立に制御可能であり、前記読出し要求によりテスト実行中に繰り返し前記ログデータを読出し可能に構成されていることを特徴としている。

このように構成された本発明によれば、被試験デバイスである半導体メモリの試験を行う場合、ログデータ生成手段では、テストパターンを用いて得られた出力データに基づきログデータが生成される。そして、ログデータ記憶手段では、生成されたログデータが順次書込まれるとともに、読出し要求を受けたときに記憶領域からログデータが読出される。このとき、ログデータ記憶手段は、書込み動作と読出し動作を非同期かつ独立に制御可能な構成であり、１回のテストの途中であっても繰り返しログデータを読出すことができるとともに、ログデータ記憶手段を大容量化することなく、膨大なログデータを多数回に分割して読出すことができる。このように、特に長時間の試験を実行する場合、メモリコストの低減が可能で、かつテスト結果のきめ細かい分析に適した半導体メモリ試験装置を実現することができる。

前記ログデータ記憶手段は、入力ポートと出力ポートを備えたデュアルポート構成としてもよい。

また、前記ログデータ記憶手段は、書込みポインタと読出しポインタにより制御されるリングバッファとして構成してもよい。

また、前記ログデータ記憶手段は、記憶領域がエンプティー状態であることを判別するエンプティー信号と、前記記憶領域がフル状態であることを判別するフル信号を出力するようにしてもよい。

このように、ログデータ記憶手段の構成に基づきログデータの書込み動作及び読出し動作を適切に制御することができるので、ログメモリの書込み側と読出し側の速度やタイミングの相違には制約されず、試験の実行後あるいは実行中を問わずログデータを自由に参照することができ、利便性を高めることができる。

前記ログデータ生成手段は、前記テストパターンに対応して予め設定される期待値データと前記被試験デバイスの出力データを比較して一致又は不一致を判定する期待値比較手段を含み、前記ログデータには、少なくとも前記期待値比較手段の判定結果を含めるようにしてもよい。

また、前記ログデータ生成手段は、複数の前記被試験デバイスごとのログデータを選択出力する選択手段を含み、当該複数の被試験デバイスの各々のログデータを一体化したログデータを生成するようにしてもよい。

また、前記ログデータ生成手段は、前記選択手段の入力側において前記複数の被試験デバイスごとのログデータの所定量を一時的に保持するバッファ手段をさらに含むことを特徴とする請求項６に記載の半導体メモリ試験装置。

このとき、前記バッファ手段において前記複数の被試験デバイスごとのログデータのいずれかが前記所定量に達したとき、当該所定量に達した前記被試験デバイスに対応するログデータの出力を遮断するようにしてもよい。

このように、ログデータ生成手段の構成に基づき、被試験デバイスに対する試験を多様な方法で制御できるとともに、多数の被試験デバイスの試験を同時に実行する場合であっても、円滑かつ確実に上述のログデータを取得することができる。

本発明において、前記テストパターンを用いた試験に際し前記被試験デバイスに発生する不良ビット数をカウントするカウンタ部をさらに備えるようにしてもよい。

本発明によれば、被試験デバイスのテスト結果を示すログデータを生成し、このログデータを読み書きするためのログデータ記憶手段を設けるとともに、このログデータ記憶手段を書込み動作と読出し動作を非同期かつ独立に制御するようにしたので、特に長時間にわたる試験の実行時など大量のログデータを生成する場合であっても、大容量のログメモリを設ける必要がなく、さらに試験中にログデータを自在に読出し可能とし、安価かつ簡単に構成可能で利便性の高い半導体メモリ試験装置を実現することができる。

以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、同期型のインターフェースを有するダイナミック形ＲＡＭ（ＤＲＡＭ）に対して、所定のテストパターンを用いた試験を行うように構成された半導体メモリ試験装置に本発明を適用する場合を説明する。

図１は、本実施形態に係る半導体メモリ試験装置の全体構成を示すブロック図である。図１に示す半導体メモリ試験装置１は、同期型ＤＲＡＭである被試験デバイス（ＤＵＴ）２０を対象とする試験を行う構成として、シーケンス制御部２、パターン制御部３、パターン記憶部４、入力波形制御部５、入力波形記憶部６、入力信号ドライバ７、テスト結果処理部１０を備えている。また、半導体メモリ試験装置１には、被試験デバイス２０に対する試験を制御するための制御装置３０が外部接続されている。

制御装置３０としては、一般的なパーソナルコンピュータ（ＰＣ）を用いることができる。制御装置３０は、ハードディスク等の記憶手段、ディスプレイ等の表示手段、キーボードやマウスの操作手段を備え、記憶手段に搭載される制御プログラムを起動して被試験デバイス２０に対する所望の試験の実行を制御可能になっている。そして、制御装置３０における操作に従って、半導体メモリ試験装置１の試験に用いるテストパターンの設定や、被試験デバイス２０のテスト結果を示すログデータの取り込みを行うことができる。

シーケンス制御部２は、制御装置３０により設定されたテスト内容の手順を示すシーケンス命令を順次実行して所定のタイミングでパターン制御部３の動作を制御する。パターン制御部３は、シーケンス命令に適合するテストパターンをパターン記憶部４から読出し、入力波形制御部５に送出する。入力波形制御部５は、テストパターンに対応する所定の入力波形の組合せを選択して入力波形記憶部６から読出す。入力信号ドライバ７は、入力波形の組合せに基づき被試験デバイス２０を駆動する入力信号を生成する。なお、後述するように、半導体メモリ試験装置１では、複数の被試験デバイス２０を同時にテストできるように構成され、入力信号ドライバ７では、複数の入力信号を生成して複数の被試験デバイス２０を同時に駆動可能な構成となっている。

一方、被試験デバイス２０からテスト実行時の出力データが読出され、テスト結果処理部１０によってテスト結果が解析され、テスト結果を示すログデータの生成・記憶が行われる。このテスト結果処理部１０は、本発明のログデータ生成手段及びログデータ記憶手段として機能する。なお、テスト結果処理部１０の具体的な構成及び動作については後述する。テスト結果処理部１０で生成されるログデータは、テスト結果処理部１０が有する後述のログメモリに順次書込まれる。制御装置３０では、後述するように、必要に応じてログメモリからログデータを取り込み、テスト実行中あるいは実行終了後を問わずに所望のタイミングでログデータを参照可能となっている。

なお、本実施形態の半導体メモリ試験装置１の多くの構成要素は、例えば、ＦＰＧＡ（Field Programmable Gate Way）を利用して構築することができる。ＦＰＧＡを利用すれば、回路構成を容易に組み換え可能であるため、半導体メモリ試験装置１を被試験デバイス２０の仕様等に適合させて変更することができ、かつ装置全体を安価に構成するこができる。

次に図２〜図１０を用いて、上述のテスト結果処理部１０の構成及び動作を説明する。図２は、テスト結果処理部１０の概略の構成を示すブロック図であり、図３及び図４は、図２に対応する詳細な構成を示すブロック図である。また、図５〜図７は、テスト結果処理部１０における各信号波形を示す波形図である。以下では、半導体メモリ試験装置１に複数の被試験デバイス２０をセットして同時に試験可能に構成することを前提とする。また、被試験デバイス２０としては、例えば、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）等の同期型の半導体メモリが用いられる。

図２に示すようにテスト結果処理部１０は、出力保持部１１、期待値比較部（期待値比較手段）１２、データバッファ部（バッファ手段）１３、データ選択部（選択手段）１４、ログメモリ１５を含んで構成されている。また、被試験デバイス２０として、０〜ｎの番号を付記したｎ＋１個のＤＵＴ（０〜ｎ）を想定し、これらｎ＋１個についてのテストを同時に行うものとする。また、被試験デバイス２０は、実際にはＩ／Ｏ数が複数ビット（例えば、×８ビット）で構成されるのが通常であるが、各図面では省略して示している。なお、図５及び図６の各波形図においては、０〜ｎのうちのｉ番目のＤＵＴ（ｉ）についての各信号波形を示すものとする。

出力保持部１１は、被試験デバイス２０の試験時に、ｎ＋１個の各ＤＵＴ（０〜ｎ）からの出力データを保持するためのＤフリップフロップ（Ｄ−Ｆ／Ｆ）群からなる。ここで、図３に示すように、各ＤＵＴ（０〜ｎ）に対してそれぞれ２個のＤフリップフロップが接続されている。これは、ＤＤＲ−ＳＤＲＡＭでは同期用のクロックＣＬＫの両エッジ（ライズエッジ、フォールエッジ）に同期してデータ転送することに対応させた構成である。図５の波形図に示すように、クロックＣＬＫに同期してＤＵＴ（ｉ）からは、ライズエッジの出力データＤＴ（ｉ）Ｒと、これに半周期遅れたフォールエッジの出力データＤＴ（ｉ）Ｆが出力される。そして、これらの各出力データＤＴ（ｉ）Ｒ、ＤＴ（ｉ）Ｆが各Ｄフリップフロップでいったん保持されて出力側で合成される。これにより、ライズエッジとフォールエッジの双方の出力データＤＴ（ｉ）Ｒ、ＤＴ（ｉ）Ｆが一体化された読出しデータＲＤＴ（ｉ）を取得することができる。

なお、図５〜図７の波形図においては、信号中の有効な領域（白抜き部分）と無効な領域（ハッチング部分）とを区別して表している。図５の例では、ライズエッジ及びフォールエッジの各出力データＤＴ（ｉ）Ｒ、ＤＴ（ｉ）Ｆは、有効な領域がクロックＣＬＫの１周期分であり、読出しデータＲＤＴ（ｉ）は、有効な領域がクロックＣＬＫの２周期分であることがわかる。

期待値比較部１２は、出力保持部１２によって取得された読出しデータＲＤＴ（０〜ｎ）と、テストパターンに対応して予め設定されている期待値データＥＸＰＤとを比較する。図３に示すように、期待値比較部１２はｎ＋１個の比較器Ｃｍｐ（０〜ｎ）からなり、それぞれでＤＵＴ（０〜ｎ）に対応する読出しデータＲＤＴ（０〜ｎ）と期待値データＥＸＰＤが比較される。また、期待値比較部１２には、外部の制御部３０の制御により、テスト実行時に必要となる被試験デバイス２０のアドレスＡＤＲ、テストパターンに付随する行番号データＬＮＤ、上記読出しデータＲＤＴ（０〜ｎ）の取り込みタイミングを与える取り込み信号ＲＤＩＮがそれぞれ供給される。

そして、期待値比較部１２から出力される比較器データＣＭＰＤ（０〜ｎ）は、読出しデータＲＤＴ（０〜ｎ）と期待値データＥＸＰＤとの一致又は不一致を判定した際のデータを含むとともに、かかるデータに上記のアドレスＡＤＲ、行番号データＬＮＤが一体化されたデータとして構成される。また、期待値比較部１２からは、読出しデータＲＤＴ（０〜ｎ）と期待値データＥＸＰＤが不一致である場合、そのタイミングを後段のデータバッファ部１３に示す出力許可信号ＯＵＴＥ（０〜ｎ）と、その際の不良内容を示すエラー信号ＥＲＲ（０〜ｎ）が出力される。

図５の波形図に示すように、ｉ番目の比較器Ｃｍｐ（ｉ）において、取り込み信号ＲＤＩＮのパルスで規定されるタイミングで、読出しデータＲＤＴ（ｉ）、期待値データＥＸＰＤ、アドレスＡＤＲ、行番号データＬＮＤが取り込まれ、上述の比較が行われる。そして、所定のタイミングが経過した後、上述の比較器データＣＭＰＤ（ｉ）とエラー信号ＥＲＲ（ｉ）が有効になって出力されるとともに、同様のタイミングで出力許可信号ＯＵＴＥ（ｉ）の所定幅のパルスが出力されることがわかる。

データバッファ部１３は、被試験デバイス２０における出力データの速度と、ログメモリ１５における転送速度が異なるので、両者の速度調整を行うべく一時的にデータをバッファリングするために設けられている。データバッファ部１３には、期待値比較部１２から出力されるｎ＋１個の比較器データＣＭＰＤ（０〜ｎ）を記憶するｎ＋１個のＦＩＦＯ（０〜ｎ）が含まれる。各々のＦＩＦＯ（０〜ｎ）では、期待値比較部１２から出力される出力許可信号ＯＵＴＥ（０〜ｎ）のパルスに同期して、それぞれ対応する比較器データＣＭＰＤ（０〜ｎ）が取り込まれる。

このデータバッファ部１３に含まれるＦＩＦＯ（０〜ｎ）は、多段バッファ構成あるいはリングバッファ構成のいずれであってもよい。また、各ＦＩＦＯ（０〜ｎ）の段数（ビット数）は、８段や１６段など使用条件に応じて適宜に定めることができる。一般に、ＦＩＦＯの段数を多く構成するほど、データバッファ部１３における異速度間の速度調整能力を高めることができる。

図３に示すように、データバッファ部１３の各ＦＩＦＯ（０〜ｎ）からは、保持している比較器データＣＭＰＤ（０〜ｎ）に相当するＦＩＦＯログデータＦＬＧＤ（０〜ｎ）と、このＦＩＦＯログデータＦＬＧＤ（０〜ｎ）の読出しタイミングで応答するリード応答信号ＲＡＣ（０〜ｎ）と、ＦＩＦＯ（０〜ｎ）の各段全てに書込みがされたか否かを示すＦＩＦＯフル信号ＦＦＬ（０〜ｎ）と、ＦＩＦＯ（０〜ｎ）の各段全てが空き状態であるか否かを示すＦＩＦＯエンプティー信号ＦＥＭ（０〜ｎ）が、それぞれ後段のデータ選択部１４に出力される。また、データ選択部１４から出力されるリード許可信号ＲＤＥＮ（０〜ｎ）が各ＦＩＦＯ（０〜ｎ）に対して供給され、これにより各ＦＩＦＯ（０〜ｎ）で比較器データＣＭＰＤ（０〜ｎ）の読み取り動作が行われる。

図６の波形図に示すように、ＦＩＦＯエンプティー信号ＦＥＭ（ｉ）においてエンプティー状態（ハイレベル）から非エンプティー状態（ローレベル）に移行したとき、後述の動作に従ってリード許可信号ＲＤＥＮ（ｉ）のパルスが立ち上がる。これを受けたＦＩＦＯ（ｉ）では、比較器データＣＭＰＤ（ｉ）を読み取り、リード応答信号ＲＡＣ（ｉ）を活性化してパルスを出力する。よって、リード応答信号ＲＡＣ（ｉ）のパルス出力のタイミングに基づき、ＦＩＦＯ（ｉ）の読出しタイミングを判別することができる。

一方、期待値比較部１２からのエラー信号ＥＲＲ（０〜ｎ）は、カウンタ部１６に入力される。このカウンタ部１６は、ｎ＋１個のカウンタＣｎｔ（０〜ｎ）を含んで構成されている。これらのカウンタＣｎｔ（０〜ｎ）には、エラー信号ＥＲＲ（０〜ｎ）がそれぞれ入力され、各ＤＵＴ（０〜ｎ）のテスト時に発生する不良ビット数を順次カウントする。図３に示すように、各カウンタＣｎｔ（０〜ｎ）における各カウント値は外部の制御装置３０に送出されるので、制御装置３０においては各ＤＵＴ（０〜ｎ）で発生した不良ビット数を所望の時点で適宜に確認可能となる。

例えば、ＤＵＴ（０〜ｎ）のいずれかで半導体メモリ試験装置１の処理能力を超えるようなバーストエラーが発生して試験を中断する場合であっても、制御装置２０においてカウンタ部１６の不良ビット数を参照可能であるため、ある程度不良データの発生状況を把握することができる。

なお、図３では示していないが、カウント部１６の任意のカウンタＣｎｔ（ｉ）では、ＤＵＴ（ｉ）のアドレスのビット数だけの段数を接続するとともに、Ｉ／Ｏ数に相当する個数分を別個に設ける必要がある。

次に図４において、データ選択部１４には、セレクタ１０１、ログデータ用バッファ１０２、ｎビットカウンタ１０３、デコーダ１０４、Ｄフリップフロップ１０５、ＯＲ回路１０６、Ｄフリップフロップ１０７が含まれる。セレクタ１０１では、データバッファ部１３の各ＦＩＦＯ（０〜ｎ）からＦＩＦＯログデータＦＬＧＤ（０〜ｎ）を入力し、リード許可信号ＲＤＥＮ（ｉ）によって示されるＦＩＦＯ（ｉ）を選択する。そして、このＦＩＦＯログデータＦＬＧＤ（ｉ）を選択出力し、これを選択ログデータＬＧＤＳとして後段のログデータ用バッファ１０２に送出する。このとき、選択されたＦＩＦＯ（ｉ）のＦＩＦＯフル信号ＦＦＬ（ｉ）を併せて選択出力し、これを選択フル信号ＦＦＬＳとしてログデータ用バッファ１０２に送出する。

ログデータ用バッファ１０２は、選択ログデータＬＧＤＳのビット幅に適合するＦＩＦＯにより構成され、セレクタ１０１を経由して受け取った選択ログデータＬＧＤＳを保持した後、それを書込みログデータＬＧＤＷとしてログメモリ１５に転送する。なお、図６の波形図に示されるように、これらのＦＩＦＯログデータＦＬＧＤ（ｉ）、選択ログデータＬＧＤＳ、書込みログデータＬＧＤＷは、それぞれ図６の波形図に示すような時間関係により出力される。

一方、ｎビットカウンタ１０３は、クロックＣＬＫを直接カウントするｎ段構成のカウンタである。このｎビットカウンタ１０３のカウンタ値により、各ＤＵＴ（０〜ｎ）のいずれかを順番に選択することができる。デコーダ１０４は、ｎビットカウンタ１０３のカウント値と、データバッファ部１３の各ＦＩＦＯ（０〜ｎ）のＦＩＦＯエンプティー信号ＦＥＭ（０〜ｎ）の反転信号とを入力して、読み取り対象のＦＩＦＯ（０〜ｎ）を決定する。すなわち、ｎビットカウンタ１０３のカウント値により示されるＦＩＦＯ（ｉ）について、そのＦＩＦＯエンプティー信号ＦＥＭ（ｉ）がエンプティー状態ではない場合に、読み取り対象として決定されることになる。デコーダ１０４の出力は、Ｄフリップフロップ１０５にて保持された後、リード許可信号ＲＤＥＮ（０〜ｎ）として出力されてデータバッファ部１３にフィードバックされる。

また、ＯＲ回路１０６では、データバッファ部１３の各ＦＩＦＯ（０〜ｎ）から上述のリード応答信号ＲＡＣ（０〜ｎ）が入力され、これらの論理和を取ってＤフリップフロップ１０７に出力する。これにより、ｎ＋１個のＦＩＦＯ（０〜ｎ）のいずれかでログデータが更新されたタイミングを判別できる。Ｄフリップフロップ１０７では、ＯＲ回路１０６の演算出力がセットされ、クロックＣＬＫに同期して所定時間だけ遅延されたパルスを生成し（図６参照）、それをライト許可信号ＷＴＥＮとしてログメモリ１５に送出する。

次に、ログメモリ１５は、データ選択部１４から送出された書込みログデータＬＧＤＷを順次記憶する非同期かつデュアルポート構成のメモリである。以下、図８及び図９を用いて、ログメモリ１５の構成及び動作を説明する。図８には、ログメモリ１５の基本構成を示している。図８に示すようにログメモリ１５は、メモリ本体である記憶部２０１を備えるともに、データ書込み用の書込みポート２０２とデータ読出し用の読出しポート２０３を備えている。また、ログメモリ１５を後述のリングバッファとして制御する際のポインタ制御部２０４を備えている。なお、記憶部２０１の構成とサイズは、被試験デバイス２０の種別やテスト内容に応じて選択すればよいが、一例としては、１２３ｂｉｔ×１６３８４段のＦＩＦＯを用いることができる。

ログメモリ１５に入力される書込みデータは、書込みポート２０２を経由して記憶部２０１の所定領域に記憶保持されるとともに、ログメモリ１５から出力される読出しデータは、記憶部２０１の所定領域から読出されて、読出しポート２０３を経由して外部に送出される。このようにログメモリ１５は、書込みポート２０２及び読出しポート２０３を別途設けたデュアルポート構成としたため、記憶部２０１に対する書込みと読出しを独立かつ非同期に行うことができる。なお、ログメモリ１５の記憶部２０１を構成する実体としては、一般的な非同期型のＦＩＦＯを用いることができる。

また、図９には、ログメモリ１５におけるリングバッファ構造の概念を示している。すなわち、ログメモリ１５で採用しているリングバッファ構造においては、書込みデータが書込みポインタＷＰＴによって示される記憶部２０１の領域に書込まれるとともに、読出しデータが読出しポインタＲＰＴによって示される記憶部２０１の領域から読出される。そして、先頭の書込みポインタＷＰＴから、最後の読出しポインタＲＰＴに至るデータ領域に、読出し対象とすべき有効なログデータが記憶されている。

このとき、データ読出しを続けることにより読出しポインタＲＰＴが書込みポインタＷＰＴに一致すると、ログメモリ１５がエンプティーとなる。一方、読出しポインタＲＰＴを基点に書込みポインタＷＰＴを制御してリングバッファの位置制御（例えば、矢印Ａ方向）を行うと、１周分の書込みが行われた時点でログメモリ１５がフルとなる。従って、リングバッファ構成においてエンプティー又はフルの状態を避けつつ、リングバッファの一部に有効なデータ領域が確保されるように、読出しポインタＲＰＴを書込みポインタＷＰＴに対して適切な位置を保つよう常に制御を行うことが求められる。この場合、ログメモリ１５のデータ領域を確認しつつ読出しタイミングを適切に設定すれば、書込み側と読出し側で互いに速度が異なる場合であっても確実にデータ読出しを行うことができる。

外部接続された制御装置３０からは、ログメモリ１５を参照してテスト結果を確認すべき所望のタイミングで、ログメモリ１５に対して読出し要求信号ＲＤＲＱを送出する。これを受けたログメモリ１５は、その時点の記憶部２０１における有効なデータ領域から読出しログデータＬＧＤＲを読出して制御装置３０に転送する。読出しログデータＬＧＤＲの転送動作は、図７に示すように、上述のクロックＣＬＫに比べ低速（長周期）に設定された転送用クロックＣＬＫ１に同期して行われる。この転送用クロックＣＬＫ１は、制御装置３０のインターフェースに適合した周波数が選択され、例えば３３ｋＨｚなどに設定される。

読出しログデータＬＧＤＲは、制御装置３０により指令されたタイミングにおいて、その時点で記憶部２０１に保持された所定サイズが取り込まれ、ハードディスク等の記憶装置に蓄積されることになる。一方、ログメモリ１５では、記憶部２０１のフル状態を判別するためのログフル信号ＬＧＦＬと、記憶部２０１のエンプティー状態を判別するためのログエンプティー信号ＬＧＥＭをそれぞれ制御装置３０に送出する。制御装置３０では、長時間にわたるテストパターンの実行中は、記憶部２０１がフル／エンプティーとならない範囲で、比較的短い時間間隔でログメモリ１５からの読出しログデータＦＬＧＲを取り込む必要がある。

半導体メモリ試験装置１で実行される１回の試験に際し、制御装置３０が読出しログデータＦＬＧＲを取り込む回数には特に制限がない。すなわち、制御装置３０において、１回の試験に対応するログデータは、多数回にわたって取り込んだ各々の読出しログデータＦＬＧＲの集合体として構成されることになる。よって、半導体メモリ試験装置１で長時間にわたる試験を行うとき（例えば、１ヶ月）、全体のログデータが膨大なサイズになる場合であっても、制御装置３０で頻繁に読出し動作を行うことにより、個々の読出しログデータＬＧＤＲのサイズは小さくて済む。その結果、ログメモリ１５のサイズも大きくする必要がなくコスト上昇を避けることができる。

図１０は、本実施形態におけるログデータの内容についての具体例を説明する図である。図１０に示すログデータは、テストパターンに含まれるパターンアドレス（行番号）と、対象のＤＵＴを識別するデバイス番号と、テスト実行時のＤＵＴに関するデバイスアドレス／出力データ／期待値データのデータ項目により構成されている。そして、テスト実行の時系列に従って、上記の各データ項目が順次ログデータとして記録されていく。図１０に示すように、ログデータへの記録が行われるのは、テストパターンに基づくテスト結果のうち、出力データと期待値データが異なる場合、すなわち不良データが生じた場合である。よって、同様の試験であっても、不良データの発生頻度に応じてログデータのサイズが左右されることになる。ここで、ログデータにおいては、試験中の時系列に沿って上記のデータ項目を記述されるので、被試験デバイス２０の特定のアドレスにて複数回の不良が生じてデータが上書されたとしても、それぞれの不良データを別個に判別できるので、アドレスフェイルメモリ等を用いる場合の不具合を回避することができる。

なお、本実施形態におけるログデータの形態は、図１０に示す具体例に限られることなく、テスト結果を判別することができれば多様なデータ項目及び内容を含む形態で構成することができる。

次に、本実施形態において半導体メモリ試験装置１の変形例について説明する。図１１は、本実施形態のデータ選択部１４の構成に関し、データ読取り遮断機能が付加された変形例を示す図である。図１１の変形例において、図４のデータ選択部１４と比べて異なるのは、ＡＮＤ回路部１１１、ＯＲ回路１１２、Ｄフリップフロップ部１１３が設けられている点である。

ＡＮＤ回路部１１１はｎ＋１個のＡＮＤ回路からなり、各ＡＮＤ回路にはＦＩＦＯエンプティー信号ＦＥＭ（０〜ｎ）の反転信号と、後述の遮断信号ＣＵＴ（０〜ｎ）が入力される。また、ＯＲ回路部１１２はｎ＋１個のＯＲ回路からなり、各ＯＲ回路にはＦＩＦＯフル信号ＦＦＬ（０〜ｎ）の反転信号と、遮断制御信号ＣＴＥＮの反転信号が入力される。ＯＲ回路部１１２の出力は、Ｄフリップフロップ部１１３に入力されて保持された後、上述の遮断信号ＣＵＴ（０〜ｎ）として出力される。

このような構成において、遮断制御信号ＣＴＥＮにより上記遮断機能の有効／無効を切り替え制御できる。そして、遮断機能が有効になっている際、データバッファ部１３のいずれかのＦＩＦＯ（ｉ）がフルになってＦＩＦＯフル信号ＦＦＬ（ｉ）が出力されると、ＯＲ回路部１１２、Ｄフリップフロップ部１１３を介して遮断信号ＣＵＴ（ｉ）が出力される。この遮断信号ＣＵＴ（ｉ）が出力された状態では、ＡＮＤ回路部１１１とデコーダ１０４を介してリード許可信号ＲＤＥＮ（ｉ）が活性化されない。また、いずれかのＦＩＦＯ（ｉ）がエンプティーになった場合も同様にリード許可信号ＲＤＥＮ（ｉ）が活性化されない。よって、いずれかのＤＵＴ（ｉ）で大量の不良データが連続的に発生する状況であっても、対応するＦＩＦＯ（ｉ）が遮断されるので、ログメモリ１５の大量消費を防止して記憶容量を有効に活用可能となる。ただし、遮断制御信号ＣＴＥＮを無効に切り替えて、連続的な不良発生に対応するログデータをログメモリ１５に記録する制御も可能であり、試験の状況に応じて遮断機能の有無を適宜選択することができる。

以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、被試験デバイス２０としての半導体メモリの種類や、図２の構成に含まれる出力保持部１１、期待値比較部１２、データバッファ部１３、データ選択部１４などの構成及び動作は、本実施形態の例に限られることなく広く本発明を適用することができる。

本実施形態に係る半導体メモリ試験装置の全体構成を示すブロック図である。 テスト結果処理部の概略の構成を示すブロック図である。 図２に対応する詳細な構成を示す第１のブロック図である。 図２に対応する詳細な構成を示す第２のブロック図である。 テスト結果処理部における各信号波形を示す第１の波形図である。 テスト結果処理部における各信号波形を示す第２の波形図である。 テスト結果処理部における各信号波形を示す第３の波形図である。 ログメモリの基本的な構成を示す図である。 ログメモリにおけるリングバッファ構造の概念を示す図である。 本実施形態におけるログデータの内容についての具体例を説明する図である。 本実施形態のデータ選択部の構成に関し、データ読み取り遮断機能が付加された変形例を示す図である。

符号の説明

１…半導体メモリ試験装置
２…シーケンス制御部
３…パターン制御部
４…パターン記憶部
５…入力波形制御部
６…入力波形記憶部
７…入力信号ドライバ
１０…テスト結果処理部
１１…出力保持部
１２…期待値比較部
１３…データバッファ部
１４…データ選択部
１５…ログメモリ
１６…カウンタ部
２０…被試験デバイス（ＤＵＴ）
３０…制御装置
１０１…セレクタ
１０２…ログデータ用バッファ
１０３…ｎビットカウンタ
１０４…デコーダ
１０５…Ｄフリップフロップ
１１１…ＡＮＤ回路部
１１２…ＯＲ回路部
１１３…Ｄフリップフロップ部
２０１…記憶部
２０２…書込みポート
２０３…読出しポート
２０４…ポインタ制御部

Claims (9)

1. 同期型の半導体メモリを被試験デバイスとして所定のテストパターンを用いた試験を行う半導体メモリ試験装置であって、
   前記テストパターンに対応する前記被試験デバイスの出力データに基づき、当該被試験デバイスのテスト結果を示すログデータを生成するログデータ生成手段と、
   前記生成されたログデータを順次書込むとともに、記憶されている前記ログデータを読出し要求に応じて読出すログデータ記憶手段と、
   を備え、前記ログデータ記憶手段は、前記ログデータの書込み動作と読出し動作を非同期かつ独立に制御可能であり、前記読出し要求によりテスト実行中に繰り返し前記ログデータを読出し可能に構成されていることを特徴とする半導体メモリ試験装置。
2. 前記ログデータ記憶手段は、入力ポートと出力ポートを備えたデュアルポート構成であることを特徴とする請求項１に記載の半導体メモリ試験装置。
3. 前記ログデータ記憶手段は、書込みポインタと読出しポインタにより制御されるリングバッファとして構成されていることを特徴とする請求項１又は２に記載の半導体メモリ試験装置。
4. 前記ログデータ記憶手段は、記憶領域がエンプティー状態であることを判別するエンプティー信号と、前記記憶領域がフル状態であることを判別するフル信号を出力することを特徴とする請求項１から３のいずれかに記載の半導体メモリ試験装置。
5. 前記ログデータ生成手段は、前記テストパターンに対応して予め設定される期待値データと前記被試験デバイスの出力データを比較して一致又は不一致を判定する期待値比較手段を含み、
   前記ログデータには、少なくとも前記期待値比較手段の判定結果が含まれることを特徴とする請求項１に記載の半導体メモリ試験装置。
6. 前記ログデータ生成手段は、複数の前記被試験デバイスごとのログデータを選択出力する選択手段を含み、当該複数の被試験デバイスの各々のログデータを一体化したログデータを生成することを特徴とする請求項１に記載の半導体メモリ試験装置。
7. 前記ログデータ生成手段は、前記選択手段の入力側において前記複数の被試験デバイスごとのログデータの所定量を一時的に保持するバッファ手段をさらに含むことを特徴とする請求項６に記載の半導体メモリ試験装置。
8. 前記バッファ手段において前記複数の被試験デバイスごとのログデータのいずれかが前記所定量に達したとき、当該所定量に達した前記被試験デバイスに対応するログデータの出力が遮断されることを特徴とする請求項７に記載の半導体メモリ試験装置。
9. 前記テストパターンを用いた試験に際し前記被試験デバイスに発生する不良ビット数をカウントするカウンタ部をさらに備える事を特徴とする請求項１から８のいずれかに記載の半導体メモリ試験装置。
   
   

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