JP2007010605A - 試験装置、及び試験方法 - Google Patents

Abstract

【課題】被試験デバイスのスキャン試験を効率よく行うことができる試験装置を提供する。
【解決手段】複数の出力ピンを備える被試験デバイスを試験する試験装置であって、被試験デバイスのスキャン試験を行うスキャンパターンを、被試験デバイスに入力するパターン入力部と、複数の出力ピンのうち、スキャンパターンに応じた信号を出力するスキャン出力ピンを選択するピン選択部と、ピン選択部が選択したスキャン出力ピンが出力する信号に応じたデータを格納するキャプチャメモリとを備える試験装置を提供する。
【選択図】図１

Description

本発明は、複数の出力ピンを備える被試験デバイスを試験する試験装置、及び試験方法に関する。特に、本発明は被試験デバイスのスキャン試験を行う試験装置、及び試験方法に関する。

従来、半導体デバイス等の被試験デバイスを試験する手法として、ファンクション試験が知られている。ファンクション試験は、被試験デバイスのデータ入力ピンに所定の試験パターンを入力し、被試験デバイスを動作させて被試験デバイスが出力する出力信号が、期待値信号と一致するか否かを試験する手法である。

しかし、被試験デバイスの大規模化、高機能化に伴い、従来のファンクション試験では、テストカバレージを向上させることが困難となっている。このため、テストカバレージを向上させるためにスキャン試験を行う場合がある。

スキャン試験は、被試験デバイスの内部に設けられたフリップフロップに、外部から所定のデータを設定し、フリップフロップの状態を外部に読み出すことにより行われる。スキャン試験に使用されるフリップフロップは、被試験デバイスの内部において、通常の動作を行うための回路配線に加え、スキャンチェインと呼ばれる回路配線により直列に接続される。スキャン試験では、スキャンチェインにより接続されるフリップフロップの初段にスキャンデータを入力し、スキャンチェインにより接続されるフリップフロップの最終段のデータを読み出す。

このように、被試験デバイスの内部に設けられた複数のフリップフロップを、実際の動作単位に関わらず分割して、試験を行うことにより、テストカバレージを向上させることができる。また、複数のスキャンパターンデータを用いて、被試験デバイスのいずれの素子が不良であるかを特定することもできる。

関連する特許文献等は、現在認識していないため、その記載を省略する。

しかし、スキャン試験により、いずれの素子が不良であるかを判定するには、被試験デバイスのスキャンチェインにより接続されたフリップフロップと同数のデータパターンを用いて試験する必要がある。このため、大規模な被試験デバイスに対してスキャン試験を行う場合、非常に多くのデータパターンを入力する必要がある。

試験結果の解析を行うためには、それぞれのデータパターンに対して出力される出力データを記憶する必要があるが、非常に多くの出力データを記憶する必要があるため、大容量の記憶装置が必要となる。従来の試験装置は、被試験デバイスの出力信号を受け取るコンパレータピン毎に、試験結果等を記憶するログメモリを備えている。しかし、従来の試験装置は、ファンクション試験の機能に重心がおかれている。このため、それぞれのログメモリの容量は、ファンクション試験の試験結果を記憶できる容量で設計されており、スキャン試験の試験結果を記憶するには容量が小さい。

また、当該ログメモリにスキャン試験の試験結果を記憶させる場合、いずれのコンパレータピンがスキャン試験用のピンに接続されるかが不明であるため、全てのログメモリの容量を、スキャン試験の試験結果を格納できる程度に大きくする必要がある。ログメモリは、コンパレータピン毎に設けられるため、全てのログメモリの容量を増大させることは、コスト面からみて困難である。

このため、従来の試験装置は、スキャン試験の試験結果を分割してログメモリに記憶している。つまり、同一のスキャンパターンを複数回実行し、それぞれのスキャンパターンに対して出力される出力データを、ログメモリの容量に応じて分割して順次記憶する。このとき、ログメモリに記憶されたデータは、スキャンパターンを一回実行する毎に読み出す必要がある。このような動作により、当該スキャンパターンに対する出力データ全体を記憶している。しかし、同一のスキャンパターンを複数回実行し、また実行毎にログメモリのデータを読み出す必要があるため、試験効率が非常に低下してしまう。

このため本発明は、上述した課題を解決することのできる試験装置、及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、複数の出力ピンを備える被試験デバイスを試験する試験装置であって、被試験デバイスのスキャン試験を行うスキャンパターンを、被試験デバイスに入力するパターン入力部と、複数の出力ピンのうち、スキャンパターンに応じた信号を出力するスキャン出力ピンを選択するピン選択部と、ピン選択部が選択したスキャン出力ピンが出力する信号に応じたデータを格納するキャプチャメモリとを備える試験装置を提供する。

複数の出力ピンに対応して設けられ、対応する出力ピンが出力する信号に応じたデータを格納する複数のログメモリを更に備え、キャプチャメモリの記憶容量は、ログメモリの記憶容量より大きくてよい。

試験装置は、スキャン出力ピンが出力する信号のそれぞれのデータ値と、予め与えられる期待値とを比較して一致したか否かを示す比較結果信号を出力する論理比較部と、比較結果信号をデータ圧縮してキャプチャメモリに格納する圧縮部とを更に備えてよい。

圧縮部は、比較結果信号において、スキャン出力ピンが出力する信号のそれぞれのデータ値の少なくとも一つがフェイルであるか否かを判定する判定部と、判定部がフェイルを検出した場合に、当該比較結果信号と、当該比較結果信号に対応するスキャン出力ピンが出力する信号を示すパターン識別情報とを対応づけてキャプチャメモリに格納するメモリ制御部とを有してよい。

圧縮部は、キャプチャメモリの記憶領域の残量が所定値以下となった場合に、被試験デバイスのスキャン試験を停止してよい。圧縮部は、キャプチャメモリの記憶領域の残量が所定値以下となった場合に、キャプチャメモリが格納したデータを試験装置の制御装置に取り込ませてから、被試験デバイスのスキャン試験を再開させてよい。

本発明の第２の形態においては、複数の出力ピンを備える被試験デバイスを試験する試験方法であって、被試験デバイスのスキャン試験を行うスキャンパターンを、被試験デバイスに入力するパターン入力段階と、複数の出力ピンのうち、スキャンパターンに応じた信号を出力するスキャン出力ピンを選択するピン選択段階と、ピン選択段階において選択したスキャン出力ピンが出力する信号に応じたデータを格納するキャプチャ段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、複数の出力ピンを備える被試験デバイス２００を試験する装置であって、タイミング発生部１０、パターン発生部１２、波形成形部１４、ドライバ１６、コンパレータ１８、論理比較部２０、ピン選択部２２、及びキャプチャメモリ２４を備える。試験装置１００は、被試験デバイス２００のファンクション試験及びスキャン試験を行う機能を備える。まず、ファンクション試験を行う場合の動作について説明する。

パターン発生部１２は、与えられる周期クロックに応じて、被試験デバイス２００に供給する試験パターンを生成する。タイミング発生部１０は、パターン発生部１２から受け取るタイミングセット信号に応じた周期の周期クロックを生成し、パターン発生部１２に供給する。また、タイミング発生部１０は、タイミングセット信号に応じた周期の遅延クロックを生成し、波形成形部１４に供給する。

波形成形部１４は、与えられる遅延クロックに応じて、試験パターンの波形を成形する。ドライバ１６は、波形成形部１４が成形した試験パターンを被試験デバイス２００に入力するパターン入力部として機能する。パターン発生部１２、波形成形部１４、及びドライバ１６は、被試験デバイス２００の入力ピン毎に設けられ、対応する入力ピンにそれぞれ試験パターンを入力する。

論理比較部２０は、被試験デバイス２００が出力する出力信号を、コンパレータ１８を介して受け取る。また論理比較部２０は、当該出力信号と、パターン発生部１２から受け取る期待値信号とを比較し、一致するか否かを示す比較結果信号を出力する。比較結果信号は、例えば出力信号の各ビットと、期待値信号の各ビットとを比較し、一致するビットに対して"０"を示し、一致しないビットに対して"１"を示す信号である。論理比較部２０及びコンパレータ１８は、被試験デバイス２００の出力ピン毎に設けられ、対応する出力ピンが出力する出力信号を受け取る。

それぞれの比較結果信号は、出力ピン毎に設けられたログメモリに、試験パターン毎に順次格納される。試験装置１００を制御する制御装置は、ログメモリに格納された比較結果信号を読み出し、試験結果の解析を行う。当該制御装置は、例えばワークステーション等であってよい。

次に、被試験デバイス２００のスキャン試験を行う場合の動作について説明する。この場合、被試験デバイス２００のスキャン試験用の試験パターン（スキャンパターン）を入力するべき入力ピンに対応するパターン発生部１２、波形成形部１４、及びドライバ１６が、当該入力ピンにスキャンパターンを入力する。

図２は、被試験デバイス２００の内部回路の構成の一例を示す図である。被試験デバイス２００の内部には、スキャン試験を行うための複数のフリップフロップ２０２が設けられる。各フリップフロップ２０２は、被試験デバイス２００の実動作時に信号が伝送する各配線上に設けられる。また、被試験デバイス２００の実動作時に用いられる配線とは異なる、スキャンチェインと呼ばれる配線により、各フリップフロップ２０２は直列に接続される。

スキャンパターン（ＳＣＡＮ ＩＮ）は、スキャンチェインにより直列に接続されたフリップフロップ２０２に入力される。また、各フリップフロップ２０２には、実動作時に与えられる動作クロック（ＣＬＫ）の他に、スキャン試験時に与えられるスキャンクロック（ＳＣＡＮ ＣＬＫ）が与えられる。

そして、直列に接続された各フリップフロップ２０２が出力する信号（ＳＣＡＮ ＯＵＴ）が、スキャンチェインに接続されたスキャン出力ピンから出力される。ピン選択部２２は、被試験デバイス２００の複数の出力ピンのうち、スキャンパターンに応じた信号を出力するスキャン出力ピンを選択する。本例においては、ピン選択部２２は、論理比較部２０が出力する比較結果信号のうち、スキャン出力ピンに対応する比較結果信号を選択して、キャプチャメモリ２４に入力する。

ピン選択部２２がいずれの出力ピンをスキャン出力ピンとして選択するかは、使用者により予め設定されてよく、また、使用者により予め与えられる被試験デバイス２００のピン配列情報に基づいてピン選択部２２が選択してもよい。また、試験装置１００は、ピン選択部２２がいずれの出力ピンを選択するべきかを示す制御情報を予め格納し、ピン選択部２２を制御するレジスタを更に備えてよい。

キャプチャメモリ２４は、ピン選択部２２が選択したスキャン出力ピンが出力する信号に応じたデータを格納する。本例においては、キャプチャメモリ２４は、スキャン出力ピンに応じた比較結果信号を格納する。また、他の例においては、スキャン出力ピンが出力する信号を格納してよく、また比較結果信号を圧縮したデータを格納してもよい。このような構成により、スキャン試験の試験結果をキャプチャメモリ２４に格納することができる。ここで、キャプチャメモリ２４は、ピン毎に設けられたログメモリより大きな記憶容量を有することが望ましい。これにより、大きな記憶容量を必要とするスキャン試験において、試験結果を試験装置１００から読み出す回数を低減し、効率よく試験を行うことができる。

図３は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、図１に示した試験装置１００の構成に加え、複数のログメモリ２６、圧縮部３０、及び制御装置２８を更に備える。また、タイミング発生部１０、パターン発生部１２、波形成形部１４、ドライバ１６、及びコンパレータ１８は、図１に示した試験装置１００と同一であるので、図３においては記載を省略する。

複数のログメモリ２６は、被試験デバイス２００の複数の出力ピンに対応して設けられ、対応する出力ピンが出力する信号に応じたデータを格納する。本例において各ログメモリ２６は、ファンクション試験時において、対応する出力ピンが出力する信号に対する比較結果信号を、被試験デバイス２００に入力される試験パターン毎に格納する。

また、スキャン試験は、多数のスキャンパターンを被試験デバイス２００に入力し、スキャンパターン毎に比較結果信号を格納する必要があるため、ファンクション試験に比べ、格納するべき試験結果のデータ量が大きい。このため、キャプチャメモリ２４の記憶容量は、ログメモリ２６の記憶容量より大きいことが望ましい。また、スキャンパターンに応じた出力信号が、被試験デバイス２００の複数の出力ピンから出力される場合、ピン選択部２２は、当該複数の出力ピンを選択し、キャプチャメモリ２４は、当該複数の出力ピンに対応するデータを格納する。例えば、各ログメモリ２６は、２５６〜１ｋｂｉｔ程度の記憶容量を有し、キャプチャメモリ２４は、６４ｋｂｉｔ×８〜１６ｐｉｎ程度の記憶容量を有してよい。

また、圧縮部３０は、ピン選択部２２が出力する比較結果信号をデータ圧縮してキャプチャメモリ２４に格納する。圧縮部３０におけるデータ圧縮方法は、公知の方法を用いることができる。比較結果信号をデータ圧縮して格納することにより、キャプチャメモリにより多くの比較結果信号を格納することができる。このため、より効率よくスキャン試験を行うことができる。

一般に、比較結果信号は、被試験デバイス２００が出力する信号より圧縮効率がよい。被試験デバイス２００の出力信号はランダムなパターンを有するため圧縮効率を向上させることが困難である。これに対し比較結果信号は、出力信号の各ビットについて、期待値信号と一致するか否かを示すパス／フェイルに変換する。このため、比較結果信号はランダムパターンとはならず、高い圧縮効率でデータ圧縮することができる。

例えば、被試験デバイス２００の出力信号のパターンが「１０１１０１０１」であり、出力信号の１ビット目のみがフェイルである場合、比較結果信号のパターンは「１０００００００」となる。このように、出力信号のパターンはランダムであるが、比較結果信号のパターンはランダムとなる確率が小さいため、高圧縮率でデータ圧縮することができる。本例における試験装置１００は、比較結果信号をデータ圧縮することにより、非常に効率よく試験結果をキャプチャメモリ２４に格納することができる。

制御装置２８は、例えば試験装置１００を制御するためのワークステーション等であり、キャプチャメモリ２４が格納した比較結果信号を読み出し、試験結果を解析する。例えば、制御装置２８は、キャプチャメモリ２４の記憶領域の残量が所定値以下となった場合に、被試験デバイス２００のスキャン試験を停止させ、キャプチャメモリ２４が格納したデータを読み出してよい。また、キャプチャメモリ２４の記憶領域の残量の判定、スキャン試験の停止制御、及びキャプチャメモリ２４のデータの読み出し制御は、圧縮部３０が行ってもよい。例えば圧縮部３０は、キャプチャメモリ２４に格納したデータの総量を監視し、予め与えられるキャプチャメモリ２４の最大記憶容量と、当該データ総量とに基づいて、キャプチャメモリ２４の記憶領域の残量を算出してよい。また、制御装置２８は、キャプチャメモリ２４のデータを読み出した後に、試験装置１００にスキャン試験を再開させてよい。

図４は、圧縮部３０の構成の一例を示す図である。本例における圧縮部３０は、ピン選択部２２が順次出力する比較結果信号を受け取り、スキャン出力ピンが出力する信号のそれぞれのデータ値の少なくとも一つがフェイルである場合に、対応する比較結果信号をキャプチャメモリ２４に格納する。このとき、圧縮部３０は、当該比較結果信号が、スキャン出力ピンが出力する信号のうちいずれの信号に対応するかを示すパターン識別情報と、比較結果信号とを対応づけてキャプチャメモリ２４に格納する。また、他の例においては、比較結果信号と、当該比較結果信号に対応するスキャンパターンを識別するパターン識別情報とを対応づけて、キャプチャメモリ２４に格納してもよい。このような制御により、試験結果の解析に必要となる比較結果信号のみをキャプチャメモリ２４に格納することができる。このため、キャプチャメモリ２４により多くの試験結果を格納することができる。

圧縮部３０は、判定部４０及びメモリ制御部３２を有する。また、判定部４０は、論理和回路４２及び論理積回路４４を有する。論理和回路４２は、ピン選択部２２から比較結果信号を順次受け取り、各比較結果信号のそれぞれのビットにおいて、フェイルを示すデータ（本例では、データ値１を示すデータ）が有るか否かを検出する。フェイルを示すデータが有る場合、論理和回路４２はデータ値１を出力し、フェイルを示すデータが無い場合、論理和回路４２はデータ値０を出力する。

論理積回路４４は、例えば制御装置２８から受け取る制御信号と、論理和回路４２が出力する信号の論理積に応じて、当該比較結果信号をキャプチャメモリ２４に格納するか否かを制御する。ここで、制御信号は、キャプチャメモリ２４に試験結果を格納するべき場合にデータ値１を示す信号である。論理積回路４４が出力する信号は、キャプチャメモリ２４のライトイネーブル端子ＷＥに入力され、キャプチャメモリ２４の書き込み動作を制御する。

メモリ制御部３２は、バッファ３４、アドレスポインタ３６、及びカウンタ３８を有する。アドレスポインタ３６は、キャプチャメモリ２４が比較結果信号を格納するアドレスを、与えられる動作クロックに応じて順次指定する。本例では、アドレスポインタ３６は、論理積回路４４がキャプチャメモリ２４に比較結果信号を書き込ませる信号を出力した場合に、動作クロックに応じて順次アドレスを生成する。このような制御により、キャプチャメモリ２４が比較結果信号及びパターン識別情報を格納する毎に、キャプチャメモリ２４の次のアドレスを指定することができる。このため、キャプチャメモリ２４の記憶効率を向上させることができる。

カウンタ３８は、制御信号がデータ値１を示す間、与えられる動作クロックを計数する。カウンタ３８は、当該動作クロックの計数値をパターン識別情報として、当該比較結果信号と対応づけてキャプチャメモリ２４に入力する。ここで、アドレスポインタ３６及びカウンタ３８に与えられる動作クロックの周期は、被試験デバイス２００にスキャンパターンを入力する周期、又は被試験デバイス２００が出力信号を出力する周期と略同一である。

図５は、キャプチャメモリ２４が格納するパターン識別情報及び比較結果信号（キャプチャデータ）の一例を示す図である。図４において説明したように、本例におけるキャプチャメモリ２４は、アドレスポインタ３６が順次指定するアドレスに、フェイルを示すデータが存在する比較結果信号を順次格納する。また、カウンタ３８から与えられるパターン識別情報を、比較結果信号に対応づけて格納する。本例において、比較結果信号は８ビットの信号である。

このような構成により、被試験デバイス２００が出力する出力信号のうち何番目の出力信号においてフェイルが発生したか、及び出力信号の何ビット目のデータでフェイルが発生したかを示す試験結果を、効率よく格納することができる。

キャプチャメモリ２４において、記憶容量の残量が所定の値以下となった場合、スキャンパターンの入力を停止し、キャプチャメモリ２４が格納したデータを読み出す必要がある。これに対し、本例における試験装置１００によれば、より効率よく試験結果を格納することができるので、より多数のスキャンパターンを連続して入力することができる。このためスキャン試験を効率よく行うことができる。

図６は、圧縮部３０の構成の他の例を示す図である。本例における圧縮部３０は、各比較結果信号に対して、いわゆるランレングス圧縮（Run Length Encoding）を行い、キャプチャメモリ２４に格納する。ランレングス圧縮とは、与えられるデータ列を、データ値が連続する数を用いて示すことにより圧縮する方式である。圧縮部３０は、図６に示す構成に限らず、公知の構成によりランレングス圧縮を行ってよい。また、圧縮部３０は、比較結果信号の各ビット毎に、ランレングス圧縮を行ってもよい。

圧縮部３０は、圧縮回路６０、アドレスポインタ５４、及びバッファ５８を有する。また圧縮回路６０は、フリップフロップ４５、４６、排他的論理和回路４８、論理積回路５０、５２、及びカウンタ５６を有する。

フリップフロップ４５、４６、及び排他的論理和回路４８は、連続して与えられる比較結果信号の各ビットのデータについて、ビット値が前ビットから遷移した場合にデータ値１を示すデータに変換する。論理積回路５０、５２、及びカウンタ５６は、排他的論理和回路４８が出力するデータ列に基づいて、比較結果信号においてデータ値が遷移する間のデータ数を、データ遷移毎にそれぞれ計数する。

アドレスポインタ５４は、比較結果信号においてデータ値が遷移する毎に、キャプチャメモリ２４に対して次のアドレスを指定する。また、バッファ５８は、比較結果信号においてデータ値が遷移した場合に、比較結果信号におけるデータ値と、カウンタ５６が計数したデータ数とを対応づけて、キャプチャメモリ２４に書き込む。

このような構成により、比較結果信号を圧縮してキャプチャメモリ２４に格納することができる。本例における圧縮部３０によれば、各比較結果信号を、連続したデータ列として圧縮するため、より効率よくデータを圧縮することができる。つまり、フェイルデータが存在しない比較結果信号が連続した場合、複数の比較結果信号を、１組の圧縮データにより示すことができる。このため、より効率よくデータを圧縮することができる。

また、信頼性の高い被試験デバイス２００を試験する場合、全比較結果信号におけるフェイルデータが存在しない比較結果信号が占める割合は高くなる。このような場合には、特に、効率よくデータを圧縮することができる。

図７は、本発明の実施形態に係る試験方法の一例を示すフローチャートである。本例における試験方法は、図１から図６において説明した試験装置１００と同一の方法で、被試験デバイス２００のスキャン試験を行う。

まず、パターン入力段階Ｓ１０２において、被試験デバイス２００にスキャンパターンを入力する。パターン入力段階Ｓ１０２においては、図１に関連して説明したタイミング発生部１０、パターン発生部１２、波形成形部１４、及びドライバ１６と同一の方法で、スキャンパターンを入力してよい。

次に、ピン選択段階Ｓ１０４において、被試験デバイス２００の複数の出力ピンのうち、スキャンパターンに応じた信号を出力するスキャン出力ピンを選択する。ピン選択段階Ｓ１０４においては、図１に関連して説明したピン選択部２２と同一の方法で、スキャン出力ピンを選択してよい。

次に、圧縮段階Ｓ１０６において、スキャン出力ピンが出力する信号に応じた信号のデータを圧縮する。例えば、スキャン出力ピンが出力する信号を期待値信号と比較した結果を示す比較結果信号のデータを圧縮する。圧縮段階Ｓ１０６においては、図３に関連して説明した圧縮部３０と同一の方法で、データ圧縮を行ってよい。

次に、キャプチャ段階Ｓ１０８において、圧縮された比較結果信号をキャプチャメモリに格納する。キャプチャ段階Ｓ１０８においては、図１に関連して説明したキャプチャメモリ２４と同様に、各ピン毎に設けられるログメモリより記憶容量が大きいキャプチャメモリを用いることが望ましい。

次に、Ｓ１１０において、全てのスキャンパターンを被試験デバイス２００に入力したか否かを判定する。全てのスキャンパターンを入力した場合、スキャン試験を終了する。また、全てのスキャンパターンを入力していない場合、キャプチャメモリ２４の記憶容量の残りが基準値以下であるか否かを判定する（Ｓ１１２）。キャプチャメモリ２４の記憶容量の残りが基準値より大きい場合、次のスキャンパターンを入力し、Ｓ１０２からの処理を繰り返す。ここで、当該基準値は、使用者により予め設定されてよい。キャプチャメモリ２４の記憶容量の残りが基準値以下である場合、スキャン試験を中断する（Ｓ１１４）。そして、キャプチャメモリ２４からデータを読み出し（Ｓ１１６）、Ｓ１０２からの処理を繰り返す。このような試験方法により、被試験デバイス２００のスキャン試験を効率よく行うことができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、被試験デバイスのスキャン試験を効率よく行うことができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 被試験デバイス２００の内部回路の構成の一例を示す図である。 試験装置１００の構成の他の例を示す図である。 圧縮部３０の構成の一例を示す図である。 キャプチャメモリ２４が格納するパターン識別情報及び比較結果信号（キャプチャデータ）の一例を示す図である。 圧縮部３０の構成の他の例を示す図である。 本発明の実施形態に係る試験方法の一例を示すフローチャートである。

符号の説明

１０・・・タイミング発生部、１２・・・パターン発生部、１４・・・波形成形部、１６・・・ドライバ、１８・・・コンパレータ、２０・・・論理比較部、２２・・・ピン選択部、２４・・・キャプチャメモリ、２６・・・ログメモリ、２８・・・制御装置、３０・・・圧縮部、３２・・・メモリ制御部、３４・・・バッファ、３６・・・アドレスポインタ、３８・・・カウンタ、４０・・・判定部、４２・・・論理和回路、４４・・・論理積回路、４５、４６・・・フリップフロップ、４８・・・排他的論理和回路、５０、５２・・・論理積回路、５４・・・アドレスポインタ、５６・・・カウンタ、５８・・・バッファ、６０・・・圧縮回路、１００・・・試験装置、２００・・・被試験デバイス、２０２・・・フリップフロップ

Claims (7)

1. 複数の出力ピンを備える被試験デバイスを試験する試験装置であって、
   前記被試験デバイスのスキャン試験を行うスキャンパターンを、前記被試験デバイスに入力するパターン入力部と、
   前記複数の出力ピンのうち、前記スキャンパターンに応じた信号を出力するスキャン出力ピンを選択するピン選択部と、
   前記ピン選択部が選択した前記スキャン出力ピンが出力する信号に応じたデータを格納するキャプチャメモリと
   を備える試験装置。
2. 前記複数の出力ピンに対応して設けられ、対応する出力ピンが出力する信号に応じたデータを格納する複数のログメモリを更に備え、
   前記キャプチャメモリの記憶容量は、前記ログメモリの記憶容量より大きい
   請求項１に記載の試験装置。
3. 前記スキャン出力ピンが出力する信号のそれぞれのデータ値と、予め与えられる期待値とを比較して一致したか否かを示す比較結果信号を出力する論理比較部と、
   前記比較結果信号をデータ圧縮して前記キャプチャメモリに格納する圧縮部と
   を更に備える請求項１に記載の試験装置。
4. 前記圧縮部は、
   前記比較結果信号において、前記スキャン出力ピンが出力する信号のそれぞれのデータ値の少なくとも一つがフェイルであるか否かを判定する判定部と、
   前記判定部がフェイルを検出した場合に、当該比較結果信号と、当該比較結果信号に対応する前記スキャン出力ピンが出力する信号を示すパターン識別情報とを対応づけて前記キャプチャメモリに格納するメモリ制御部と
   を有する
   請求項３に記載の試験装置。
5. 前記圧縮部は、前記キャプチャメモリの記憶領域の残量が所定値以下となった場合に、前記被試験デバイスの前記スキャン試験を停止する
   請求項３に記載の試験装置。
6. 前記圧縮部は、前記キャプチャメモリの記憶領域の残量が所定値以下となった場合に、前記キャプチャメモリが格納したデータを前記試験装置の制御装置に取り込ませてから、前記被試験デバイスの前記スキャン試験を再開させる
   請求項５に記載の試験装置。
7. 複数の出力ピンを備える被試験デバイスを試験する試験方法であって、
   前記被試験デバイスのスキャン試験を行うスキャンパターンを、前記被試験デバイスに入力するパターン入力段階と、
   前記複数の出力ピンのうち、前記スキャンパターンに応じた信号を出力するスキャン出力ピンを選択するピン選択段階と、
   前記ピン選択段階において選択した前記スキャン出力ピンが出力する信号に応じたデータを格納するキャプチャ段階と
   を備える試験方法。

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