JPH05182494A - 試験装置 - Google Patents
試験装置Info
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- JPH05182494A JPH05182494A JP4001363A JP136392A JPH05182494A JP H05182494 A JPH05182494 A JP H05182494A JP 4001363 A JP4001363 A JP 4001363A JP 136392 A JP136392 A JP 136392A JP H05182494 A JPH05182494 A JP H05182494A
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- JP
- Japan
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- test
- memory
- scan
- data
- output
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】メモリテストパターン発生器３を持ち、その出
力を各ピンに割り付けてテストを行なう試験装置におい
て、スキャン方式のテストデータを格納するテストデー
タ格納メモリ１１と、パターン発生器および前記テスト
データ格納メモリの両出力を切り換えて出力する切り替
え回路１３，１４とを設け、該切り替え回路は、メモリ
テスト時は前記メモリテストパターン発生器の出力を選
択し、スキャンテスト時はテストデータ格納メモリの出
力を選択し、前記メモリテストパターン発生器と各ピン
間のバス５，６が前記メモリテストパターン発生器と前
記テストデータ格納メモリとにより共用される。 【効果】スキャンテストの為の大容量メモリを各ピン毎
に持つ必要がなく、追加したメモリ出力を各ピンに接続
するためのバスも不要となる。また、データ量の圧縮が
可能と成るため、バッファメモリ容量の低減、データ展
開時間の短縮が可能と成る。
力を各ピンに割り付けてテストを行なう試験装置におい
て、スキャン方式のテストデータを格納するテストデー
タ格納メモリ１１と、パターン発生器および前記テスト
データ格納メモリの両出力を切り換えて出力する切り替
え回路１３，１４とを設け、該切り替え回路は、メモリ
テスト時は前記メモリテストパターン発生器の出力を選
択し、スキャンテスト時はテストデータ格納メモリの出
力を選択し、前記メモリテストパターン発生器と各ピン
間のバス５，６が前記メモリテストパターン発生器と前
記テストデータ格納メモリとにより共用される。 【効果】スキャンテストの為の大容量メモリを各ピン毎
に持つ必要がなく、追加したメモリ出力を各ピンに接続
するためのバスも不要となる。また、データ量の圧縮が
可能と成るため、バッファメモリ容量の低減、データ展
開時間の短縮が可能と成る。
Description
【０００１】
【産業上の利用分野】本発明は、スキャンテストを行な
う試験装置に係り、特に小型化、テストデータの圧縮に
有効な試験装置に関する。
う試験装置に係り、特に小型化、テストデータの圧縮に
有効な試験装置に関する。
【０００２】
【従来の技術】従来の試験装置の構成としては、特開平
２−６７９７７号公報に開示された「メモリ試験装置」
にメモリ専用試験装置が開示されている。また、Intern
ational Test Conference Proceedings 第431〜436頁
「ＣＵＳＴＯＭ ＶＬＳＩ ＴＥＳＴ ＳＹＳＴＥＭ」
に、汎用試験装置の構成が開示されている。
２−６７９７７号公報に開示された「メモリ試験装置」
にメモリ専用試験装置が開示されている。また、Intern
ational Test Conference Proceedings 第431〜436頁
「ＣＵＳＴＯＭ ＶＬＳＩ ＴＥＳＴ ＳＹＳＴＥＭ」
に、汎用試験装置の構成が開示されている。
【０００３】図３に、従来の汎用試験装置の構成例を示
す。
す。
【０００４】この試験装置は、共通部と各ピン部から成
る。共通部は、全体を制御するステーションコントロー
ラ（ＳＣ）１、テストデータを格納するバッファ記憶部
（ＢＳ）２、メモリテストパターンを発生するアルゴリ
ズミックパターン発生部（ＡＬＰＧ）３、スキャンテス
トデータを展開するテストシーケンサ部（ＴＳ）４と、
ＡＬＰＧ３よびＴＳ４の出力を各ピンに伝送するための
アドレスバス５，データ／コントロールバス６および展
開バス７から成る。
る。共通部は、全体を制御するステーションコントロー
ラ（ＳＣ）１、テストデータを格納するバッファ記憶部
（ＢＳ）２、メモリテストパターンを発生するアルゴリ
ズミックパターン発生部（ＡＬＰＧ）３、スキャンテス
トデータを展開するテストシーケンサ部（ＴＳ）４と、
ＡＬＰＧ３よびＴＳ４の出力を各ピンに伝送するための
アドレスバス５，データ／コントロールバス６および展
開バス７から成る。
【０００５】他方、各ピン部は、被試験ＬＳＩ３０にテ
ストパターンを与えるドライバ２６、被試験ＬＳＩ３０
の出力を受けるバッファ２７、ドライバ２６の出力波形
を形成するフォーマッタＦＯＲＭ２５、それを制御する
データを選択するセレクタ（ＳＥＬ３）２２、バッファ
２７出力と期待値を比較し、良否の判定をする比較回路
（ＣＯＭＰ）２８、その期待値を選択するセレクタ（Ｓ
ＥＬ４）２３、ＣＯＭＰ２８出力を格納するフェイルメ
モリ（ＦＭ）２９、そのアドレスを選択するセレクタ
（ＳＥＬ５）２４、スキャンテストデータを格納するロ
ーカルメモリ（ＬＭ）２０、そのアドレスを制御するア
ドレス制御回路（ＡＣ２）２０からなる。
ストパターンを与えるドライバ２６、被試験ＬＳＩ３０
の出力を受けるバッファ２７、ドライバ２６の出力波形
を形成するフォーマッタＦＯＲＭ２５、それを制御する
データを選択するセレクタ（ＳＥＬ３）２２、バッファ
２７出力と期待値を比較し、良否の判定をする比較回路
（ＣＯＭＰ）２８、その期待値を選択するセレクタ（Ｓ
ＥＬ４）２３、ＣＯＭＰ２８出力を格納するフェイルメ
モリ（ＦＭ）２９、そのアドレスを選択するセレクタ
（ＳＥＬ５）２４、スキャンテストデータを格納するロ
ーカルメモリ（ＬＭ）２０、そのアドレスを制御するア
ドレス制御回路（ＡＣ２）２０からなる。
【０００６】ＳＥＬ２２では、共通部の出力であるアド
レスバス５，データ／コントロールバス６およびＬＭ２
１出力から、被試験ＬＳＩ３０に与える信号を選択し、
ＳＥＬ２３は、データ／コントロールバス６およびＬＭ
２１出力から、試験の期待値データを選択する。また、
ＳＥＬ２４は、アドレスバス５およびアドレス制御回路
ＡＣ２０の出力から、ＦＭ２９のアドレス信号を選択す
る。
レスバス５，データ／コントロールバス６およびＬＭ２
１出力から、被試験ＬＳＩ３０に与える信号を選択し、
ＳＥＬ２３は、データ／コントロールバス６およびＬＭ
２１出力から、試験の期待値データを選択する。また、
ＳＥＬ２４は、アドレスバス５およびアドレス制御回路
ＡＣ２０の出力から、ＦＭ２９のアドレス信号を選択す
る。
【０００７】スキャンテストは、例えば、被試験ＬＳＩ
内部の組み合わせ論理回路への入力データを定める特定
のレジスタ群に対して、シリアル入力スキャンイン端子
からテストデータをスキャンインクロックによりシフト
して取込み、この取り込まれたテストデータに対する組
み合わせ論理回路の出力を別のレジスタ群に取り込み、
このレジスタ群のデータをスキャンアウトクロックに同
期してスキャンアウト端子から取り出し、期待値と比較
することにより当該被試験ＬＳＩの試験を行う。
内部の組み合わせ論理回路への入力データを定める特定
のレジスタ群に対して、シリアル入力スキャンイン端子
からテストデータをスキャンインクロックによりシフト
して取込み、この取り込まれたテストデータに対する組
み合わせ論理回路の出力を別のレジスタ群に取り込み、
このレジスタ群のデータをスキャンアウトクロックに同
期してスキャンアウト端子から取り出し、期待値と比較
することにより当該被試験ＬＳＩの試験を行う。
【０００８】スキャンテストのためのテストパターン情
報はＬＭ２１に格納されているので、スキャンテスト時
には、ＳＥＬ２２およびＳＥＬ２３は、ＬＭ２１出力を
選択し、ＳＥＬ２４は、アドレス制御回路ＡＣ２０の出
力を選択する。
報はＬＭ２１に格納されているので、スキャンテスト時
には、ＳＥＬ２２およびＳＥＬ２３は、ＬＭ２１出力を
選択し、ＳＥＬ２４は、アドレス制御回路ＡＣ２０の出
力を選択する。
【０００９】一方、メモリテストでは、ＬＭ２１ではな
く、ＡＬＰＧ３に格納されたメモリテストパターンを利
用するので、ＳＥＬ２２、ＳＥＬ２３、ＳＥＬ２４のい
ずれも、共通部からのバスを選択する。
く、ＡＬＰＧ３に格納されたメモリテストパターンを利
用するので、ＳＥＬ２２、ＳＥＬ２３、ＳＥＬ２４のい
ずれも、共通部からのバスを選択する。
【００１０】
【発明が解決しようとする課題】従来、スキャンテスト
のスキャン手続き数はさほど多くなく、各ピンにあるＬ
Ｍ容量で十分であった。しかし、近年、被試験ＬＳＩの
規模が拡大するにつれスキャン手続き数も増大し、これ
に伴いＬＭ容量（特にアドレス数）も増大の必要が生じ
てきた。
のスキャン手続き数はさほど多くなく、各ピンにあるＬ
Ｍ容量で十分であった。しかし、近年、被試験ＬＳＩの
規模が拡大するにつれスキャン手続き数も増大し、これ
に伴いＬＭ容量（特にアドレス数）も増大の必要が生じ
てきた。
【００１１】しかし、ＬＭには、容量のほかにも動作速
度の高速化も要求されるため、この両方とも満足するＬ
Ｍを実現することは困難である。
度の高速化も要求されるため、この両方とも満足するＬ
Ｍを実現することは困難である。
【００１２】本発明の目的は、各ピンのＬＭ動作速度を
損なうことなく大規模なＬＳＩのスキャンテストを可能
にする試験装置を提供することにある。
損なうことなく大規模なＬＳＩのスキャンテストを可能
にする試験装置を提供することにある。
【００１３】本発明の他の目的は、膨大な量のスキャン
テストデータに対応するために、そのデータ量を圧縮す
ることができる試験装置を提供することにある。
テストデータに対応するために、そのデータ量を圧縮す
ることができる試験装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明による試験装置
は、メモリテストパターン発生器を持ち、その出力を各
ピンに割り付けてテストを行なう試験装置において、ス
キャン方式のテストデータを格納するテストデータ格納
メモリと、前記パターン発生器および前記テストデータ
格納メモリの両出力を切り換えて出力する切り替え回路
とを設け、該切り替え回路は、メモリテスト時は前記メ
モリテストパターン発生器の出力を選択し、スキャンテ
スト時はテストデータ格納メモリの出力を選択し、前記
メモリテストパターン発生器と各ピン間のバスが前記メ
モリテストパターン発生器と前記テストデータ格納メモ
リとにより共用されるようにしたものである。
は、メモリテストパターン発生器を持ち、その出力を各
ピンに割り付けてテストを行なう試験装置において、ス
キャン方式のテストデータを格納するテストデータ格納
メモリと、前記パターン発生器および前記テストデータ
格納メモリの両出力を切り換えて出力する切り替え回路
とを設け、該切り替え回路は、メモリテスト時は前記メ
モリテストパターン発生器の出力を選択し、スキャンテ
スト時はテストデータ格納メモリの出力を選択し、前記
メモリテストパターン発生器と各ピン間のバスが前記メ
モリテストパターン発生器と前記テストデータ格納メモ
リとにより共用されるようにしたものである。
【００１５】好ましくは、前記テストデータ格納メモリ
において、メモリ内をアドレス部、データ部、コントロ
ール部に分割してテストデータを格納する。また、テス
トデータ格納メモリにおいて、複数のテストパターンの
テストを実行する場合、全てのテストパターンに共通す
る部分を予め格納し、テストパターンごとに異なる部分
のみを書き替えつつ、テストを実行する。
において、メモリ内をアドレス部、データ部、コントロ
ール部に分割してテストデータを格納する。また、テス
トデータ格納メモリにおいて、複数のテストパターンの
テストを実行する場合、全てのテストパターンに共通す
る部分を予め格納し、テストパターンごとに異なる部分
のみを書き替えつつ、テストを実行する。
【００１６】
【作用】スキャンテストでは、スキャンに使用するピン
が少ないことに着目し、メモリテストと同様に、スキャ
ンの為のアドレス，データ，コントロール信号を、各ピ
ンに供給し、ピン毎に必要な信号を選択して使用するこ
とが可能である。このため、スキャンテストデータを格
納するメモリは、全ピン共通に持てば良く、大容量のメ
モリを共有メモリとして持つことが可能と成る。
が少ないことに着目し、メモリテストと同様に、スキャ
ンの為のアドレス，データ，コントロール信号を、各ピ
ンに供給し、ピン毎に必要な信号を選択して使用するこ
とが可能である。このため、スキャンテストデータを格
納するメモリは、全ピン共通に持てば良く、大容量のメ
モリを共有メモリとして持つことが可能と成る。
【００１７】また、メモリテストとスキャンテストは、
同時に行なわないことに着目し、前記各信号の供給バス
を、メモリテストパターンの供給バスと共用する。
同時に行なわないことに着目し、前記各信号の供給バス
を、メモリテストパターンの供給バスと共用する。
【００１８】前記共有メモリには、スキャンテスト時に
複数テストパターン全てに共通する部分を予め格納し、
テストパターンごとに異なる部分のみを書き替えつつ、
テストを実行することで、データ量の圧縮を行なう。
複数テストパターン全てに共通する部分を予め格納し、
テストパターンごとに異なる部分のみを書き替えつつ、
テストを実行することで、データ量の圧縮を行なう。
【００１９】各ピンでは、被試験ＬＳＩのピン仕様に合
わせて、スキャンアドレスを与えるピンであれば、アド
レスバスから必要なアドレスビットを選択して供給し、
データピンであれば、データバスから必要なデータビッ
トを選択して供給、コントロールピンであれば、コント
ロールバスから必要なコントロールビットを選択して供
給する。
わせて、スキャンアドレスを与えるピンであれば、アド
レスバスから必要なアドレスビットを選択して供給し、
データピンであれば、データバスから必要なデータビッ
トを選択して供給、コントロールピンであれば、コント
ロールバスから必要なコントロールビットを選択して供
給する。
【００２０】
【実施例】本発明の実施例を図１に示す。図３と同一の
要素には同一の参照番号を付してある。
要素には同一の参照番号を付してある。
【００２１】本試験装置の共通部は、全体を制御するス
テーションコントローラ（ＳＣ）１、テストデータを格
納するバッファストレージ（ＢＳ）２、メモリテストパ
ターンを発生するアルゴリズミックパターンジェネレー
タ（ＡＬＰＧ）３、スキャンテストデータを展開するテ
ストシーケンサ（ＴＳ）４を有するのは従来と同様であ
る。本実施例の共有部は、さらにスキャンテスト１パタ
ーンを格納するスキャンバッファ（ＳＢ）１１と、スキ
ャンテスト結果を格納するスキャンフェイルメモリ（Ｓ
ＦＭ）１２と、ＳＢ１１およびＳＦＭ１２のアドレスを
制御するアドレス制御回路（ＡＣ１）１０と、ＡＬＰＧ
３出力およびＳＢ１２出力を切り替えるセレクタ（ＳＥ
Ｌ１）１３およびセレクタ（ＳＥＬ２）１４と、これら
ＳＥＬ１３，ＳＥＬ１４，ＴＳ４の出力を各ピンに伝送
するアドレスバス５，データ／コントロールバス６，展
開バス７と、スキャンテスト結果を回収する結果バス１
５とを有する。
テーションコントローラ（ＳＣ）１、テストデータを格
納するバッファストレージ（ＢＳ）２、メモリテストパ
ターンを発生するアルゴリズミックパターンジェネレー
タ（ＡＬＰＧ）３、スキャンテストデータを展開するテ
ストシーケンサ（ＴＳ）４を有するのは従来と同様であ
る。本実施例の共有部は、さらにスキャンテスト１パタ
ーンを格納するスキャンバッファ（ＳＢ）１１と、スキ
ャンテスト結果を格納するスキャンフェイルメモリ（Ｓ
ＦＭ）１２と、ＳＢ１１およびＳＦＭ１２のアドレスを
制御するアドレス制御回路（ＡＣ１）１０と、ＡＬＰＧ
３出力およびＳＢ１２出力を切り替えるセレクタ（ＳＥ
Ｌ１）１３およびセレクタ（ＳＥＬ２）１４と、これら
ＳＥＬ１３，ＳＥＬ１４，ＴＳ４の出力を各ピンに伝送
するアドレスバス５，データ／コントロールバス６，展
開バス７と、スキャンテスト結果を回収する結果バス１
５とを有する。
【００２２】スキャンテストでは、ＳＥＬ１３、ＳＥＬ
１４のいずれも、ＳＢ１１出力を選択し、メモリテスト
では、ＡＬＰＧ３を選択する。
１４のいずれも、ＳＢ１１出力を選択し、メモリテスト
では、ＡＬＰＧ３を選択する。
【００２３】各ピン部の構成は、比較回路２８の出力が
結果バス１５に接続されていること以外、図３の装置と
同様である。
結果バス１５に接続されていること以外、図３の装置と
同様である。
【００２４】ＳＥＬ２２では、共通部の出力であるアド
レスバス５，データ／コントロールバス６およびＬＭ２
１出力から、被試験ＬＳＩ３０に与える信号を選択し、
ＳＥＬ２３は、データ／コントロールバス６およびＬＭ
２１出力から、試験の期待値データを選択する。また、
ＳＥＬ２４は、アドレスバス５およびアドレス制御回路
（ＡＣ）２０の出力から、ＦＭ２９のアドレス信号を選
択する。
レスバス５，データ／コントロールバス６およびＬＭ２
１出力から、被試験ＬＳＩ３０に与える信号を選択し、
ＳＥＬ２３は、データ／コントロールバス６およびＬＭ
２１出力から、試験の期待値データを選択する。また、
ＳＥＬ２４は、アドレスバス５およびアドレス制御回路
（ＡＣ）２０の出力から、ＦＭ２９のアドレス信号を選
択する。
【００２５】スキャンテストでは、ＳＥＬ２２およびＳ
ＥＬ２３は、ＬＭ２１出力を選択し、ＳＥＬ２４は、ア
ドレス制御回路ＡＣ２０の出力を選択する。
ＥＬ２３は、ＬＭ２１出力を選択し、ＳＥＬ２４は、ア
ドレス制御回路ＡＣ２０の出力を選択する。
【００２６】メモリテストでは、ＳＥＬ２２、ＳＥＬ２
３、ＳＥＬ２４のいずれも、共通部からのバスを選択す
る。
３、ＳＥＬ２４のいずれも、共通部からのバスを選択す
る。
【００２７】これら各セレクタは、被試験ＬＳＩ３０の
ピン仕様により、アドレスピンであれば、アドレスバス
５から、データピン、コントロールピンであれば、デー
タ／コントロールバス６から、ＳＥＬ３（２２）で、関
係ビットを選択する。
ピン仕様により、アドレスピンであれば、アドレスバス
５から、データピン、コントロールピンであれば、デー
タ／コントロールバス６から、ＳＥＬ３（２２）で、関
係ビットを選択する。
【００２８】また、データ出力ピンであれば、ＳＥＬ４
（２３）で、データ／コントロールバス６から、関係ビ
ットを選択し、ＣＯＭＰ２８の出力を結果バス１５に出
力する。
（２３）で、データ／コントロールバス６から、関係ビ
ットを選択し、ＣＯＭＰ２８の出力を結果バス１５に出
力する。
【００２９】ＳＢ１１は、図２に示すように、スキャン
アドレス部１１０、スキャンデータ部１１１、コントロ
ール部１１２から成っている。
アドレス部１１０、スキャンデータ部１１１、コントロ
ール部１１２から成っている。
【００３０】スキャンアドレス部１１０には、被試験Ｌ
ＳＩ３０のスキャンアドレスを格納し、スキャンデータ
部１１１には、被試験ＬＳＩ３０のスキャンインデータ
とスキャンアウトデータの期待値を格納し、コントロー
ル部１１２は、被試験ＬＳＩ３０のコントロール信号を
格納する。
ＳＩ３０のスキャンアドレスを格納し、スキャンデータ
部１１１には、被試験ＬＳＩ３０のスキャンインデータ
とスキャンアウトデータの期待値を格納し、コントロー
ル部１１２は、被試験ＬＳＩ３０のコントロール信号を
格納する。
【００３１】スキャンテストは、ＢＳ２に格納されてい
るデータを、１テストパターンずつＳＢ１１に展開して
テストを行なう。
るデータを、１テストパターンずつＳＢ１１に展開して
テストを行なう。
【００３２】テストパターンは、スキャン手続きとなる
アドレスおよびコントロール情報と、データそのものと
から成っていて、スキャン手続きは複数のパターンに共
通であるため、ＳＢ１１には、一度格納したらスキャン
手続が変わるまで書替えは行なわない。書替えはデータ
についてのみ行ない、テストを行なう。
アドレスおよびコントロール情報と、データそのものと
から成っていて、スキャン手続きは複数のパターンに共
通であるため、ＳＢ１１には、一度格納したらスキャン
手続が変わるまで書替えは行なわない。書替えはデータ
についてのみ行ない、テストを行なう。
【００３３】データの書替えは、ＴＳ４内のアドレス変
換メモリ（ＴＭ）４０１を使用して行なう。ＴＭ４０１
には、被試験ＬＳＩ３０に与えるスキャンアドレスと、
そのアドレスおよびコントロール情報が格納されている
ＳＢ１１のアドレスの変換を行なう為の変換テーブルが
格納される。データは、ＢＳ２内でスキャンアドレスＸ
とデータＤの組合せで表現されていて、そのスキャンア
ドレスＸをＴＭ４０１で、ＳＢ１１のアドレスＹに変換
する。ＴＭ４０１から出力されたアドレスＹにより、Ｓ
Ｂ１１のスキャンデータ部のデータＤを書き込むアドレ
スが示される。
換メモリ（ＴＭ）４０１を使用して行なう。ＴＭ４０１
には、被試験ＬＳＩ３０に与えるスキャンアドレスと、
そのアドレスおよびコントロール情報が格納されている
ＳＢ１１のアドレスの変換を行なう為の変換テーブルが
格納される。データは、ＢＳ２内でスキャンアドレスＸ
とデータＤの組合せで表現されていて、そのスキャンア
ドレスＸをＴＭ４０１で、ＳＢ１１のアドレスＹに変換
する。ＴＭ４０１から出力されたアドレスＹにより、Ｓ
Ｂ１１のスキャンデータ部のデータＤを書き込むアドレ
スが示される。
【００３４】このように、スキャンテストパターンはＳ
Ｂ１１に格納されているため、データについても、前の
パターンに対して変化した部分のみの書替えですむ。
Ｂ１１に格納されているため、データについても、前の
パターンに対して変化した部分のみの書替えですむ。
【００３５】ＳＢ１１とＳＦＭ１２は、同一アドレスで
動作するため、ＳＢ１１内のスキャンアウト期待値に対
するテスト結果を、ＳＦＭ１２に記憶することができ
る。
動作するため、ＳＢ１１内のスキャンアウト期待値に対
するテスト結果を、ＳＦＭ１２に記憶することができ
る。
【００３６】このため、テスト結果がフェイルのＳＦＭ
１２アドレスから、ＴＭ４０１を検索することで、テス
ト結果が期待値と異なるスキャンアドレスが判明する。
これは不良解析を行なう上で非常に有効である。
１２アドレスから、ＴＭ４０１を検索することで、テス
ト結果が期待値と異なるスキャンアドレスが判明する。
これは不良解析を行なう上で非常に有効である。
【００３７】
【発明の効果】本発明によれば、スキャンテストの為の
大容量メモリを各ピン毎に持つ必要がなく、追加したメ
モリ出力を各ピンに接続するためのバスも不要となる。
大容量メモリを各ピン毎に持つ必要がなく、追加したメ
モリ出力を各ピンに接続するためのバスも不要となる。
【００３８】また、データ量の圧縮が可能と成るため、
バッファメモリ容量の低減、データ展開時間の短縮が可
能と成る。
バッファメモリ容量の低減、データ展開時間の短縮が可
能と成る。
【図１】本発明による試験装置の実施例の装置ブロック
図。
図。
【図２】図１に示す実施例のデータ展開方式図。
【図３】従来の試験装置ブロック図。
１…ステーションコントローラ、２…バッファストレー
ジ、３…ＡＬＰＧ、４…テストシーケンサ、１０…アド
レスコントローラ、１１…スキャンバッファ、１２…フ
ェイルメモリ、１３…セレクタ、１４…セレクタ。
ジ、３…ＡＬＰＧ、４…テストシーケンサ、１０…アド
レスコントローラ、１１…スキャンバッファ、１２…フ
ェイルメモリ、１３…セレクタ、１４…セレクタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 12/16 ３３０ Ａ 7629−5Ｂ
Claims (1)
- 【請求項１】メモリテストパターン発生器を持ち、その
出力を各ピンに割り付けてテストを行なう試験装置にお
いて、 スキャン方式のテストデータを格納するテストデータ格
納メモリと、前記パターン発生器および前記テストデー
タ格納メモリの両出力を切り換えて出力する切り替え回
路とを設け、 該切り替え回路は、メモリテスト時は前記メモリテスト
パターン発生器の出力を選択し、スキャンテスト時はテ
ストデータ格納メモリの出力を選択し、 前記メモリテストパターン発生器と各ピン間のバスが前
記メモリテストパターン発生器と前記テストデータ格納
メモリとにより共用されることを特徴とする試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001363A JPH05182494A (ja) | 1992-01-08 | 1992-01-08 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001363A JPH05182494A (ja) | 1992-01-08 | 1992-01-08 | 試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182494A true JPH05182494A (ja) | 1993-07-23 |
Family
ID=11499418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001363A Pending JPH05182494A (ja) | 1992-01-08 | 1992-01-08 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182494A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010068305A (ko) * | 2000-01-04 | 2001-07-23 | 추후보정 | 주변 메모리에 연결된 회로를 시험하기 위한 자기-테스트장치 및 방법 |
| KR100442958B1 (ko) * | 2001-12-10 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컴프레스 입출력 회로 |
| JP2007010605A (ja) * | 2005-07-04 | 2007-01-18 | Advantest Corp | 試験装置、及び試験方法 |
-
1992
- 1992-01-08 JP JP4001363A patent/JPH05182494A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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