JP3091234B2 - パターン発生器 - Google Patents
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Description
【発明の詳細な説明】 技術分野 この発明は、半導体デバイス（例えば半導体集積回
路）をテストするための半導体デバイス試験装置に使用
され、被試験半導体デバイス（一般にDUTと呼ばれる）
に印加すべき所定のパターンのテスト信号、アドレス信
号、或いは論理比較手段に供給される所定のパターンの
期待値信号等を発生するパターン発生器に関する。
路）をテストするための半導体デバイス試験装置に使用
され、被試験半導体デバイス（一般にDUTと呼ばれる）
に印加すべき所定のパターンのテスト信号、アドレス信
号、或いは論理比較手段に供給される所定のパターンの
期待値信号等を発生するパターン発生器に関する。
背景技術 周知のように、半導体デバイスをテストするための半
導体デバイス試験装置（一般にデバイステスタ又はICテ
スタと呼ばれる）には、被試験半導体デバイス（以下、
DUTと称す）に印加すべき所定のパターンのテスト信
号、アドレス信号、制御信号や、論理比較手段に与える
ための所定のパターンの期待値信号等を発生するパター
ン発生器が使用されている。
導体デバイス試験装置（一般にデバイステスタ又はICテ
スタと呼ばれる）には、被試験半導体デバイス（以下、
DUTと称す）に印加すべき所定のパターンのテスト信
号、アドレス信号、制御信号や、論理比較手段に与える
ための所定のパターンの期待値信号等を発生するパター
ン発生器が使用されている。
図９は従来のこの種のパターン発生器の一例の回路構
成を概略的に示すブロック図である。このパターン発生
器は、ベクトル発生制御部（VGC:Vector Generation Co
ntrol）１と、制御テーブルバッファ（CTB:Control Tab
le Buffer）２と、テストパターン格納部（TTB:Truth T
able Buffer）３と、スキャン（走査）パターン発生器
（SCPG:Scan Pattern Generator）４と、プログラマブ
ル・データセレクタ（PDS:Programmable Data Selecto
r）５と、オア（OR）回路６と、フレームプロセッサ（F
P:Frame Processor）７とを含む。テストパターン格納
部３、オア回路６、及びフレームプロセッサ７はそれぞ
れDUT8のピンの数と同数だけ用意されている。
成を概略的に示すブロック図である。このパターン発生
器は、ベクトル発生制御部（VGC:Vector Generation Co
ntrol）１と、制御テーブルバッファ（CTB:Control Tab
le Buffer）２と、テストパターン格納部（TTB:Truth T
able Buffer）３と、スキャン（走査）パターン発生器
（SCPG:Scan Pattern Generator）４と、プログラマブ
ル・データセレクタ（PDS:Programmable Data Selecto
r）５と、オア（OR）回路６と、フレームプロセッサ（F
P:Frame Processor）７とを含む。テストパターン格納
部３、オア回路６、及びフレームプロセッサ７はそれぞ
れDUT8のピンの数と同数だけ用意されている。
ベクトル発生制御部１にはパターンプログラムにおけ
るパターン発生シーケンスを制御する命令が予め格納さ
れており、通常はテストパターン格納部３に格納された
パターンデータのアドレスを発生する。また、スキャン
パターン発生器４等の制御を行なう。なお、テストパタ
ーン格納部３にはパターン発生器から種々のテストパタ
ーンを発生させるために必要なパターンデータが予め格
納されている。
るパターン発生シーケンスを制御する命令が予め格納さ
れており、通常はテストパターン格納部３に格納された
パターンデータのアドレスを発生する。また、スキャン
パターン発生器４等の制御を行なう。なお、テストパタ
ーン格納部３にはパターン発生器から種々のテストパタ
ーンを発生させるために必要なパターンデータが予め格
納されている。
制御テーブルバッファ２にはパターンプログラム中の
制御信号であるマッチ（一致）モードの指定命令やタイ
ミングの切り替え命令が予め格納されている。マッチモ
ードとは、DUT8の出力信号が期待値信号と一致したとき
に、リアルタイムにファンクショナル・テストのテスト
パターン発生シーケンスを変更するモードを言う。
制御信号であるマッチ（一致）モードの指定命令やタイ
ミングの切り替え命令が予め格納されている。マッチモ
ードとは、DUT8の出力信号が期待値信号と一致したとき
に、リアルタイムにファンクショナル・テストのテスト
パターン発生シーケンスを変更するモードを言う。
スキャンパターン発生器４は、LSSD（level sensitiv
e scan design:米国のIBM社によって開発されたスキャ
ン設計技法の１つ）を実現するために必要なスキャン・
パターンを格納し、かつ発生するためのオプションのハ
ードウエアである。スキャン・パターンとは、スキャン
・パス（scan path）テストを受けることができるデバ
イスに付加されているテストピンに印加するパターンの
ことを言い、スキャン・パステストとは、DUT内の論理
回路の全てのフリップフロップをシリーズ（直列）に接
続してシフトレジスタとして動作させることにより、全
てのフリップフロップを等価的に組み合わせ回路にして
テストを簡単化するテスト容易化手法のことを言う。
e scan design:米国のIBM社によって開発されたスキャ
ン設計技法の１つ）を実現するために必要なスキャン・
パターンを格納し、かつ発生するためのオプションのハ
ードウエアである。スキャン・パターンとは、スキャン
・パス（scan path）テストを受けることができるデバ
イスに付加されているテストピンに印加するパターンの
ことを言い、スキャン・パステストとは、DUT内の論理
回路の全てのフリップフロップをシリーズ（直列）に接
続してシフトレジスタとして動作させることにより、全
てのフリップフロップを等価的に組み合わせ回路にして
テストを簡単化するテスト容易化手法のことを言う。
プログラマブル・データセレクタ５は、スキャンパタ
ーン発生器４から発生されるスキャン・パターン或いは
テストパターンを、DUT8の任意のピンに割り当てるため
のハードウエアである。
ーン発生器４から発生されるスキャン・パターン或いは
テストパターンを、DUT8の任意のピンに割り当てるため
のハードウエアである。
フレームプロセッサ７はDUT8の各ピンに印加すべきテ
ストパターンの波形をフレーム単位（１テスト周期の幅
を有する基本単位）で生成するピン信号波形生成部であ
る。従来のフォーマット・コントローラ、タイミング発
生器、論理比較器、キャリブレーションユニットをまと
めたものより構成されている。従来のシェアード・テス
タ（shared tester:タイミング発生器、リファレンス電
圧等の複数のリソースをDUTの各ピンに対して共通に使
用する形式のデバイステスタ）と比較して、DUTの各ピ
ン毎に独立した自由なタイミング信号及び波形を出力す
ることができる。
ストパターンの波形をフレーム単位（１テスト周期の幅
を有する基本単位）で生成するピン信号波形生成部であ
る。従来のフォーマット・コントローラ、タイミング発
生器、論理比較器、キャリブレーションユニットをまと
めたものより構成されている。従来のシェアード・テス
タ（shared tester:タイミング発生器、リファレンス電
圧等の複数のリソースをDUTの各ピンに対して共通に使
用する形式のデバイステスタ）と比較して、DUTの各ピ
ン毎に独立した自由なタイミング信号及び波形を出力す
ることができる。
上記構成の従来のパターン発生器においては、テスト
パターン格納部３、オア回路６、及びフレームプロセッ
サ７をそれぞれDUT8のピン数と同じ数だけ用意し、DUT8
の各ピンに対し１つのテストパターン格納部３、オア回
路６及びフレームプロセッサ７を接続している。即ち、
テストパターン格納部３、オア回路６、及びフレームプ
ロセッサ７がDUT8のそれぞれのピンと１対１の対応関係
で固定接続されている。このため、DUT8に未使用ピンが
あると、この未使用ピンの数に対応する数のテストパタ
ーン格納部３、オア回路６、及びフレームプロセッサ７
が未使用ピンに接続されたままとなる。従って、未使用
ピンが多い場合にはテストパターン格納部３、オア回路
６、及びフレームプロセッサ７のかなりの数を無駄に使
用していることになる。
パターン格納部３、オア回路６、及びフレームプロセッ
サ７をそれぞれDUT8のピン数と同じ数だけ用意し、DUT8
の各ピンに対し１つのテストパターン格納部３、オア回
路６及びフレームプロセッサ７を接続している。即ち、
テストパターン格納部３、オア回路６、及びフレームプ
ロセッサ７がDUT8のそれぞれのピンと１対１の対応関係
で固定接続されている。このため、DUT8に未使用ピンが
あると、この未使用ピンの数に対応する数のテストパタ
ーン格納部３、オア回路６、及びフレームプロセッサ７
が未使用ピンに接続されたままとなる。従って、未使用
ピンが多い場合にはテストパターン格納部３、オア回路
６、及びフレームプロセッサ７のかなりの数を無駄に使
用していることになる。
ところで、DUTが少数のピンしか使用してなく、未使
用ピンが多いときでも、大容量のテストパターンを必要
とする場合がある。上述したように、テストパターン格
納部３には予め種々のテストパターンが格納されている
から、使用できるテストパターン格納部３の数が少ない
と、大容量のテストパターンを発生させることは困難と
なる。
用ピンが多いときでも、大容量のテストパターンを必要
とする場合がある。上述したように、テストパターン格
納部３には予め種々のテストパターンが格納されている
から、使用できるテストパターン格納部３の数が少ない
と、大容量のテストパターンを発生させることは困難と
なる。
このため、上述したように、パターン発生器にスキャ
ンパターン発生器４及びプログラマブル・データセレク
タ５を追加し、スキャンパターン発生器４からDUT8の試
験に適合した大容量のテストパターンを発生させ、プロ
グラマブル・データセレクタ５によってスキャンパター
ン発生器４から出力されるテストパターンをDUT8の任意
のピンに割り当てるようにしている。なお、このスキャ
ンパターン発生器４はスキャン・パステストを実施する
際にも使用されることは言うまでもない。
ンパターン発生器４及びプログラマブル・データセレク
タ５を追加し、スキャンパターン発生器４からDUT8の試
験に適合した大容量のテストパターンを発生させ、プロ
グラマブル・データセレクタ５によってスキャンパター
ン発生器４から出力されるテストパターンをDUT8の任意
のピンに割り当てるようにしている。なお、このスキャ
ンパターン発生器４はスキャン・パステストを実施する
際にも使用されることは言うまでもない。
しかしながら、スキャンパターン発生器４を設けた場
合には、スキャンパターン発生器４が高価であるため、
装置全体が高価になる難点がある。また、スキャンパタ
ーン発生器４からテストパターンを発生させるためのプ
ログラムを作成して格納しなければならず、その上、制
御信号も格納する必要があるので、作業が煩雑となり、
効率が悪いと言う欠点がある。さらに、スキャンパター
ン発生器４からテストパターンを発生させたのでは融通
性に欠けると言う欠点もある。
合には、スキャンパターン発生器４が高価であるため、
装置全体が高価になる難点がある。また、スキャンパタ
ーン発生器４からテストパターンを発生させるためのプ
ログラムを作成して格納しなければならず、その上、制
御信号も格納する必要があるので、作業が煩雑となり、
効率が悪いと言う欠点がある。さらに、スキャンパター
ン発生器４からテストパターンを発生させたのでは融通
性に欠けると言う欠点もある。
発明の開示 この発明の１つの目的は、DUTの未使用ピンに接続さ
れたパターンメモリを利用可能にし、オプションのハー
ドウエアであるスキャンパターン発生器を使用しないで
大容量のテストパターンを発生することができるように
したパターン発生器を提供することである。
れたパターンメモリを利用可能にし、オプションのハー
ドウエアであるスキャンパターン発生器を使用しないで
大容量のテストパターンを発生することができるように
したパターン発生器を提供することである。
この発明の他の目的は、オプションのハードウエアで
あるスキャンパターン発生器を必要としない、低コスト
の、しかも大容量かつ高速のテストパターンを発生する
ことができるパターン発生器を提供することである。
あるスキャンパターン発生器を必要としない、低コスト
の、しかも大容量かつ高速のテストパターンを発生する
ことができるパターン発生器を提供することである。
この発明によれば、パターンアドレスを発生するアド
レス発生手段と、制御信号を発生する制御信号発生手段
と、前記制御信号発生手段からの制御信号に基づいて、
前記アドレス発生手段からのパターンアドレスを、それ
ぞれが複数ビットよりなる少なくとも第１及び第２のア
ドレス信号に変換するアドレス変換手段と、所定のパタ
ーンデータが予め格納されており、前記第１のアドレス
信号が与えられることにより、対応するパターンデータ
を発生するｍ（ｍは被試験半導体デバイスのピン数ｎの
整数倍）個のメモリ手段と、前記第２のアドレス信号が
与えられることにより、予め設定されたシーケンスのデ
ータを発生するｎ個のシーケンスレジスタと、前記シー
ケンスレジスタから出力されるシーケンスデータに応じ
て前記メモリ手段を選択し、選択したメモリ手段のパタ
ーンデータに基づくテストパターンを被試験半導体デバ
イスの対応するピンに印加するｎ個の選択手段とを具備
するパターン発生器が提供され、上記目的は達成され
る。
レス発生手段と、制御信号を発生する制御信号発生手段
と、前記制御信号発生手段からの制御信号に基づいて、
前記アドレス発生手段からのパターンアドレスを、それ
ぞれが複数ビットよりなる少なくとも第１及び第２のア
ドレス信号に変換するアドレス変換手段と、所定のパタ
ーンデータが予め格納されており、前記第１のアドレス
信号が与えられることにより、対応するパターンデータ
を発生するｍ（ｍは被試験半導体デバイスのピン数ｎの
整数倍）個のメモリ手段と、前記第２のアドレス信号が
与えられることにより、予め設定されたシーケンスのデ
ータを発生するｎ個のシーケンスレジスタと、前記シー
ケンスレジスタから出力されるシーケンスデータに応じ
て前記メモリ手段を選択し、選択したメモリ手段のパタ
ーンデータに基づくテストパターンを被試験半導体デバ
イスの対応するピンに印加するｎ個の選択手段とを具備
するパターン発生器が提供され、上記目的は達成され
る。
この発明の第２の実施例においては、前記ｎ個のシー
ケンスレジスタのそれぞれが複数のシーケンスを設定で
きるように構成されており、各シーケンスレジスタに与
えられるアドレス信号に応じてシーケンスの１つが選択
されて前記選択手段に出力される。
ケンスレジスタのそれぞれが複数のシーケンスを設定で
きるように構成されており、各シーケンスレジスタに与
えられるアドレス信号に応じてシーケンスの１つが選択
されて前記選択手段に出力される。
この発明の第３の実施例においては、被試験半導体デ
バイスのスキャン・パターン印加用のピンを除く他のピ
ンに供給する比較的小容量のパターンを発生させるため
のパターンデータが予め格納されたｎ個のパターン格納
手段をさらに含み、スキャン・パターンは前記メモリ手
段によって発生し、スキャン・パターン以外のパターン
は前記パターン格納手段によって発生するように構成さ
れている。
バイスのスキャン・パターン印加用のピンを除く他のピ
ンに供給する比較的小容量のパターンを発生させるため
のパターンデータが予め格納されたｎ個のパターン格納
手段をさらに含み、スキャン・パターンは前記メモリ手
段によって発生し、スキャン・パターン以外のパターン
は前記パターン格納手段によって発生するように構成さ
れている。
好ましい第１の実施例においては、前記ｎ個の選択手
段は、前記シーケンスレジスタから出力されるシーケン
スデータに応じて前記メモリ手段を選択するｎ個のマル
チプレクサと、これらマルチプレクサによって選択した
メモリ手段のパターンデータを被試験半導体デバイスに
印加するのに適合した波形のテストパターンに変換して
被試験半導体デバイスの対応するピンに印加するｎ個の
フレームプロセッサとから構成されている。
段は、前記シーケンスレジスタから出力されるシーケン
スデータに応じて前記メモリ手段を選択するｎ個のマル
チプレクサと、これらマルチプレクサによって選択した
メモリ手段のパターンデータを被試験半導体デバイスに
印加するのに適合した波形のテストパターンに変換して
被試験半導体デバイスの対応するピンに印加するｎ個の
フレームプロセッサとから構成されている。
また、前記アドレス変換手段は、前記第１及び第２の
アドレス信号に加えるに、前記メモリ手段をアクセスす
る第３のアドレス信号を発生し、この第３のアドレス信
号によって被試験半導体デバイスのスキャン・パターン
印加用のピンに供給するスキャン・パターンに対応する
パターンデータを前記メモリ手段から発生させるように
構成されている。
アドレス信号に加えるに、前記メモリ手段をアクセスす
る第３のアドレス信号を発生し、この第３のアドレス信
号によって被試験半導体デバイスのスキャン・パターン
印加用のピンに供給するスキャン・パターンに対応する
パターンデータを前記メモリ手段から発生させるように
構成されている。
さらに、前記アドレス発生手段は、前記メモリ手段の
それぞれに格納されたパターンデータのアドレスを発生
するベクトル発生制御部であり、前記制御信号発生手段
は前記アドレス変換手段を制御するための制御信号を発
生する制御テーブルバッファであり、この制御テーブル
バッファからの制御信号と前記ベクトル発生制御部から
のパターンデータアドレスとによって前記アドレス変換
手段を制御して前記アドレス信号を生成させ、前記メモ
リ手段のそれぞれはメモリブロックであり、前記シーケ
ンスレジスタのそれぞれには、これらメモリブロックの
選択順序が被試験半導体デバイスの各ピン毎に１つのシ
ーケンスとして予め設定されている。
それぞれに格納されたパターンデータのアドレスを発生
するベクトル発生制御部であり、前記制御信号発生手段
は前記アドレス変換手段を制御するための制御信号を発
生する制御テーブルバッファであり、この制御テーブル
バッファからの制御信号と前記ベクトル発生制御部から
のパターンデータアドレスとによって前記アドレス変換
手段を制御して前記アドレス信号を生成させ、前記メモ
リ手段のそれぞれはメモリブロックであり、前記シーケ
ンスレジスタのそれぞれには、これらメモリブロックの
選択順序が被試験半導体デバイスの各ピン毎に１つのシ
ーケンスとして予め設定されている。
この発明の変形実施例においては、前記アドレス変換
手段、前記メモリ手段、前記シーケンスレジスタ及び前
記マルチプレクサより構成された回路が複数組設けら
れ、各組の回路からそれぞれ独立にパターンを発生でき
るように構成されている。
手段、前記メモリ手段、前記シーケンスレジスタ及び前
記マルチプレクサより構成された回路が複数組設けら
れ、各組の回路からそれぞれ独立にパターンを発生でき
るように構成されている。
図面の簡単な説明 図１はこの発明によるパターン発生器の第１の実施例
の概略の構成を示すブロック図である。
の概略の構成を示すブロック図である。
図２は、図１に示すパターン発生器において、DUTの
全てのピンに同容量のメモリブロックを割り当てた場合
のアドレスａによるメモリブロックの選定態様と、シー
ケンスレジスタに設定されたメモリブロック番号の一例
を示す図である。
全てのピンに同容量のメモリブロックを割り当てた場合
のアドレスａによるメモリブロックの選定態様と、シー
ケンスレジスタに設定されたメモリブロック番号の一例
を示す図である。
図３は、図１に示すパターン発生器において、DUTの
一部のピンに同容量のメモリブロックを割り当てた場合
のアドレスａによるメモリブロックの選定態様と、シー
ケンスレジスタに設定されたメモリブロック番号の一例
を示す図である。
一部のピンに同容量のメモリブロックを割り当てた場合
のアドレスａによるメモリブロックの選定態様と、シー
ケンスレジスタに設定されたメモリブロック番号の一例
を示す図である。
図４は、図１に示すパターン発生器において、DUTの
使用ピン数と、ピン毎のパターン容量と、動作周波数と
の関係を示す図である。
使用ピン数と、ピン毎のパターン容量と、動作周波数と
の関係を示す図である。
図５は、図１に示すパターン発生器において、DUTの
スキャン用ピンに大容量のメモリブロックを割り当てた
場合のアドレスａ、ｂによるメモリブロックの選定態様
と、シーケンスレジスタに設定されたメモリブロック番
号の一例を示す図である。
スキャン用ピンに大容量のメモリブロックを割り当てた
場合のアドレスａ、ｂによるメモリブロックの選定態様
と、シーケンスレジスタに設定されたメモリブロック番
号の一例を示す図である。
図６はこの発明によるパターン発生器の第２の実施例
の概略の構成を示すブロック図である。
の概略の構成を示すブロック図である。
図７はこの発明によるパターン発生器の第３の実施例
の概略の構成を示すブロック図である。
の概略の構成を示すブロック図である。
図８は図１に示す第１の実施例を拡張した一変形例の
概略の構成を示すブロック図である。
概略の構成を示すブロック図である。
図９は従来のパターン発生器の一例の概略の構成を示
すブロック図である。
すブロック図である。
発明を実施するための最良の形態 以下、この発明によるパターン発生器の実施例につい
て添付図面を参照して詳細に説明する。なお、説明を簡
明にするために、図１、図６、図７及び図８において、
図９と対応する部分、素子には同じ符号を付けて示し、
必要のない限りそれらの説明を省略する。
て添付図面を参照して詳細に説明する。なお、説明を簡
明にするために、図１、図６、図７及び図８において、
図９と対応する部分、素子には同じ符号を付けて示し、
必要のない限りそれらの説明を省略する。
図１はこの発明によるパターン発生器の第１の実施例
の概略の構成を示すブロック図である。図１に示すパタ
ーン発生器も、パターンデータのアドレス信号PAを発生
するベクトル発生制御部１、制御信号Ｓを発生する制御
テーブルバッファ２、パターンデータを波形に変換する
フレームプロセッサ７を備えている。このフレームプロ
セッサ７はDUT8のピンの数ｎと同数だけ用意されてい
る。
の概略の構成を示すブロック図である。図１に示すパタ
ーン発生器も、パターンデータのアドレス信号PAを発生
するベクトル発生制御部１、制御信号Ｓを発生する制御
テーブルバッファ２、パターンデータを波形に変換する
フレームプロセッサ７を備えている。このフレームプロ
セッサ７はDUT8のピンの数ｎと同数だけ用意されてい
る。
この発明においては、さらに、パターンデータを格納
するｍ個（ｍはｎの整数倍の数）のメモリブロック10
と、これらｍ個のメモリブロック10のアクセス順序を制
御する、DUT8のピンの数ｎと同数の、シーケンスレジス
タ11と、ｍ個のメモリブロック10のうちの特定の１つを
選択する、DUT8のピンの数ｎと同数の、マルチプレクサ
（MUX）12と、パターンデータのアドレス信号PAを、制
御テーブルバッファ２からの制御信号Ｓに基づいて、ｍ
個のメモリブロック10のアドレスに変換するアドレス変
換器９とを含む。従って、シーケンスレジスタ11とマル
チプレクサ12はDUT8のそれぞれのピンと１対１の対応関
係にある。
するｍ個（ｍはｎの整数倍の数）のメモリブロック10
と、これらｍ個のメモリブロック10のアクセス順序を制
御する、DUT8のピンの数ｎと同数の、シーケンスレジス
タ11と、ｍ個のメモリブロック10のうちの特定の１つを
選択する、DUT8のピンの数ｎと同数の、マルチプレクサ
（MUX）12と、パターンデータのアドレス信号PAを、制
御テーブルバッファ２からの制御信号Ｓに基づいて、ｍ
個のメモリブロック10のアドレスに変換するアドレス変
換器９とを含む。従って、シーケンスレジスタ11とマル
チプレクサ12はDUT8のそれぞれのピンと１対１の対応関
係にある。
ベクトル発生制御部１から出力されたパターンデータ
のアドレス信号PAと制御テーブルバッファ２から出力さ
れた制御信号Ｓはそれぞれ、アドレス変換器９により、
上位ｐビットのアドレスａ、アドレスｂ、及び下位ｑビ
ットのアドレスｃに変換される。ここでｐはメモリブロ
ック10の１個のアドレス幅であり、ｑはシーケンスレジ
スタ11の１個の容量をアクセスし得るビット幅である。
のアドレス信号PAと制御テーブルバッファ２から出力さ
れた制御信号Ｓはそれぞれ、アドレス変換器９により、
上位ｐビットのアドレスａ、アドレスｂ、及び下位ｑビ
ットのアドレスｃに変換される。ここでｐはメモリブロ
ック10の１個のアドレス幅であり、ｑはシーケンスレジ
スタ11の１個の容量をアクセスし得るビット幅である。
アドレスａは、メモリブロック10のうちの上記従来技
術で述べたスキャン・パターン発生のために割り当てら
れたメモリブロック以外のメモリブロックをアクセスす
るためのものであり、パターンデータアドレス信号PAの
上位アドレスである。
術で述べたスキャン・パターン発生のために割り当てら
れたメモリブロック以外のメモリブロックをアクセスす
るためのものであり、パターンデータアドレス信号PAの
上位アドレスである。
アドレスｂは、スキャン・パターン発生のために割り
当てられたメモリブロックをアクセスするためのもので
あり、制御テーブルバッファ２で発生された、次のスキ
ャン・パターンを発生させるための制御信号によりイン
クリメントされる。
当てられたメモリブロックをアクセスするためのもので
あり、制御テーブルバッファ２で発生された、次のスキ
ャン・パターンを発生させるための制御信号によりイン
クリメントされる。
アドレスｃはシーケンスレジスタ11をアクセスするた
めのものであり、パターンデータアドレス信号PAの下位
アドレスである。
めのものであり、パターンデータアドレス信号PAの下位
アドレスである。
ｍ個のメモリブロック10にはそれぞれ、テストパター
ン、スキャン・パターン等のパターンを発生させるため
のパターンデータが格納されており、アドレスａが与え
られることにより格納されたパターンデータが読み出さ
れる。
ン、スキャン・パターン等のパターンを発生させるため
のパターンデータが格納されており、アドレスａが与え
られることにより格納されたパターンデータが読み出さ
れる。
上述したようにシーケンスレジスタ11はDUT8のピンの
数ｎと同数のｎ個（１、２、・・・、ｎ）設けられてお
り、図２、図３、及び図５に示すように、それぞれのシ
ーケンスレジスタには、DUT8の各ピン毎に、この実施例
では選択するメモリブロック10の番号１、２、・・・、
ｍが１つのシーケンスとして格納されている。これら格
納データはアドレスｃが与えられることによってそれぞ
れのシーケンスレジスタから読み出される。この実施例
ではｎ個のシーケンスレジスタ11のそれぞれは０から７
までの８つのデータよりなる１つのシーケンスを格納で
きるように構成されている。従って、アドレスｃは各シ
ーケンスレジスタに格納された８つのデータを読み出す
ことができるビット幅ｑを有している。
数ｎと同数のｎ個（１、２、・・・、ｎ）設けられてお
り、図２、図３、及び図５に示すように、それぞれのシ
ーケンスレジスタには、DUT8の各ピン毎に、この実施例
では選択するメモリブロック10の番号１、２、・・・、
ｍが１つのシーケンスとして格納されている。これら格
納データはアドレスｃが与えられることによってそれぞ
れのシーケンスレジスタから読み出される。この実施例
ではｎ個のシーケンスレジスタ11のそれぞれは０から７
までの８つのデータよりなる１つのシーケンスを格納で
きるように構成されている。従って、アドレスｃは各シ
ーケンスレジスタに格納された８つのデータを読み出す
ことができるビット幅ｑを有している。
DUT8のピンの数ｎと同数のｎ個（１、２、・・・、
ｎ）のマルチプレクサ12は対応するシーケンスレジスタ
から読み出されたシーケンスデータに応じてｍ個のメモ
リブロック10から特定されたメモリブロックを選択し、
この選択したメモリブロックから出力されるパターンデ
ータを対応するフレームプロセッサに供給する。ｎ個
（１、２、・・・、ｎ）のフレームプロセッサ７はそれ
ぞれ、供給されたパターンデータをDUT8のピンに印加す
る波形に変換し、DUT8の対応するピンに与える。
ｎ）のマルチプレクサ12は対応するシーケンスレジスタ
から読み出されたシーケンスデータに応じてｍ個のメモ
リブロック10から特定されたメモリブロックを選択し、
この選択したメモリブロックから出力されるパターンデ
ータを対応するフレームプロセッサに供給する。ｎ個
（１、２、・・・、ｎ）のフレームプロセッサ７はそれ
ぞれ、供給されたパターンデータをDUT8のピンに印加す
る波形に変換し、DUT8の対応するピンに与える。
図２はDUT8のすべてのピン１、２、・・・、ｎに同じ
容量のメモリブロックを割り当てた場合のアドレスａに
よるメモリブロック10の選定態様と、シーケンスレジス
タ11に設定されたメモリブロック番号の一例を、DUT8の
各ピン１、２、・・・、ｎと対応させて示すものであ
る。この例はメモリブロックの数ｍをDUT8のピン数ｎの
２倍に設定した場合、即ち、ｍ＝2nの場合の動作例であ
る。
容量のメモリブロックを割り当てた場合のアドレスａに
よるメモリブロック10の選定態様と、シーケンスレジス
タ11に設定されたメモリブロック番号の一例を、DUT8の
各ピン１、２、・・・、ｎと対応させて示すものであ
る。この例はメモリブロックの数ｍをDUT8のピン数ｎの
２倍に設定した場合、即ち、ｍ＝2nの場合の動作例であ
る。
メモリブロック10はDUT8のピン数の２倍あるから、１
ピン当たり２つのメモリブロックを割り当てる。ピン１
に対してはメモリブロック１と２を、ピン２に対しては
メモリブロック３と４を、ピン３に対してはメモリブロ
ック５と６を、以下同様にして各ピンに２つのメモリブ
ロックを順次に割り当てる。シーケンスレジスタ11は、
ピン１に対しては順序１に対応する位置０でメモリブロ
ック１、順序２に対応する位置１でメモリブロック２、
順序３に対応する位置２でメモリブロック１、順序４に
対応する位置３でメモリブロック２、以下メモリブロッ
ク１と２を順次のシーケンス位置（４〜７）で選択する
ようにメモリブロック番号が格納される。残りのピンに
対しても同様である。
ピン当たり２つのメモリブロックを割り当てる。ピン１
に対してはメモリブロック１と２を、ピン２に対しては
メモリブロック３と４を、ピン３に対してはメモリブロ
ック５と６を、以下同様にして各ピンに２つのメモリブ
ロックを順次に割り当てる。シーケンスレジスタ11は、
ピン１に対しては順序１に対応する位置０でメモリブロ
ック１、順序２に対応する位置１でメモリブロック２、
順序３に対応する位置２でメモリブロック１、順序４に
対応する位置３でメモリブロック２、以下メモリブロッ
ク１と２を順次のシーケンス位置（４〜７）で選択する
ようにメモリブロック番号が格納される。残りのピンに
対しても同様である。
各メモリブロックの容量は同じであるから、１つのメ
モリブロックの容量をｓ（MW）、最大動作周波数をｆ
（MHz）とすると、図２の場合にはデバイステスタのパ
ターン容量は2s（MW）、最大動作周波数は2f（MHz）と
なる。
モリブロックの容量をｓ（MW）、最大動作周波数をｆ
（MHz）とすると、図２の場合にはデバイステスタのパ
ターン容量は2s（MW）、最大動作周波数は2f（MHz）と
なる。
図３は、DUT8の一部のピン、この例では半数のピンに
同容量のメモリブロックを割り当てた場合のアドレスａ
によるメモリブロック10の選定態様と、シーケンスレジ
スタ11に設定されたメモリブロック番号の一例を、DUT8
の各ピン１、２、・・・、ｎと対応させて示すものであ
る。この例でもメモリブロックの数ｍはDUT8のピン数ｎ
の２倍に設定されている。
同容量のメモリブロックを割り当てた場合のアドレスａ
によるメモリブロック10の選定態様と、シーケンスレジ
スタ11に設定されたメモリブロック番号の一例を、DUT8
の各ピン１、２、・・・、ｎと対応させて示すものであ
る。この例でもメモリブロックの数ｍはDUT8のピン数ｎ
の２倍に設定されている。
メモリブロック10はDUT8のピン数の２倍あるから、半
数のピンを使用する場合には１ピン当たり４つのメモリ
ブロックを割り当てることになる。図３ではピン１、
２、７、８は不使用状態にあり、ピン３、４、５、６が
使用されているものと仮定している。また、不使用状態
のピン１、２に対してはメモリブロック10及びシーケン
スレジスタ11共に固定値「０」（Fix‘0'又は‘0'）が
格納され、不使用状態のピン７、８に対してはメモリブ
ロック10及びシーケンスレジスタ11共に固定値「１」
（Fix‘1'又は‘1'）が格納されている。メモリブロッ
クに格納されたこれら固定値「０」及び固定値「１」は
アドレスａが与えられないので読み出されない。
数のピンを使用する場合には１ピン当たり４つのメモリ
ブロックを割り当てることになる。図３ではピン１、
２、７、８は不使用状態にあり、ピン３、４、５、６が
使用されているものと仮定している。また、不使用状態
のピン１、２に対してはメモリブロック10及びシーケン
スレジスタ11共に固定値「０」（Fix‘0'又は‘0'）が
格納され、不使用状態のピン７、８に対してはメモリブ
ロック10及びシーケンスレジスタ11共に固定値「１」
（Fix‘1'又は‘1'）が格納されている。メモリブロッ
クに格納されたこれら固定値「０」及び固定値「１」は
アドレスａが与えられないので読み出されない。
一方、使用されているピン３に対してはメモリブロッ
ク１、２、３、４を、ピン４に対してはメモリブロック
５、６、７、８を、ピン５に対してはメモリブロック
９、10、11、12を、ピン６に対してはメモリブロック1
3、14、15、16を、以下同様にして各ピンに４つのメモ
リブロックを順次に割り当てる。シーケンスレジスタ11
は、ピン３に対しては位置０でメモリブロック１、位置
１でメモリブロック２、位置２でメモリブロック３、位
置３でメモリブロック４、以下同じ順序でメモリブロッ
ク１、２、３、４を順次の位置で選択するようにメモリ
ブロック番号が格納される。残りのピンに対しても同様
である。
ク１、２、３、４を、ピン４に対してはメモリブロック
５、６、７、８を、ピン５に対してはメモリブロック
９、10、11、12を、ピン６に対してはメモリブロック1
3、14、15、16を、以下同様にして各ピンに４つのメモ
リブロックを順次に割り当てる。シーケンスレジスタ11
は、ピン３に対しては位置０でメモリブロック１、位置
１でメモリブロック２、位置２でメモリブロック３、位
置３でメモリブロック４、以下同じ順序でメモリブロッ
ク１、２、３、４を順次の位置で選択するようにメモリ
ブロック番号が格納される。残りのピンに対しても同様
である。
各メモリブロックの容量は同じであるから、１つのメ
モリブロックの容量をｓ（MW）、最大動作周波数をｆ
（MHz）とすると、図３の場合にはデバイステスタのパ
ターン容量は4s（MW）、最大動作周波数は4f（MHz）と
なる。
モリブロックの容量をｓ（MW）、最大動作周波数をｆ
（MHz）とすると、図３の場合にはデバイステスタのパ
ターン容量は4s（MW）、最大動作周波数は4f（MHz）と
なる。
使用ピン数が1/4、1/8、1/16、1/32、1/64の場合とデ
バイステスタのパターン容量、最大動作周波数の対応関
係を、上記図２及び図３に示した対応関係と共に、図４
に示す（Fullは全てのピンを使用する場合）。この図か
ら使用するピン数が少なくなる程、デバイステスタのパ
ターン容量、最大動作周波数は大きくなることが明確に
分かる。
バイステスタのパターン容量、最大動作周波数の対応関
係を、上記図２及び図３に示した対応関係と共に、図４
に示す（Fullは全てのピンを使用する場合）。この図か
ら使用するピン数が少なくなる程、デバイステスタのパ
ターン容量、最大動作周波数は大きくなることが明確に
分かる。
次に、DUT8のスキャン・パターンが印加されるテスト
ピンに大容量のメモリを割り当てる場合について図５を
参照して説明する。
ピンに大容量のメモリを割り当てる場合について図５を
参照して説明する。
図５はDUT8のスキャン・パターンが印加されるテスト
ピン、例えばピン５、に８つのメモリブロックを割り当
て、テストピン以外の他のピンに１つのメモリブロック
を割り当てた場合のアドレスａ、ｂによるメモリブロッ
クの選定態様と、シーケンスレジスタに設定されたメモ
リブロック番号の一例を、DUT8の各ピン１、２、・・
・、ｎと対応させて示すものである。この例でもメモリ
ブロックの数ｍはDUT8のピン数ｎの２倍に設定されてい
る。
ピン、例えばピン５、に８つのメモリブロックを割り当
て、テストピン以外の他のピンに１つのメモリブロック
を割り当てた場合のアドレスａ、ｂによるメモリブロッ
クの選定態様と、シーケンスレジスタに設定されたメモ
リブロック番号の一例を、DUT8の各ピン１、２、・・
・、ｎと対応させて示すものである。この例でもメモリ
ブロックの数ｍはDUT8のピン数ｎの２倍に設定されてい
る。
ピン１に対してはメモリブロック１を、ピン２に対し
てはメモリブロック２を、ピン３に対してはメモリブロ
ック３を、ピン４に対してはメモリブロック４を、ピン
５に対してはメモリブロック５、６、・・・、12の８つ
を、ピン６に対してはメモリブロック13を、以下同様に
してピン７以降の各ピンに１つのメモリブロックを順次
に割り当てる。
てはメモリブロック２を、ピン３に対してはメモリブロ
ック３を、ピン４に対してはメモリブロック４を、ピン
５に対してはメモリブロック５、６、・・・、12の８つ
を、ピン６に対してはメモリブロック13を、以下同様に
してピン７以降の各ピンに１つのメモリブロックを順次
に割り当てる。
シーケンスレジスタ11は、ピン１に対してはシーケン
スの各位置０〜７でメモリブロック１、ピン２に対して
は各位置０〜７でメモリブロック２、ピン３に対しては
各位置０〜７でメモリブロック３、ピン４に対しては各
位置０〜７でメモリブロック４、ピン５に対しては位置
０でメモリブロック５、位置１でメモリブロック６、位
置２でメモリブロック７、位置３でメモリブロック８、
以下順次の位置４〜７でメモリブロック９〜12を選択す
るようにメモリブロック番号が格納される。ピン６以降
の残りのピンに対してはピン１〜ピン４と同様である。
スの各位置０〜７でメモリブロック１、ピン２に対して
は各位置０〜７でメモリブロック２、ピン３に対しては
各位置０〜７でメモリブロック３、ピン４に対しては各
位置０〜７でメモリブロック４、ピン５に対しては位置
０でメモリブロック５、位置１でメモリブロック６、位
置２でメモリブロック７、位置３でメモリブロック８、
以下順次の位置４〜７でメモリブロック９〜12を選択す
るようにメモリブロック番号が格納される。ピン６以降
の残りのピンに対してはピン１〜ピン４と同様である。
各メモリブロックの容量は同じであるから、１つのメ
モリブロックの容量をｓ（MW）、最大動作周波数をｆ
（MHz）とすると、図５の場合にはスキャン・パステス
ト場合のパターン容量は8s（MW）、スキャン・パステス
ト以外のパターン容量はｓ（MW）、最大動作周波数はｆ
（MHz）となる。
モリブロックの容量をｓ（MW）、最大動作周波数をｆ
（MHz）とすると、図５の場合にはスキャン・パステス
ト場合のパターン容量は8s（MW）、スキャン・パステス
ト以外のパターン容量はｓ（MW）、最大動作周波数はｆ
（MHz）となる。
このように、この発明によれば、DUT8の使用するピン
に応じてデバイステスタのパターン容量、最高動作周波
数を変えることができるので、デバイステスタの持つリ
ソースを無駄なく利用することができる。また、メモリ
ブロックの数ｍがDUT8のピン数ｎの整数倍に設定されて
いるから、大容量のテストパターンを容易に、かつ高速
で発生することができるし、また、マルチプレクサ12に
よってパターンデータを変えずにDUT8のピンを切り換え
ることができるので、１つのパターンデータでピン配置
のみ異なるDUTを測定でき、融通性がある。さらに、ス
キャン・パターン発生器及びプログラマブルデータセレ
クタを必要としないでスキャン・パステストを行なうこ
とができる。
に応じてデバイステスタのパターン容量、最高動作周波
数を変えることができるので、デバイステスタの持つリ
ソースを無駄なく利用することができる。また、メモリ
ブロックの数ｍがDUT8のピン数ｎの整数倍に設定されて
いるから、大容量のテストパターンを容易に、かつ高速
で発生することができるし、また、マルチプレクサ12に
よってパターンデータを変えずにDUT8のピンを切り換え
ることができるので、１つのパターンデータでピン配置
のみ異なるDUTを測定でき、融通性がある。さらに、ス
キャン・パターン発生器及びプログラマブルデータセレ
クタを必要としないでスキャン・パステストを行なうこ
とができる。
図６はこの発明によるパターン発生器の第２の実施例
の概略の構成を示すブロック図である。この実施例では
シーケンスレジスタ11を複数のシーケンス（図示の例で
は３つのシーケンス）を持つように拡張したもので、同
じく拡張されたアドレスｃによって各シーケンスレジス
タの複数のシーケンスを切り替えて使用できるように構
成したものである。従って、この実施例ではデバイステ
スタの融通性がさらに増大することになる。なお、他の
構成は図１に示した第１の実施例と同じであるので、そ
れらの説明は省略する。
の概略の構成を示すブロック図である。この実施例では
シーケンスレジスタ11を複数のシーケンス（図示の例で
は３つのシーケンス）を持つように拡張したもので、同
じく拡張されたアドレスｃによって各シーケンスレジス
タの複数のシーケンスを切り替えて使用できるように構
成したものである。従って、この実施例ではデバイステ
スタの融通性がさらに増大することになる。なお、他の
構成は図１に示した第１の実施例と同じであるので、そ
れらの説明は省略する。
図７はこの発明によるパターン発生器の第３の実施例
の概略の構成を示すブロック図である。この実施例で
は、スキャン・パターン印加用のDUT8のテストピン以外
のピンに出力する小容量のパターンデータを格納するた
めのｎ個（１、２、・・・、ｎ）のパターンレジスタ13
を追加し、スキャン・パターンはメモリブロック10によ
って発生し、スキャン・パターン以外のパターンはこの
パターンレジスタ13によって発生できるように構成した
ものである。勿論、メモリブロック10によってスキャン
・パターン以外のパターンを発生してもよい。
の概略の構成を示すブロック図である。この実施例で
は、スキャン・パターン印加用のDUT8のテストピン以外
のピンに出力する小容量のパターンデータを格納するた
めのｎ個（１、２、・・・、ｎ）のパターンレジスタ13
を追加し、スキャン・パターンはメモリブロック10によ
って発生し、スキャン・パターン以外のパターンはこの
パターンレジスタ13によって発生できるように構成した
ものである。勿論、メモリブロック10によってスキャン
・パターン以外のパターンを発生してもよい。
パターンレジスタ13は１つのパターンレジスタのアド
レス幅を有するアドレス信号ａ′によってアクセスされ
る。なお、他の構成は図１に示した第１の実施例と同じ
であるので、それらの説明は省略する。
レス幅を有するアドレス信号ａ′によってアクセスされ
る。なお、他の構成は図１に示した第１の実施例と同じ
であるので、それらの説明は省略する。
図８は図１に示す第１の実施例を拡張した一変形例の
概略の構成を示すブロック図である。この変形例では、
図１に示したアドレス変換器９、メモリブロック10、シ
ーケンスレジスタ11及びマルチプレクサ12より構成され
た回路を複数組設け、各組の回路ごとにそれぞれ独立に
パターンを設定できるようにしたものである。これによ
ってそれぞれの組の回路から互いに異なるパターンを発
生することが可能となり、種々のタイプのDUTのテスト
を行なうことができる。なお、他の構成は図１に示した
第１の実施例と同じであるので、それらの説明は省略す
る。
概略の構成を示すブロック図である。この変形例では、
図１に示したアドレス変換器９、メモリブロック10、シ
ーケンスレジスタ11及びマルチプレクサ12より構成され
た回路を複数組設け、各組の回路ごとにそれぞれ独立に
パターンを設定できるようにしたものである。これによ
ってそれぞれの組の回路から互いに異なるパターンを発
生することが可能となり、種々のタイプのDUTのテスト
を行なうことができる。なお、他の構成は図１に示した
第１の実施例と同じであるので、それらの説明は省略す
る。
さらに、図６、図７及び図８に示した構成を適当に組
み合わせてもよい。例えば、図６の構成において、アド
レス変換器９、メモリブロック10、シーケンスレジスタ
11及びマルチプレクサ12よりなる回路を複数組設け、各
組の回路ごとにそれぞれ独立にパターンを設定できるよ
うにしてもよいし、図７の構成において、アドレス変換
器９、メモリブロック10、シーケンスレジスタ11、マル
チプレクサ12及びパターンレジスタよりなる回路を複数
組設け、各組の回路ごとにそれぞれ独立にパターンを設
定できるようにしてもよい。また、図６と図７の構成を
組み合わせてもよい。
み合わせてもよい。例えば、図６の構成において、アド
レス変換器９、メモリブロック10、シーケンスレジスタ
11及びマルチプレクサ12よりなる回路を複数組設け、各
組の回路ごとにそれぞれ独立にパターンを設定できるよ
うにしてもよいし、図７の構成において、アドレス変換
器９、メモリブロック10、シーケンスレジスタ11、マル
チプレクサ12及びパターンレジスタよりなる回路を複数
組設け、各組の回路ごとにそれぞれ独立にパターンを設
定できるようにしてもよい。また、図６と図７の構成を
組み合わせてもよい。
以上の説明で明白なように、この発明によれば、DUT
のピン数と同数のシーケンスレジスタを設け、パターン
データを格納したメモリブロックのアクセス順序を制御
するシーケンスをこれらシーケンスレジスタに設定し、
これらシーケンスレジスタから出力される所定のシーケ
ンスのデータによってメモリブロックを選択してDUTの
ピンにテストパターンを印加するようにしたので、、従
来技術において問題となっていたDUTの未使用ピンに接
続されたメモリブロックをも利用することができる。
のピン数と同数のシーケンスレジスタを設け、パターン
データを格納したメモリブロックのアクセス順序を制御
するシーケンスをこれらシーケンスレジスタに設定し、
これらシーケンスレジスタから出力される所定のシーケ
ンスのデータによってメモリブロックを選択してDUTの
ピンにテストパターンを印加するようにしたので、、従
来技術において問題となっていたDUTの未使用ピンに接
続されたメモリブロックをも利用することができる。
従って、高価なスキャン・パターン発生器及びプログ
ラマブルデータセレクタを設ける必要がないので、デバ
イス試験装置全体のコストを低減することができる。ま
た、DUTの任意のピンに、任意の順番で、任意のメモリ
ブロックからのテストパターンを印加することが可能と
なるので、融通性が増大する。例えば、マルチプレクサ
によってパターンデータを変えずにDUTのピンを切り換
えることができるので、１つのパターンデータでピン配
置のみ異なるDUTを測定することができる。
ラマブルデータセレクタを設ける必要がないので、デバ
イス試験装置全体のコストを低減することができる。ま
た、DUTの任意のピンに、任意の順番で、任意のメモリ
ブロックからのテストパターンを印加することが可能と
なるので、融通性が増大する。例えば、マルチプレクサ
によってパターンデータを変えずにDUTのピンを切り換
えることができるので、１つのパターンデータでピン配
置のみ異なるDUTを測定することができる。
さらに、テストするDUTのタイプに応じてデバイス試
験装置のパターン容量、最高動作周波数を変えることが
できるので、デバイス試験装置の持つリソースを無駄な
く利用でき、かつ大容量のパターンを高速で発生させる
ことができるという利点もある。
験装置のパターン容量、最高動作周波数を変えることが
できるので、デバイス試験装置の持つリソースを無駄な
く利用でき、かつ大容量のパターンを高速で発生させる
ことができるという利点もある。
Claims (8)
- 【請求項１】パターンアドレスを発生するアドレス発生
手段（VGC）と、 制御信号を発生する制御信号発生手段（CTB）と、 前記制御信号発生手段からの制御信号に基づいて、前記
アドレス発生手段からのパターンアドレスを、それぞれ
が複数ビットよりなる少なくとも第１及び第２のアドレ
ス信号に変換するアドレス変換手段と、 所定のパターンデータが予め格納されており、前記第１
のアドレス信号が与えられることにより、対応するパタ
ーンデータを発生するｍ（ｍは被試験半導体デバイスの
ピン数ｎの整数倍）個のメモリ手段と、 前記第２のアドレス信号が与えられることにより、予め
設定されたシーケンスのデータを発生するｎ個のシーケ
ンスレジスタと、 前記シーケンスレジスタから出力されるシーケンスデー
タに応じて前記メモリ手段を選択し、選択したメモリ手
段のパターンデータに基づくテストパターンを被試験半
導体デバイスの対応するピンに印加するｎ個の選択手段 とを具備することを特徴とするパターン発生器。 - 【請求項２】前記ｎ個のシーケンスレジスタのそれぞれ
が複数のシーケンスを設定できるように構成されてお
り、各シーケンスレジスタに与えられるアドレス信号に
応じてシーケンスの１つが選択されて前記選択手段に出
力されることを特徴とする請求の範囲第１項に記載のパ
ターン発生器。 - 【請求項３】被試験半導体デバイスのスキャン・パター
ン印加用のピンを除く他のピンに供給する比較的小容量
のパターンを発生させるためのパターンデータが予め格
納されたｎ個のパターン格納手段をさらに含み、スキャ
ン・パターンは前記メモリ手段によって発生し、スキャ
ン・パターン以外のパターンは前記パターン格納手段に
よって発生するようにしたことを特徴とする請求の範囲
第１項に記載のパターン発生器。 - 【請求項４】前記ｎ個の選択手段は、前記シーケンスレ
ジスタから出力されるシーケンスデータに応じて前記メ
モリ手段を選択するｎ個のマルチプレクサと、これらマ
ルチプレクサによって選択したメモリ手段のパターンデ
ータを被試験半導体デバイスに印加するのに適合した波
形のテストパターンに変換して被試験半導体デバイスの
対応するピンに印加するｎ個のフレームプロセッサとか
ら構成されていることを特徴とする請求の範囲第１項に
記載のパターン発生器。 - 【請求項５】前記アドレス変換手段は、前記第１及び第
２のアドレス信号に加えるに、前記メモリ手段をアクセ
スする第３のアドレス信号を発生し、この第３のアドレ
ス信号によって被試験半導体デバイスのスキャン・パタ
ーン印加用のピンに供給するスキャン・パターンに対応
するパターンデータを前記メモリ手段から発生させるよ
うにしたことを特徴とする請求の範囲第１項に記載のパ
ターン発生器。 - 【請求項６】前記アドレス発生手段は、前記メモリ手段
のそれぞれに格納されたパターンデータのアドレスを発
生するベクトル発生制御部であり、前記制御信号発生手
段は前記アドレス変換手段を制御するための制御信号を
発生する制御テーブルバッファであり、この制御テーブ
ルバッファからの制御信号と前記ベクトル発生制御部か
らのパターンデータアドレスとによって前記アドレス変
換手段を制御して前記アドレス信号を生成させ、前記メ
モリ手段のそれぞれはメモリブロックであり、前記シー
ケンスレジスタのそれぞれには、これらメモリブロック
の選択順序が被試験半導体デバイスの各ピン毎に１つの
シーケンスとして予め設定されていることを特徴とする
請求の範囲第１項に記載のパターン発生器。 - 【請求項７】前記アドレス発生手段は、前記メモリ手段
のそれぞれに格納されたパターンデータのアドレスを発
生するベクトル発生制御部であり、前記制御信号発生手
段は前記アドレス変換手段を制御するための制御信号を
発生する制御テーブルバッファであり、この制御テーブ
ルバッファからの制御信号と前記ベクトル発生制御部か
らのパターンデータアドレスとによって前記アドレス変
換手段を制御して前記アドレス信号を生成させ、前記メ
モリ手段のそれぞれはメモリブロックであり、前記シー
ケンスレジスタのそれぞれには、これらメモリブロック
の選択順序が被試験半導体デバイスの各ピン毎に１つの
シーケンスとして予め設定されており、前記ｎ個の選択
手段は、前記ｎ個のシーケンスレジスタから出力される
シーケンスデータに応じて前記メモリ手段を選択するｎ
個のマルチプレクサと、これらマルチプレクサによって
選択したメモリ手段のパターンデータを被試験半導体デ
バイスに印加するのに適合した波形のテストパターンに
変換して被試験半導体デバイスの対応するピンに印加す
るｎ個のフレームプロセッサとから構成されていること
を特徴とする請求の範囲第１項に記載のパターン発生
器。 - 【請求項８】前記アドレス変換手段、前記メモリ手段、
前記シーケンスレジスタ及び前記マルチプレクサより構
成された回路を複数組設け、各組の回路からそれぞれ独
立にパターンを発生できるように構成したことを特徴と
する請求の範囲第４項に記載のパターン発生器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31924996 | 1996-11-29 | ||
| JP8-319249 | 1996-11-29 | ||
| PCT/JP1997/004367 WO1998023968A1 (fr) | 1996-11-29 | 1997-11-28 | Generateur de configuration |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3091234B2 true JP3091234B2 (ja) | 2000-09-25 |
Family
ID=18108088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10524534A Expired - Fee Related JP3091234B2 (ja) | 1996-11-29 | 1997-11-28 | パターン発生器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6249533B1 (ja) |
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