JP2002022811A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】大容量の試験パターン発生装置を備える半導体
試験装置において、試験パターン発生用のメモリ容量を
低減可能とする半導体試験装置を提供する。 【解決手段】メモリ装置内に格納されている試験パター
ンの中で、同一の試験パターン若しくは同一の試験パタ
ーン群を所定に削除して、必要な試験パターン数に削減
圧縮して格納する圧縮メモリ装置を具備し、プログラム
カウンタＰＣから供給される所定ビット長のＰＣアドレ
ス信号を受けて、圧縮メモリ装置へ格納された試験パタ
ーンのメモリ上の配置に対応するように、ＰＣアドレス
信号を所定に圧縮変換し、圧縮変換した圧縮アドレス信
号を圧縮メモリ装置へ供給するアドレス圧縮変換手段を
具備する半導体試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、大容量の試験パ
ターン発生装置を備える半導体試験装置に関する。特
に、被試験デバイス（ＤＵＴ）の出力ピン数が多いデバ
イスに対応して備える、試験パターンとなる期待値デー
タ発生用のメモリ容量を低減可能とする半導体試験装置
に関する。

【０００２】

【従来の技術】従来技術について、図１と図２と図３と
を参照して以下に説明する。尚、半導体試験装置は公知
であり技術的に良く知られている為、本願に係る要部を
除き、その他の信号や構成要素、及びその詳細説明につ
いては省略する。

【０００３】ここで、ＤＵＴは出力ピン数が多いデバイ
スであるものと仮定する。具体数値例として、出力ピン
数が５００ピン数と多いデバイスとする。また、ＤＣへ
供給する期待値データＥＸＰ２は、１チャンネル当たり
２ビットを使用する場合と仮定すると、ＰＧが発生する
期待値データＥＸＰ２のビット幅は、５００×２＝１０
００ビット幅となる。

【０００４】図１は半導体試験装置の概念構成図であ
る。この要部構成はパターン発生器ＰＧと、タイミング
発生器ＴＧと、波形整形器ＦＣと、ドライバＤＲと、コ
ンパレータＣＰと、論理比較器ＤＣとを備える。これら
構成要素は半導体試験装置が備える通常の要素であり、
公知であるからして説明を省略する。

【０００５】ＰＧは、少なくともＤＵＴの入力ピン数に
対応するテスタチャンネル数の試験パターンＰＡＴをＦ
Ｃへ供給し、ＦＣで所定の波形とタイミングに整形した
後、ドライバＤＲで所定の振幅にしてＤＵＴの入力ピン
へ印加される。ＤＵＴの出力ピンから出力される応答信
号はコンパレータＣＰでハイ／ロウの２系統の論理信号
Ｄｈｉ、Ｄｌｏｗに変換された後、ＤＣでストローブ信
号ＳＴＢ３により所定のタイミングでサンプリングさ
れ、このサンプリング信号を、ＰＧから発生する対応す
るチャンネルの期待値データＥＸＰ２により、各々所定
に良否判定された後、フェイル情報ＦＬとして出力され
る。

【０００６】次に、本願に係るＰＧの要部内部構成につ
いて図２を参照して説明する。ＰＧの要部内部構成は、
プログラムカウンタＰＣと、ＶＧＣメモリと、ＳＴＥメ
モリと、ＴＴＢメモリとを備える。ここで、各メモリの
容量は、３２ＭＷ（メガワード）備える場合とすると、
２５ビットアドレス空間の使用で足りるが、将来の増設
を考慮してＰＣ自体は３２ビット長のアドレスを発生で
きるようになっている。従って、ＶＧＣ、ＳＴＥ、ＴＴ
Ｂの各メモリは３２ビット中で下位２５ビットを実用す
る具体例で説明する。尚、実際のパターン発生回路にお
いては１００ＭＨｚ以上に及ぶ高速な発生レートである
ため、インターリーブ構成で実現されたり、またパイプ
ライン動作とするリタイミング用のフリップ・フロップ
が随所に挿入して備えられている。

【０００７】ＰＣは、３２ビット長のアドレスを発生す
る手段であり、内部に複数のレジスタを備えられてい
て、所定のスタートアドレスから開始したり、ストップ
アドレスで停止したり、順次＋１カウントしたり、ＶＧ
Ｃからのジャンプアドレス値を受けてロードしたり、ス
タックに格納されておいた戻りアドレス値をロードした
りして、複雑な所望のＰＣアドレスＡ３２を発生でき
る。

【０００８】ＶＧＣ（Vector Generation Control）
は、マイクロ・インストラクション、例えば”ＮＯ
Ｐ”、”ＪＳＲ”、”ＲＥＴ”、”ＳＴＩ”、”ＪＮ
Ｉ”、その他のシーケンス制御命令と、ジャンプ先のア
ドレスデータや、その他のパラメータデータを格納する
メモリである。このマイクロ制御を繰り返し行なって、
ＰＣから出力される３２ビット長のＰＣアドレスＡ３２
を所望に発生させて、ＶＧＣ自身、及びＳＴＥ、ＴＴＢ
へ供給する。容量は３２ＭＷ×Ｒビット幅を備える。

【０００９】ＳＴＥ（Stimulus and Expected）は、こ
こでは、主にドライバ用の試験パターンＰＡＴを格納し
て発生するメモリとする。容量は３２ＭＷ×Ｑビット幅
を備え、ＤＵＴの試験周期（テストレート）に対応して
高速のメモリを使用する必要がある。上記３２ビット長
のＰＣアドレスＡ３２を受けて、対応するアドレスのＱ
ビット幅のデータを読出して出力する。実際には、３２
ＭＷであるからして下位２５ビット長のアドレスが適用
される。

【００１０】ＴＴＢ（Truth Table Buffer）は、主にＤ
Ｃへ供給するコンパレータチャンネル用の期待値データ
ＥＸＰ２を格納して発生するメモリとする。容量は３２
ＭＷ×Ｐビット幅を備え、上記同様に高速のメモリを使
用する必要がある。ここでは、Ｐビット幅は、ＤＵＴに
対応して５００×２＝１０００ビット幅を少なくとも備
えるものと仮定する。上記同様に、上記３２ビット長の
ＰＣアドレスＡ３２を受けて、対応するアドレスのＱビ
ット幅のデータを読出して出力する。ここで、ＤＣで論
理比較を有効にするか否かの制御は、期待値データＥＸ
Ｐ２の２ビットの個々のコンパレータチャンネル毎に制
御できる。ここで、ＴＴＢ内の格納データの１チャンネ
ル当たり２ビットの４種類状態の内容表現は記号”ＨＬ
Ｚｘ”で表現したとき、論理比較しないコンパレータチ
ャンネルは記号”ｘ”で表現し、論理比較するコンパレ
ータチャンネルは記号”Ｈ”、”Ｌ”、”Ｚ”とした表
現形態で以後説明する。前記で記号”ｘ”は比較をしな
い指定であり、”Ｈ”はハイレベルを期待値とする指定
であり、”Ｌ”はローレベルを期待値とする指定であ
り、”Ｚ”はハイインピーダンス状態を期待値とする指
定である。

【００１１】次に、上記ＴＴＢ内へ格納されるデータ内
容について図３を参照して説明する。この図で、期待値
データＥＸＰ２が実際にＤＣで論理比較に適用されるパ
ターンが格納している領域を使用領域Ｅ２と呼称し、適
用されない無用のパターンが格納している領域を不使用
領域Ｅ１と呼称する。図３（ａ）は前記２種類に分割し
た領域表現としている。また、不使用領域Ｅ１と使用領
域Ｅ２とは、デバイス試験プログラムに基づき、ランダ
ムで多様なワード数で、それぞれがメモリ上に配置して
いる。

【００１２】ここで、デバイス試験の手順の中で、ＤＵ
Ｔから論理比較を行う為の応答信号を出力させる為に
は、事前に多数ワードのドライバ用の試験パターンＰＡ
Ｔを印加しておく必要があり、この為の印加パターンを
セットアップ・パターンと呼称する。逆に、ＤＣで良否
判定の論理比較を行いながらＤＵＴへ印加するドライバ
用の試験パターンＰＡＴを比較実行パターンと呼称する
とき、一方の不使用領域Ｅ１はセットアップ・パターン
と同時に発生し、他方の使用領域Ｅ２は比較実行パター
ンと同時に発生することになる。このセットアップ・パ
ターンのとき、対応して発生する期待値データＥＸＰ２
の出力は全チャンネルとも”ｘ”を発生している。

【００１３】不使用領域Ｅ１のデータ内容を図３（ｂ）
に示す。ＤＵＴとの論理比較をしないので、全てのデー
タが記号”ｘ”がセットされている。一方の使用領域Ｅ
２のデータ内容を図３（ｃ）に示す。こちらは、ＤＵＴ
との論理比較をする為に、所望のコンパレータチャンネ
ルに対して４種類状態の”ＨＬＺｘ”の何れかがセット
されている。

【００１４】ところで、不使用領域Ｅ１が格納されるメ
モリ容量と、使用領域Ｅ２が格納されるメモリ容量との
両者の格納比率は、適用されるＤＵＴ品種や試験項目に
よって大きく異なるが、一般的には、不使用領域Ｅ１が
圧倒的に多くを占める場合が多い。ここでは例えば、不
使用領域Ｅ１が９０％で、使用領域Ｅ２が１０％と仮定
すと、３２ＭＷ全体に対して不使用領域Ｅ１の占める容
量は３２ＭＷ×０．９≒２９ＭＷである。従って、この
場合には２９ＭＷ×１０００ビット幅の膨大な高速の大
容量メモリが実用されないメモリとして半導体試験装置
が備えていなければならない。この点において実用上の
難点がある。

【００１５】

【発明が解決しようとする課題】上述説明したように、
ＴＴＢの大容量のメモリへ格納されるデータ内容として
は、論理比較に適用されない不使用領域Ｅ１が圧倒的に
多くの領域を占める場合が多い。特に、論理比較対象と
なるＤＵＴの出力ピン数が多いデバイスに対応する為に
は、半導体試験装置は大容量のメモリを備えておかなけ
ればならない難点がある。このメモリはＤＵＴのテスト
レートに対応して高速のメモリを使用する必要があり、
例えば複雑なインターリーブ構成により数百ＭＨｚのテ
ストレートにも対応可能とするメモリである。これらに
伴い、装置コストが高くなる難点があり、更にＴＴＢの
回路規模が大きく多数枚ボードに分散配置される結果、
装置の小型化にも難がある。そこで、本発明が解決しよ
うとする課題は、大容量の試験パターン発生装置を備え
る半導体試験装置において、試験パターン発生用のメモ
リ容量を低減可能とする半導体試験装置を提供すること
である。

【００１６】

【課題を解決するための手段】第１に、上記課題を解決
するために、被試験デバイスを試験実施する為の試験パ
ターンを発生するパターン発生器ＰＧがプログラムカウ
ンタＰＣと所定容量の試験パターンを格納するメモリ装
置とを備える半導体試験装置において、上記メモリ装置
内に格納されている試験パターンの中で、同一の試験パ
ターン若しくは同一の試験パターン群を所定に削除し
て、必要な試験パターン数に削減圧縮して格納する圧縮
メモリ装置（例えばＴＴＢ２メモリ、ＴＴＢ３メモリ）
を具備し、上記プログラムカウンタＰＣから供給される
所定ビット長のＰＣアドレス信号を受けて、上記圧縮メ
モリ装置へ格納された試験パターンのメモリ上の配置に
対応するように、上記ＰＣアドレス信号を所定に圧縮変
換し、圧縮変換した圧縮アドレス信号（例えば変換アド
レスＡ８Ｈ、変換アドレスＡ２０）を上記圧縮メモリ装
置へ供給するアドレス圧縮変換手段（例えばシーケンシ
ャルメモリ（ＳＱＭＥＭ）１００）を具備し、以上を具
備してメモリ装置の必要容量を低減可能とすることを特
徴とする半導体試験装置である。上記発明によれば、大
容量の試験パターン発生装置を備える半導体試験装置に
おいて、試験パターン発生用のメモリ容量を低減可能と
する半導体試験装置が実現できる。

【００１７】第２に、上記課題を解決するために、被試
験デバイスを試験実施する為の試験パターンを発生する
パターン発生器ＰＧにはプログラムカウンタＰＣと所定
容量の試験パターンを格納するメモリ装置とを備え、上
記プログラムカウンタＰＣは上記メモリ装置へ所定ビッ
ト長のＰＣアドレス信号を発生して供給し、期待値パタ
ーンの発生に係る上記メモリ装置（例えばＴＴＢメモ
リ）は上記プログラムカウンタＰＣからのＰＣアドレス
信号を受けて対応するメモリ内容を読み出して、半導体
試験装置が備える良否判定を行う論理比較器ＤＣへ供給
する構成を備える半導体試験装置において、上記プログ
ラムカウンタＰＣからのＰＣアドレス信号を受けて、出
力するアドレス信号のビット数を所定に圧縮変換し、圧
縮変換した圧縮アドレス信号（例えば変換アドレスＡ８
Ｈ、変換アドレスＡ２０）を上記メモリ装置へ供給する
アドレス圧縮変換手段（例えばシーケンシャルメモリ
（ＳＱＭＥＭ）１００）を具備し、期待値パターンの発
生に係る上記メモリ装置は上記圧縮アドレス信号に対応
するように期待値パターンとなる格納データを上記メモ
リ装置内のメモリ上へ所定に配置しておき、上記圧縮ア
ドレス信号をアドレス入力端に受けて、上記ＰＣアドレ
ス信号を受けた場合と同一の期待値パターンを、上記メ
モリ装置から読み出して出力する圧縮メモリ装置（例え
ばＴＴＢ２メモリ、ＴＴＢ３メモリ）を具備し、以上を
具備してメモリ装置の必要容量を低減可能とすることを
特徴とする半導体試験装置がある。

【００１８】第３に、上記課題を解決するために、被試
験デバイスを試験実施する為の試験パターンを発生する
パターン発生器ＰＧにはプログラムカウンタＰＣと所定
容量の試験パターンを格納するメモリ装置とを備え、上
記プログラムカウンタＰＣは上記メモリ装置へ所定ビッ
ト長のＰＣアドレス信号を発生して供給し、試験パター
ンの発生に係る上記メモリ装置（例えばＴＴＢメモリ）
は上記プログラムカウンタＰＣからのＰＣアドレス信号
を受けて対応するメモリ内容を読み出して出力する構成
を備える半導体試験装置において、上記プログラムカウ
ンタＰＣからのＰＣアドレス信号を受けて、出力するア
ドレス信号のビット数を所定に圧縮変換し、圧縮変換し
た圧縮アドレス信号（例えば変換アドレスＡ８Ｈ、変換
アドレスＡ２０）を上記メモリ装置へ供給するアドレス
圧縮変換手段（例えばシーケンシャルメモリ（ＳＱＭＥ
Ｍ）１００）を具備し、試験パターンの発生に係る上記
メモリ装置は上記圧縮アドレス信号に対応するように試
験パターンとなる格納データを上記メモリ装置のメモリ
上へ所定に配置しておき、上記圧縮アドレス信号をアド
レス入力端に受けて、上記ＰＣアドレス信号を受けた場
合と同一の試験パターンを、上記メモリ装置から読み出
して出力する圧縮メモリ装置を具備し、以上を具備して
メモリ装置の必要容量を低減可能とすることを特徴とす
る半導体試験装置がある。

【００１９】また、上述試験パターンは論理比較器ＤＣ
へ供給する期待値パターン、若しくはＤＵＴへ供給する
ドライバパターンである、ことを特徴とする上述半導体
試験装置がある。

【００２０】第４図は、本発明に係る解決手段を示して
いる。また、上述アドレス圧縮変換手段の一態様は、ア
ドレスを圧縮するアドレス変換用のテーブルメモリ（例
えばシーケンシャルメモリ（ＳＱＭＥＭ）１００）を備
え、上記テーブルメモリへの格納内容は上記プログラム
カウンタＰＣから出力される上記ＰＣアドレス信号の中
で、所定の上位アドレスビットを受けて、上記圧縮メモ
リ装置が上記ＰＣアドレス信号を受けた場合と同一の試
験パターン（期待値パターン若しくはドライバパター
ン）を、読み出しできるアドレス変換データを上記テー
ブルメモリへ格納し、上記テーブルメモリから読み出さ
れた圧縮アドレス信号（例えば変換アドレスＡ８Ｈ）を
上記圧縮メモリ装置の上位のアドレス入力端へ供給し、
上記ＰＣアドレス信号の中で、上記上位アドレスビット
を除いた残りの下位アドレスビットを、そのまま上記圧
縮メモリ装置の下位のアドレス入力端へ供給する、こと
を特徴とする上述半導体試験装置がある。

【００２１】また、上述圧縮メモリ装置の一態様は、上
記プログラムカウンタＰＣから受ける上記ＰＣアドレス
信号を上位アドレスビットと下位アドレスビットに所定
に２分割し、この中で前記下位アドレスビット長に対応
するメモリ領域単位をバンクメモリと呼称し、このバン
クメモリ単位を指示する上位アドレスビットをバンクア
ドレスと呼称し、前記バンクアドレスによりアクセスさ
れる一群の試験パターンをバンク単位パターンと呼称し
たとき、上記ＰＣアドレス信号によりアクセスされる各
バンク単位パターンの格納データの中で、重複する同一
のバンク単位パターンを除いて格納するメモリ容量を、
少なくとも上記圧縮メモリ装置が備える、ことを特徴と
する上述半導体試験装置がある。第３（ｂ）図は、本発
明に係る解決手段を示している。また、上述圧縮メモリ
装置に格納する格納データが論理比較器ＤＣへ供給する
期待値パターン用の格納データであるとき、重複する複
数のバンク単位パターンは前記論理比較器ＤＣで論理比
較を行わない重複する格納データ（例えば不使用領域Ｅ
１の記号”ｘ”に対応するデータ）を除いて上記圧縮メ
モリ装置に格納する、ことを特徴とする上述半導体試験
装置がある。

【００２２】第６図は、本発明に係る解決手段を示して
いる。また、上述アドレス圧縮変換手段の一態様は、ア
ドレスを圧縮するアドレス変換用のテーブルメモリ（例
えばＳＱＭＥＭ１００ｂ）を備え、上記テーブルメモリ
への格納内容は上記プログラムカウンタＰＣから出力さ
れる上記ＰＣアドレス信号の全アドレスビットを受け
て、上記圧縮メモリ装置が上記ＰＣアドレス信号を受け
た場合と同一の試験パターン（例えば期待値パターンや
ドライバパターン）を読み出しできるアドレス変換デー
タを上記テーブルメモリへ格納し、上記テーブルメモリ
から読み出される上記アドレス変換データを圧縮アドレ
ス信号（例えば変換アドレスＡ２０）として上記圧縮メ
モリ装置のアドレス入力端へ供給する、ことを特徴とす
る上述半導体試験装置がある。

【００２３】また、上述圧縮メモリ装置の一態様は、上
記テーブルメモリ（例えばＳＱＭＥＭ１００ｂ）から出
力される圧縮アドレス信号（例えば変換アドレスＡ２
０）を受けて、上記ＰＣアドレス信号によりアクセスさ
れるときに発生すべき試験パターンと同一の試験パター
ンを、上記圧縮アドレス信号を受けたときに発生するよ
うに、上記圧縮メモリ装置へ所定に格納しておき、且
つ、上記圧縮メモリ装置へ格納される試験パターンは重
複する同一の試験パターンを除いて格納し、これに対応
するメモリ容量を少なくとも上記圧縮メモリ装置が備え
る、ことを特徴とする上述半導体試験装置がある。第３
（ｂ）図は、本発明に係る解決手段を示している。ま
た、上述圧縮メモリ装置に格納する格納データが論理比
較器ＤＣへ供給する期待値パターン用の格納データであ
るとき、上記論理比較器ＤＣで論理比較を行わない重複
する格納データ（例えば不使用領域Ｅ１の記号”ｘ”に
対応するデータ）を除いて上記圧縮メモリ装置に格納す
る、ことを特徴とする上述半導体試験装置がある。

【００２４】

【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。

【００２５】本発明について、図４と図５と図６と参照
して以下に説明する。尚、従来構成に対応する要素は同
一符号を付し、また重複する部位の説明は省略する。

【００２６】先ず、図４の第１の実施例の概念構成図を
説明する。本願に係るＰＧの要部内部構成は、図４に示
すように、プログラムカウンタＰＣと、ＶＧＣメモリ
と、ＳＴＥメモリと、シーケンシャルメモリ（ＳＱＭＥ
Ｍ）１００と、ＴＴＢ２メモリとを備える。この構成
は、従来に対して、ＳＱＭＥＭ１００を追加し、ＴＴＢ
２メモリが従来のＴＴＢメモリの容量を大幅に削減した
容量としている。他の要素は従来と同一要素であるから
して説明を要しない。また、従来と同様に、３２ビット
長のＰＣアドレスＡ３２の中で下位２５ビット長が適用
される具体例で以下説明する

【００２７】ＴＴＢ２メモリは、例えば、６４ＫＷ×Ｐ
ビット幅の容量を備えるメモリであり、ＳＱＭＥＭ１０
０から出力される８ビットの変換アドレスＡ８Ｈと、Ｐ
Ｃから発生される下位８ビットの下位アドレスＡ３２Ｌ
とを受ける。これは、例えば８ビットアドレス空間単位
に分割した単位領域（これをバンクメモリ単位と称す）
へ、必要とされる期待値データのみを格納するメモリで
ある。但し、バンクメモリ＃０のみは、不使用領域Ｅ１
専用とし、全てのバンクメモリ単位の不使用領域Ｅ１か
らアクセスされる。この為、バンクメモリ＃０の２５６
ワードの内容は全て”ｘ”をセットしておく。

【００２８】このＴＴＢ２メモリが要求されるメモリ容
量としては、少なくとも図３（ａ）に示す不使用領域Ｅ
１のメモリ容量を削除した容量で実現できる。更に、連
続する期待値データは、同一パターンとなる場合が複数
回発生する場合が多いので、更にメモリ容量を小さくで
きる。この結果、図４に示す６４ＫＷ×Ｐビット幅のメ
モリのように、従来よりも小さなメモリ容量で済む。も
しも６４ＫＷで足りると仮定した場合は、従来比で、６
４ＫＷ／３２ＭＷ＝１／５１２の小容量、にできる大き
な利点が得られる。尚、ここでは１バンクメモリの容量
を８ビットアドレス空間の２５６ワードのバンクメモリ
単位とした一例であが、所望ワード単位のアドレス空間
を単位として適用しても良い。

【００２９】ＳＱＭＥＭ１００はアドレス変換用のテー
ブルメモリであって、図５（ａ）に示すように、３２ビ
ット長のＰＣアドレスＡ３２における実用している２５
ビット長の中で、上位１７ビットの上位アドレスＡ３２
Ｈを受けて、バンクメモリ単位の８ビットの変換アドレ
スＡ８Ｈを発生するテーブルメモリである。このメモリ
容量は、１７ビットアドレスであるから１２８ＫＷ×８
ビット幅の比較的小容量のテーブルメモリで実現でき
る。これから読み出される８ビットの変換アドレスＡ８
Ｈは、上記ＴＴＢ２メモリへ上位アドレス信号として供
給される。テーブルメモリのデータ内容は、ここの例で
は＃０〜＃２５５とした２５６種類の、バンクメモリを
指示するデータである。

【００３０】ここで、テーブルメモリへ格納するデータ
内容の生成について図５を参照して説明する。データの
生成は半導体試験装置が備える翻訳ツールによって所定
に生成する。この生成手順の一例を示すと、デバイス試
験プログラムにおけるパターンプログラムの全記述行か
ら、先ず３２ビット長の物理的なＰＣアドレスＡ３２に
対応するアドレス値を算出して各パターンプログラムの
記述行を対応付けしておく。次に、上記で算出したアド
レス値を、８ビットアドレス空間単位（これを単位アド
レス空間と称す）に分割する。そして、分割された各単
位アドレス空間の中で、期待値記述の存在する単位アド
レス空間を抽出し、抽出された単位アドレス空間の期待
値データを、図５（ｂ）に示すように、ＴＴＢ２メモリ
へ＃１のバンクメモリから順次格納し、図５Ｄ、Ｅ、
Ｆ、Ｇに示すように、当該バンクメモリがアクセスされ
るように変換アドレスＡ８Ｈの値、即ち＃１から順番
に、ＳＱＭＥＭへ格納する。尚、期待値記述が複数の連
続する単位アドレス空間に存在する場合もあるが、図５
Ｆに示すようにすることで、適用できることが判る。

【００３１】一方、期待値不要の単位アドレス空間に対
しては、ＴＴＢ２メモリの＃０のバンクメモリ内容を全
て”ｘ”をセットしておき、図５Ａ、Ｂ、Ｃに示すよう
に、＃０を指示するようにＳＱＭＥＭへ格納する。ま
た、期待値不要が複数の連続する単位アドレス空間に存
在する場合も多く発生するが、図５Ｂに示すよう、適用
できることが判る。

【００３２】従って、上述図４の発明構成によれば、Ｐ
Ｃから発生される３２ビット長のＰＣアドレスＡ３２の
中で、上位１７ビットの上位アドレスＡ３２ＨをＳＱＭ
ＥＭ１００が受けて、８ビットに圧縮変換した変換アド
レスＡ８ＨをＴＴＢ２メモリへ供給し、前記上位８ビッ
トアドレスと、ＰＣから発生される下位８ビットの下位
アドレスＡ３２Ｌとに基づいて、従来と同様の期待値デ
ータＥＸＰ２が読み出されてＤＣへ供給することができ
る。従って、ＳＱＭＥＭを用いるアドレス圧縮手法とす
ることで、多くの不使用領域Ｅ１に対するメモリ容量が
不要となる結果、ＤＣへ供給すべき期待値データＥＸＰ
２を格納するＴＴＢ２メモリのメモリ容量が大幅に低減
可能となる大きな利点が得られる。また、ＰＣアドレス
Ａ３２は将来に備えて３２ビット長としているので、今
後の更なるメモリ容量の増大に対しても、必要最小限の
メモリ容量を備えれば良いこととなり、本発明の利点が
更に増大する。

【００３３】次に、図６の第２の実施例の概念構成図を
説明する。本願に係るＰＧの要部内部構成は、プログラ
ムカウンタＰＣと、ＶＧＣメモリと、ＳＴＥメモリと、
シーケンシャルメモリ（ＳＱＭＥＭ）１００ｂと、ＴＴ
Ｂ３メモリとを備える。この構成は、図４の構成に対し
て、ＳＱＭＥＭ１００ｂとＴＴＢ３メモリとの要素のみ
が異なり、他の要素は同一である。

【００３４】ＳＱＭＥＭ１００ｂは、上記同様にアドレ
ス変換用のテーブルメモリであり、実用している２５ビ
ット長のＰＣアドレスＡ３２の全部をアドレス入力端に
受けて、２０ビットの変換アドレスＡ２０をＴＴＢ３メ
モリへ供給する。このメモリ容量は、２５ビットアドレ
スであるから３２ＭＷ×２０ビット幅である。これによ
れば、全アドレスを変換して出力することができるから
して、１ワード単位に期待値データの発生するアドレス
を変換できることとなる。従って、２５ビット長のＰＣ
アドレスＡ３２の中で、期待値が必要なアドレスの全て
は、１ワード単位に所望の変換アドレスに割り付け変換
することが可能となる結果、例え離散的に期待値が点在
していてもＴＴＢ３のメモリ容量が増加することは無
く、１００％有効利用できる利点がある。他方の、期待
値不要のアドレスの全ては、わずか１ワードの同一アド
レスに圧縮することができることとなる。

【００３５】ＴＴＢ３メモリは、例えば、１ＭＷ×Ｐビ
ット幅の容量を備えるメモリであり、上記ＳＱＭＥＭ１
００ｂから出力される２０ビットの変換アドレスＡ２０
を受ける。このＴＴＢ３メモリが要求されるメモリ容量
としては、最大でも図３（ａ）に示す不使用領域Ｅ１の
メモリ容量を削除した容量で実現できる。更に、一度で
も同一の期待値データが発生する場合には、同一の変換
アドレスに割り付けできるからして、同一の期待値デー
タの発生回数のメモリ容量を更に削除したメモリ容量を
備えれば良い。つまり、異なる期待値データのみを格納
できるメモリ容量を備えれば良い。これによれば、もし
も１ＭＷで足りると仮定すると、従来比では、１ＭＷ／
３２ＭＷ＝１／３２、と大幅なるメモリ容量の削減が実
現できることとなる。尚、ＳＱＭＥＭ１００ｂのメモリ
容量が３２ＭＷ×２０ビット幅を備えるが、これは２０
ビット幅／１０００ビット幅＝１／５０のビット幅で足
りるからして、両方のメモリ容量を考慮しても、大幅な
るメモリ容量の削減が実現できることが判る。

【００３６】従って、上述図６の発明構成によれば、Ｐ
Ｃから発生される実用している２５ビット長のＰＣアド
レスＡ３２の全部を受けて、２０ビットの変換アドレス
Ａ２０をＴＴＢ３メモリへ供給する構成とすることで、
期待値データＥＸＰ２を格納するＴＴＢ３メモリのメモ
リ容量が大幅に低減可能となる大きな利点が得られる。

【００３７】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
図４の構成例では、ＰＣから発生されるＰＣアドレスＡ
３２の中で、アドレス変換しない下位アドレスＡ３２Ｌ
が８ビットとした具体例で示したが、１ビット以上の所
望ビットの下位アドレスを適用しても良く、これに対応
したＳＱＭＥＭのメモリ容量を備えることで実現可能で
ある。

【００３８】また、上述図６の構成例では、ＴＴＢを対
象としてメモリ容量を削減する具体例で示したが、この
構成例では全ての期待値データＥＸＰ２であるパターン
がＴＴＢ３メモリへ格納され、且つ１ワード単位に割り
付けできるからして、ＳＴＥに対して適用することが可
能である。即ち、アドレス変換用のＳＱＭＥＭをＳＴＥ
に対応させることで同様にして適用可能である。この結
果、ＳＴＥメモリにおいても、同一パターンの発生回数
のメモリ容量を削除したメモリ容量を備えれば良いこと
となり、これに伴うメモリ容量の低減が実現できる。無
論、上述したＴＴＢメモリと、前記ＳＴＥメモリとの両
方を同時に適用する構成としても良い。

【００３９】また、上記からして、大容量の試験パター
ン等を格納して発生する他の装置に対しても、”ｘ”の
ように同一パターンの繰り返し発生を有する場合には、
上述同様にして適用できる。

【００４０】

【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、ＰＣから発生される３２ビット長のＰＣア
ドレスＡ３２を受けて、所定に圧縮変換したアドレス信
号を発生させて、パターン発生可能な最小限のメモリ容
量を備えるメモリへアドレス供給する構成としたこと
で、試験パターンを格納するメモリ容量が大幅に低減可
能となる大きな利点が得られる。これに伴って、回路規
模の低減と、装置の実装スペースの低減と、装置の消費
電力の低減とが実現できる利点も得られる。従って、本
発明の技術的効果は大であり、産業上の経済効果も大で
ある。

【図面の簡単な説明】

【図１】半導体試験装置の概念構成図。

【図２】従来の、ＰＧの要部内部構成図。

【図３】ＴＴＢ内へ格納されるデータ内容を説明する
図。

【図４】本発明の、ＰＧの要部内部構成図。

【図５】本発明の、ＳＱＭＥＭとＴＴＢ２とへ格納され
るデータ内容を説明する図。

【図６】本発明の、他のＰＧの要部内部構成図。

【符号の説明】

１００，１００ｂ シーケンシャルメモリ（ＳＱＭＥ
Ｍ） ＣＰ コンパレータ ＤＣ 論理比較器 ＤＲ ドライバ ＤＵＴ 被試験デバイス ＦＣ 波形整形器 ＰＣ プログラムカウンタ ＰＧ パターン発生器 ＴＧ タイミング発生器 ＶＧＣ Vector Generation Controlメモリ ＳＴＥ Stimulus and Expectedメモリ ＴＴＢ，ＴＴＢ２，ＴＴＢ３ Truth Table Bufferメモ
リ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 被試験デバイス（ＤＵＴ）を試験実施す
   る為の試験パターンを発生するパターン発生器ＰＧがプ
   ログラムカウンタＰＣと所定容量の試験パターンを格納
   するメモリ装置とを備える半導体試験装置において、 該メモリ装置内に格納されている試験パターンの中で、
   同一の試験パターン若しくは同一の試験パターン群を所
   定に削除して、必要な試験パターン数に削減圧縮して格
   納する圧縮メモリ装置と、 該プログラムカウンタＰＣから供給される所定ビット長
   のＰＣアドレス信号を受けて、該圧縮メモリ装置へ格納
   された試験パターンのメモリ上の配置に対応するよう
   に、該ＰＣアドレス信号を所定に圧縮変換し、圧縮変換
   した圧縮アドレス信号を該圧縮メモリ装置へ供給するア
   ドレス圧縮変換手段と、 を具備することを特徴とする半導体試験装置。
2. 【請求項２】 被試験デバイス（ＤＵＴ）を試験実施す
   る為の試験パターンを発生するパターン発生器ＰＧには
   プログラムカウンタＰＣと所定容量の試験パターンを格
   納するメモリ装置とを備え、該プログラムカウンタＰＣ
   は該メモリ装置へ所定ビット長のＰＣアドレス信号を発
   生して供給し、期待値パターンの発生に係る該メモリ装
   置は該プログラムカウンタＰＣからのＰＣアドレス信号
   を受けて対応するメモリ内容を読み出して、半導体試験
   装置が備える良否判定を行う論理比較器ＤＣへ供給する
   構成を備える半導体試験装置において、 該プログラムカウンタＰＣからのＰＣアドレス信号を受
   けて、出力するアドレス信号のビット数を所定に圧縮変
   換し、圧縮変換した圧縮アドレス信号を該メモリ装置へ
   供給するアドレス圧縮変換手段と、 期待値パターンの発生に係る該メモリ装置は該圧縮アド
   レス信号に対応するように期待値パターンとなる格納デ
   ータを該メモリ装置内のメモリ上へ所定に配置してお
   き、該圧縮アドレス信号をアドレス入力端に受けて、該
   ＰＣアドレス信号を受けた場合と同一の期待値パターン
   を、該メモリ装置から読み出して出力する圧縮メモリ装
   置と、 を具備することを特徴とする半導体試験装置。
3. 【請求項３】 被試験デバイス（ＤＵＴ）を試験実施す
   る為の試験パターンを発生するパターン発生器ＰＧには
   プログラムカウンタＰＣと所定容量の試験パターンを格
   納するメモリ装置とを備え、該プログラムカウンタＰＣ
   は該メモリ装置へ所定ビット長のＰＣアドレス信号を発
   生して供給し、試験パターンの発生に係る該メモリ装置
   は該プログラムカウンタＰＣからのＰＣアドレス信号を
   受けて対応するメモリ内容を読み出して出力する構成を
   備える半導体試験装置において、 該プログラムカウンタＰＣからのＰＣアドレス信号を受
   けて、出力するアドレス信号のビット数を所定に圧縮変
   換し、圧縮変換した圧縮アドレス信号を該メモリ装置へ
   供給するアドレス圧縮変換手段と、 試験パターンの発生に係る該メモリ装置は該圧縮アドレ
   ス信号に対応するように試験パターンとなる格納データ
   を該メモリ装置のメモリ上へ所定に配置しておき、該圧
   縮アドレス信号をアドレス入力端に受けて、該ＰＣアド
   レス信号を受けた場合と同一の試験パターンを、該メモ
   リ装置から読み出して出力する圧縮メモリ装置と、 を具備することを特徴とする半導体試験装置。
4. 【請求項４】 試験パターンは論理比較器ＤＣへ供給す
   る期待値パターン、若しくはＤＵＴへ供給するドライバ
   パターンである、ことを特徴とする請求項３記載の半導
   体試験装置。
5. 【請求項５】 該アドレス圧縮変換手段は、アドレスを
   圧縮するアドレス変換用のテーブルメモリを備え、 該テーブルメモリへの格納内容は該プログラムカウンタ
   ＰＣから出力される該ＰＣアドレス信号の中で、所定の
   上位アドレスビットを受けて、該圧縮メモリ装置が該Ｐ
   Ｃアドレス信号を受けた場合と同一の試験パターン（期
   待値パターン若しくはドライバパターン）を、読み出し
   できるアドレス変換データを該テーブルメモリへ格納
   し、 該テーブルメモリから読み出された圧縮アドレス信号を
   該圧縮メモリ装置の上位のアドレス入力端へ供給し、 該ＰＣアドレス信号の中で、該上位アドレスビットを除
   いた残りの下位アドレスビットを、そのまま該圧縮メモ
   リ装置の下位のアドレス入力端へ供給する、ことを特徴
   とする請求項１、２又は３記載の半導体試験装置。
6. 【請求項６】 該圧縮メモリ装置は、 該プログラムカウンタＰＣから受ける該ＰＣアドレス信
   号を上位アドレスビットと下位アドレスビットに所定に
   ２分割し、この中で該下位アドレスビット長に対応する
   メモリ領域単位をバンクメモリと呼称し、このバンクメ
   モリ単位を指示する上位アドレスビットをバンクアドレ
   スと呼称し、該バンクアドレスによりアクセスされる一
   群の試験パターンをバンク単位パターンと呼称したと
   き、 該ＰＣアドレス信号によりアクセスされる各バンク単位
   パターンの格納データの中で、重複する同一のバンク単
   位パターンを除いて格納するメモリ容量を、少なくとも
   該圧縮メモリ装置が備える、ことを特徴とする請求項５
   記載の半導体試験装置。
7. 【請求項７】 該圧縮メモリ装置に格納する格納データ
   が論理比較器ＤＣへ供給する期待値パターン用の格納デ
   ータであるとき、重複する複数のバンク単位パターンは
   該論理比較器ＤＣで論理比較を行わない重複する格納デ
   ータを除いて該圧縮メモリ装置に格納する、ことを特徴
   とする請求項６記載の半導体試験装置。
8. 【請求項８】 該アドレス圧縮変換手段は、アドレスを
   圧縮するアドレス変換用のテーブルメモリを備え、 該テーブルメモリへの格納内容は該プログラムカウンタ
   ＰＣから出力される該ＰＣアドレス信号の全アドレスビ
   ットを受けて、該圧縮メモリ装置が該ＰＣアドレス信号
   を受けた場合と同一の試験パターンを読み出しできるア
   ドレス変換データを該テーブルメモリへ格納し、 該テーブルメモリから読み出される該アドレス変換デー
   タを圧縮アドレス信号として該圧縮メモリ装置のアドレ
   ス入力端へ供給する、ことを特徴とする請求項１、２又
   は３記載の半導体試験装置。
9. 【請求項９】 該圧縮メモリ装置は、 該テーブルメモリから出力される圧縮アドレス信号を受
   けて、 該ＰＣアドレス信号によりアクセスされるときに発生す
   べき試験パターンと同一の試験パターンを、該圧縮アド
   レス信号を受けたときに発生するように、該圧縮メモリ
   装置へ所定に格納しておき、且つ、該圧縮メモリ装置へ
   格納される試験パターンは重複する同一の試験パターン
   を除いて格納し、これに対応するメモリ容量を少なくと
   も該圧縮メモリ装置が備える、ことを特徴とする請求項
   ８記載の半導体試験装置。
10. 【請求項１０】 該圧縮メモリ装置に格納する格納デー
    タが論理比較器ＤＣへ供給する期待値パターン用の格納
    データであるとき、該論理比較器ＤＣで論理比較を行わ
    ない重複する格納データを除いて該圧縮メモリ装置に格
    納する、ことを特徴とする請求項９記載の半導体試験装
    置。