JP4153884B2 - 試験装置及び試験方法 - Google Patents

Description

本発明は、試験装置及び試験方法に関する。特に本発明は、被試験メモリを試験する試験装置及び試験方法に関する。

メモリ試験装置は、パターン発生器が発生したアドレス信号及びデータ信号を被試験メモリに印加して書き込みを行う。そして、被試験メモリから読み出した出力信号を、パターン発生器がアドレス信号及びデータ信号に対応して発生した期待値信号と比較し、アドレス信号が示すアドレス毎に、出力信号と期待値信号とが不一致であることを示すフェイルデータを、不良解析メモリ内のアドレスフェイルメモリ（以下、「ＡＦＭ」と呼ぶ。）に格納する。そして、ＡＦＭに格納されたフェイルデータを参照して、被試験メモリの不良救済解析を行う（例えば、特許文献１参照。）。

図５は、従来技術による不良救済解析フローを示す。従来技術に係るメモリ試験装置は、ＡＦＭが格納するデータを論理値０にクリアした後、被試験メモリの試験を行って、リードモディファイライト動作によりフェイルデータを論理値１として格納していき、被試験メモリの試験が終了すると、ＡＦＭに格納されたフェイルデータを参照して、被試験メモリの不良救済解析を行う。そして、ＡＦＭが格納するデータを論理値０にクリアした後、被試験メモリの次の試験を開始する。
特開平１０−５５６９４号公報

近年、被試験メモリの容量の飛躍的な増加に伴い、被試験メモリと同等の容量をもつＡＦＭの容量も飛躍的に増加している。その結果、ＡＦＭのクリア処理に要する時間が必然的に大きくなってしまう。メモリ試験装置は、ＡＦＭのクリア処理を行っている間、試験を行うことができない待ち時間となり、試験のスループットを低下させることになる。

そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験メモリを試験する試験装置であって、被試験メモリに供給するアドレス信号及びデータ信号、並びに被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生するパターン発生器と、被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号と期待値信号とを比較して、出力信号と期待値信号とが一致する場合にパスデータを発生し、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する論理比較器と、アドレス信号が示すアドレスについての被試験メモリに対する試験が１回目であるか否かを示す情報を出力するクリアマーク出力部と、アドレスについての被試験メモリに対する試験が１回目であることを示す情報をクリアマーク出力部が出力する場合には、パスデータ及びフェイルデータを上書き動作によりアドレスに格納し、アドレスについての被試験メモリに対する試験が１回目でないことを示す情報をクリアマーク出力部が出力する場合には、フェイルデータのみを重ね書きするリードモディファイライト動作によりアドレスに格納するアドレスフェイルメモリとを備える。

クリアマーク出力部は、被試験メモリのアドレスについての試験が１回目であるか否かを示す情報を、アドレス毎に保持するクリアマークメモリを有してもよい。

クリアマークメモリは、被試験メモリのアドレスについての試験が１回目である場合には、アドレスに対応づけて論理値０のデータを保持し、被試験メモリのアドレスについての試験が１回目でない場合には、アドレスに対応づけて論理値１のデータを保持し、当該試験装置は、アドレスフェイルメモリにアドレス信号が供給されることによってアドレスフェイルメモリのアドレスから読み出されたデータと、クリアマークメモリにアドレス信号が供給されることによって読み出された、アドレスに対応づけてクリアマークメモリに保持されているデータとの論理積演算を行い、演算結果を出力する論理積回路と、論理比較器が発生した論理値０のパスデータ又は論理値１のフェイルデータと、論理積回路の演算結果との論理和の演算結果を出力する論理和回路とをさらに備え、アドレスフェイルメモリは、アドレスに、論理和回路の演算結果を格納してもよい。

アドレスフェイルメモリに格納されたパスデータ及びフェイルデータに基づいて、被試験メモリの不良救済解析を行う不良救済解析器をさらに備え、クリアマークメモリは、不良救済解析器による不良救済解析に並行してクリアされ、被試験メモリのアドレスについての試験が１回目であることを示す情報を保持してもよい。

クリアマークメモリは、データクリアに要する時間がアドレスフェイルメモリより短くてもよい。

クリアマークメモリのアドレス幅は、アドレスフェイルメモリのアドレス幅より小さくてもよい。

クリアマークメモリは、アドレス信号のうちの上位ビットが示すアドレスに保持している複数ビットの１ワードデータを読み出し、クリアマーク出力部は、アドレス信号のうちの上位ビット以外の下位ビットに基づいて、クリアマークメモリが読み出した複数ビットのうちの１ビットを選択し、被試験メモリのアドレスについての試験が１回目であるか否かを示す情報として出力するセレクタをさらに有してもよい。

本発明の第２の形態によると、被試験メモリを試験する試験方法であって、被試験メモリにアドレス信号及びデータ信号を供給する段階と、被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号を、被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号と比較し、出力信号と期待値信号とが一致する場合にパスデータを発生し、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する段階と、アドレス信号が示すアドレスについての被試験メモリに対する試験が１回目である場合には、パスデータ及びフェイルデータを上書き動作によりアドレスフェイルメモリのアドレスに格納し、アドレスについての被試験メモリに対する試験が１回目でない場合には、フェイルデータのみを重ね書きするリードモディファイライト動作によりアドレスフェイルメモリのアドレスに格納する段階とを備える。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本発明の試験装置によれば、ＡＦＭのクリア処理に要する時間を低減して、試験のスループットの向上を図ることができる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、論理比較器１０８、不良解析メモリ１１０、及び不良救済解析器１１２を備える。

タイミング発生器１０２は、基準クロックを発生し、パターン発生器１０４に供給する。パターン発生器１０４は、基準クロックに基づいて、被試験メモリ１２０に供給するアドレス信号、データ信号、及び制御信号を発生し、波形整形器１０６に供給する。また、パターン発生器１０４は、当該アドレス信号、当該データ信号、及び当該制御信号に応じて被試験メモリ１２０が出力すべき期待値信号を発生し、論理比較器１０８に供給する。波形整形器１０６は、アドレス信号、データ信号、及び制御信号を被試験メモリ１２０の試験に必要な波形に整形し、被試験メモリ１２０に印加する。

論理比較器１０８は、アドレス信号、データ信号、及び制御信号に応じて被試験メモリ１２０が出力した出力信号と、パターン発生器１０４が発生した期待値信号とを比較して、出力信号と期待値信号とが一致する場合にパスデータを発生し、出力信号と期待値信号とが一致しない場合にフェイルデータを発生し、不良解析メモリ１１０に供給する。不良解析メモリ１１０は、アドレス信号が示すアドレスに、パスデータ及びフェイルデータを格納する。不良救済解析器１１２は、被試験メモリ１２０の試験終了後、不良解析メモリ１１０に格納されたフェイルデータを読み出し、被試験メモリ１２０の不良救済解析を行う。

本実施形態に係る試験装置１００によれば、不良解析メモリ１１０のクリア処理に要する時間を低減して試験のスループットの向上を図ることができる。

図２は、本実施形態に係る不良解析メモリ１１０の構成の一例を示す。不良解析メモリ１１０は、ＡＦＭアドレスフォーマッタ２０２、ＡＦＭ制御部２０４、ＡＦＭ２０６、ＡＦＭ２０６、及びクリアマークメモリ（以下、「ＣＭＭ」と呼ぶ。）２０８を有する。ＡＦＭ２０６は、被試験メモリ１２０と同等の容量を有し、ＣＭＭ２０８は、被試験メモリ１２０及びＡＦＭ２０６より小さい容量を有する。なお、ＣＭＭ２０８は、本発明のクリアマーク出力部の一例である。

ＡＦＭアドレスフォーマッタ２０２は、パターン発生器１０４が発生したアドレス信号をフォーマットしてＡＦＭ２０６及びＣＭＭ２０８に供給する。ＡＦＭ制御部２０４は、論理比較器１０８が発生したフェイルデータをＡＦＭ２０６に供給する。ＣＭＭ２０８は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号が示すアドレスについての被試験メモリ１２０に対する試験が１回目であるか否かを示す情報を出力し、ＡＦＭ２０６に供給する。ＣＭＭ２０８は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号が示すアドレスについての被試験メモリ１２０に対する試験が１回目であることを示す情報を出力すると、その後同一のアドレス信号が供給された場合には、アドレス信号が示すアドレスについての被試験メモリ１２０に対する試験が１回目でないことを示す情報を出力する。

ＡＦＭ２０６は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号が示すアドレスについての被試験メモリ１２０に対する試験が１回目であることを示す情報をＣＭＭ２０８が出力する場合には、パスデータ及びフェイルデータを上書き動作により、アドレス信号が示すアドレスに順次格納する。また、ＡＦＭ２０６は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号が示すアドレスについての被試験メモリ１２０に対する試験が１回目でないことを示す情報をＣＭＭ２０８が出力する場合には、フェイルデータのみを重ね書きするリードモディファイライト動作により、アドレス信号が示すアドレスに順次格納する。そして、不良救済解析器１１２は、ＡＦＭ２０６に格納されたパスデータ及びフェイルデータに基づいて、被試験メモリ１２０の不良救済解析を行う。また、ＣＭＭ２０８は、不良救済解析器１１２による不良救済解析に並行してクリアされ、被試験メモリ１２０の全てのアドレスについての試験が１回目であることを示す情報を保持する。

即ち、被試験メモリの試験開始前にＣＭＭ２０８のクリア処理を行うことによって、ＡＦＭ２０６のクリア処理を行うことなく新たな試験を開始しても、被試験メモリ１２０に対する１回目の試験においては、ＡＦＭ２０６は、パスデータ及びフェイルデータのすべてを上書き動作により格納し、被試験メモリ１２０に対する２回目以降の試験においては、フェイルデータのみを重ね書きするリードモディファイライト動作により格納する。したがって、ＣＭＭ２０８のアドレス幅をＡＦＭ２０６のアドレス幅より小さくすること等により、ＣＭＭ２０８のデータクリア処理に要する時間をＡＦＭ２０６のデータクリア処理に要する時間より短くすることで、次の試験開始までの時間を短縮することができるので試験のスループットを向上させることができる。

図３は、本実施形態に係るＣＭＭ２０８のデータ書き込み回路の構成の一例を示す。不良解析メモリ１１０は、ＣＭＭ２０８のデータ書き込み回路として、マルチプレクサ回路（以下、「ＭＵＸ」と呼ぶ。）３０２、及びセレクタ３０４を有する。

ＣＭＭ２０８は、被試験メモリ１２０のアドレスについての試験が１回目であるか否かを示す情報を、アドレス毎に保持する。具体的には、被試験メモリ１２０のアドレスについての試験が１回目である場合には、当該アドレスに対応づけて論理値０のデータを保持し、被試験メモリ１２０のアドレスについての試験が１回目でない場合には、当該アドレスに対応づけて論理値１のデータを保持する。即ち、ＣＭＭ２０８は、ＡＦＭ２０６の１アドレス当たり１ビットのデータを保持できればよく、つまりＡＦＭ２０６のアドレス幅分のビット数の容量をもっていればよい。

ＭＵＸ３０２は、ＡＦＭ２０６へのフェイルデータの格納動作時とその他の動作時とでＣＭＭ２０８への書き込みデータを切り替える。具体的には、ＭＵＸ３０２は、ＡＦＭ２０６へのフェイルデータの格納動作時には、常に論理値１（例えば１６ビット）を選択してＣＭＭ２０８に供給する。また、ＭＵＸ３０２は、ＣＭＭ２０８をクリアする場合には、論理値０のＷＴＤを選択してＣＭＭ２０８に供給する。また、ＭＵＸ３０２は、ＣＭＭ２０８が正常か否かを確認する場合には、ＷＴＤを選択してＣＭＭ２０８に供給する。

ＣＭＭ２０８は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号（例えば２８ビット）のうちの上位ビット（例えば２４ビット）が示すアドレスに保持している複数ビット（例えば１６ビット）の１ワードデータを読み出して、セレクタ３０４に供給する。そして、ＣＭＭ２０８は、リードモディファイライト動作により、読み出した１ワードデータとＭＵＸ３０２から供給された論理値１との論理和演算を行い、演算結果を読み出したアドレスに書き込む。即ち、ＣＭＭ２０８は、クリアされた後、あるアドレスへの１回目のアクセスに対しては論理値０を出力し、２回目以降のアクセスに対しては論理値１を出力する。

セレクタ３０４は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号のうちの前記上位ビット以外の下位ビット（例えば４ビット）に基づいて、ＣＭＭ２０８が前記上位ビットに基づいて読み出した複数ビットの１ワードデータうちの１ビットを選択し、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号が示すアドレスについての被試験メモリ１２０に対する試験が１回目であるか否かを示す情報であるＣＭＭ制御信号として出力し、ＡＦＭ２０６に供給する。

以上のように、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号を上位ビットと下位ビットに分割し、上位ビットをアドレス信号としてＣＭＭ２０８に供給し、下位ビットをセレクト信号としてセレクタ３０４に供給して、ＣＭＭ２０８から所望の１ビットを抽出する構成にすることによって、ＣＭＭ２０８のアドレス幅を小さくすることができる。そして、ＣＭＭ２０８のアドレス幅が小さいことで、ＣＭＭ２０８のクリア処理に要する時間が低減できる。

図４は、本実施形態に係るＡＦＭ２０６のデータ書き込み回路の構成の一例を示す。不良解析メモリ１１０は、ＡＦＭ２０６のデータ書き込み回路として、論理積回路４０２、論理和回路４０４、Ｄフリップフロップ回路（以下、「ＤＦＦ」と呼ぶ。）４０６、及びＭＵＸ４０８を有する。

ＡＦＭ２０６は、ＡＦＭアドレスフォーマッタ２０２からアドレス信号が供給されると、供給されたアドレス信号が示すアドレスからデータを読み出し、論理積回路４０２に供給する。論理積回路４０２は、ＡＦＭ２０６にアドレス信号が供給されることによってアドレスから読み出されたデータと、ＣＭＭ２０８にアドレス信号が供給されることによって読み出された、アドレスに対応づけてＣＭＭ２０８に保持されているデータであるＣＭＭ制御信号との論理積演算を行い、演算結果を出力し、論理和回路４０４に供給する。論理和回路４０４は、論理比較器１０８が発生し、ＡＦＭ制御部２０４から供給された論理値０のパスデータ又は論理値１のフェイルデータと、論理積回路４０２の演算結果との論理和演算を行い、演算結果を出力し、ＤＦＦ４０６に供給する。ＤＦＦ４０６は、ＡＦＭ２０６がリード動作からライト動作に切り替わる間、論理和回路４０４が出力したデータをラッチし、ＡＦＭ２０６に供給する。

ＭＵＸ４０８は、ＡＦＭ２０６へのフェイルデータの格納動作時とその他の動作時とでＡＦＭ２０６への書き込みデータを切り替える。具体的には、ＭＵＸ４０８は、ＡＦＭ２０６へのフェイルデータの格納動作時には、ＤＦＦ４０６から供給されたデータを選択してＡＦＭ２０６に供給する。また、ＭＵＸ４０８は、ＡＦＭ２０６が正常か否かを確認する場合には、ＷＴＤを選択してＡＦＭ２０６に供給する。そして、ＡＦＭ２０６は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号示すアドレスに、ＭＵＸ４０８から供給された、論理和回路４０４の演算結果を格納する。

即ち、ＡＦＭアドレスフォーマッタ２０２から供給されるアドレス信号が示すアドレスについての被試験メモリ１２０に対する試験が１回目である場合には、ＣＭＭ２０８から論理値０のＣＭＭ制御信号が出力されるので、論理積回路４０２は論理値０のデータを出力する。したがって、論理和回路４０４からＡＦＭ２０６へは、ＡＦＭ制御部２０４から出力されたパスデータ及びフェイルデータがそのまま供給され、上書き動作によりＡＦＭ２０６に格納される。一方、ＡＦＭアドレスフォーマッタ２０２から供給されるアドレス信号が示すアドレスについての被試験メモリ１２０に対する試験が１回目でない場合には、ＣＭＭ２０８から論理値１のＣＭＭ制御信号が出力されるので、論理積回路４０２はＡＦＭ２０６から読み出されたデータをそのまま出力する。したがって、論理和回路４０４からＡＦＭ２０６へは、ＡＦＭ２０６から読み出されたデータにＡＦＭ制御部２０４から出力されたフェイルデータのみが累積されたデータが供給され、リードモディファイライト動作によりＡＦＭ２０６に格納される。

本実施形態に係る試験装置１００によれば、ＡＦＭ２０６のアドレス毎に当該アドレスに対する試験が１回目であるか否かを識別する手段としてＣＭＭ２０８を備えることにより、試験終了後、次の試験を開始する前にＡＦＭ２０６のクリア処理を行う必要がなく、不良救済解析器１１２による不良救済解析に並行してＣＭＭ２０８のクリア処理を行うことで、待ち時間を生じさせることなく次の試験を開始することができる。したがって、従来技術による不良救済解析フローに比べ、ＡＦＭ２０６のクリア処理に要する時間が節約できるので、単位時間当たりの試験回数を増加させることができ、試験のスループットの向上を図ることができる。また、被試験メモリ１２０の容量の増加に伴って、ＡＦＭ２０６の容量が増加した場合であっても、試験のスループットが低下することがない。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

試験装置１００の構成の一例を示す図である。 不良解析メモリ１１０の構成の一例を示す図である。 ＣＭＭ２０８のデータ書き込み回路の構成の一例を示す図である。 ＡＦＭ２０６のデータ書き込み回路の構成の一例を示す図である。 従来技術による不良救済解析フローを示す図である。

符号の説明

１００ 試験装置
１０２ タイミング発生器
１０４ パターン発生器
１０６ 波形整形器
１０８ 論理比較器
１１０ 不良解析メモリ
１１２ 不良救済解析器
１２０ 被試験メモリ
２０２ ＡＦＭアドレスフォーマッタ
２０４ ＡＦＭ制御部
２０６ ＡＦＭ
２０８ ＣＭＭ
３０２ ＭＵＸ
３０４ セレクタ
４０２ 論理積回路
４０４ 論理和回路
４０６ ＤＦＦ
４０８ ＭＵＸ

Claims (10)

1. 被試験メモリを試験する試験装置であって、
   前記被試験メモリに供給するアドレス信号及びデータ信号、並びに前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号を発生するパターン発生器と、
   前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号と前記期待値信号とを比較して、前記出力信号と前記期待値信号とが一致する場合にパスデータを発生し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する論理比較器と、
   前記アドレス信号が示すアドレスについての前記被試験メモリに対する試験が１回目であるか否かを示す情報を出力するクリアマーク出力部と、
   前記アドレスについての前記被試験メモリに対する試験が１回目であることを示す情報を前記クリアマーク出力部が出力する場合には、前記パスデータ及び前記フェイルデータを上書き動作により前記アドレスに格納し、前記アドレスについての前記被試験メモリに対する試験が１回目でないことを示す情報を前記クリアマーク出力部が出力する場合には、前記フェイルデータのみを重ね書きするリードモディファイライト動作により前記アドレスに格納するアドレスフェイルメモリと
   を備え、
   前記クリアマーク出力部は、
   前記アドレスフェイルメモリのアドレス幅より小さいアドレス幅をもち、前記アドレスフェイルメモリのアドレス幅のビット数の容量をもち、前記被試験メモリの前記アドレスについての試験が１回目であるか否かを示す情報を、前記アドレス毎に保持するクリアマークメモリ
   を有する試験装置。
2. 前記クリアマークメモリは、前記被試験メモリの前記アドレスについての試験が１回目である場合には、前記アドレスに対応づけて論理値０のデータを保持し、前記被試験メモリの前記アドレスについての試験が１回目でない場合には、前記アドレスに対応づけて論理値１のデータを保持し、
   当該試験装置は、
   前記アドレスフェイルメモリに前記アドレス信号が供給されることによって前記アドレスフェイルメモリの前記アドレスから読み出されたデータと、前記クリアマークメモリに前記アドレス信号が供給されることによって読み出された、前記アドレスに対応づけて前記クリアマークメモリに保持されているデータとの論理積演算を行い、演算結果を出力する論理積回路と、
   前記論理比較器が発生した論理値０の前記パスデータまたは論理値１の前記フェイルデータと、前記論理積回路の演算結果との論理和の演算結果を出力する論理和回路と
   をさらに備え、
   前記アドレスフェイルメモリは、前記アドレスに、前記論理和回路の演算結果を格納する
   請求項１に記載の試験装置。
3. 前記アドレスフェイルメモリに格納された前記パスデータ及び前記フェイルデータに基づいて、前記被試験メモリの不良救済解析を行う不良救済解析器
   をさらに備え、
   前記クリアマークメモリは、前記不良救済解析器による不良救済解析に並行してクリアされ、前記被試験メモリの前記アドレスについての試験が１回目であることを示す情報を保持する
   請求項１または請求項２に記載の試験装置。
4. 前記クリアマークメモリは、データクリアに要する時間が前記アドレスフェイルメモリより短い
   請求項１乃至請求項３のいずれかに記載の試験装置。
5. 前記クリアマークメモリは、前記アドレス信号のうちの上位ビットが示すアドレスに保持している複数ビットの１ワードデータを読み出し、
   前記クリアマーク出力部は、
   前記アドレス信号のうちの前記上位ビット以外の下位ビットに基づいて、前記クリアマークメモリが読み出した前記複数ビットのうちの１ビットを選択し、前記被試験メモリの前記アドレスについての試験が１回目であるか否かを示す情報として出力するセレクタ
   をさらに有する請求項１乃至請求項４のいずれかに記載の試験装置。
6. 被試験メモリを試験する試験方法であって、
   前記被試験メモリにアドレス信号及びデータ信号を供給する段階と、
   前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号を、前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号と比較し、前記出力信号と前記期待値信号とが一致する場合にパスデータを発生し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する段階と、
   アドレスフェイルメモリのアドレス幅より小さいアドレス幅をもち、前記アドレスフェイルメモリのアドレス幅のビット数の容量をもち、前記被試験メモリの前記アドレスについての試験が１回目であるか否かを示す情報を、前記アドレス毎に保持するクリアマークメモリから、前記アドレス信号が示すアドレスについての前記被試験メモリに対する試験が１回目であるか否かを示す情報を出力する段階と、
   前記アドレス信号が示すアドレスについての前記被試験メモリに対する試験が１回目である場合には、前記パスデータ及び前記フェイルデータを上書き動作により前記アドレスフェイルメモリの前記アドレスに格納し、前記アドレスについての前記被試験メモリに対する試験が１回目でない場合には、前記フェイルデータのみを重ね書きするリードモディファイライト動作により前記アドレスフェイルメモリの前記アドレスに格納する段階と
   を備え試験方法。
7. 前記被試験メモリの前記アドレスについての試験が１回目であるか否かを示す情報を、前記アドレス毎にクリアマークメモリに保持する段階
   をさらに備える請求項６に記載の試験方法。
8. 前記クリアマークメモリに保持する段階は、
   前記被試験メモリの前記アドレスについての試験が１回目である場合には、前記アドレスに対応づけて論理値０のデータを前記クリアマークメモリに保持し、前記被試験メモリの前記アドレスについての試験が１回目でない場合には、前記アドレスに対応づけて論理値１のデータを前記クリアマークメモリに保持する段階
   を有し、
   前記アドレスフェイルメモリの前記アドレスに格納する段階は、
   前記アドレスフェイルメモリに前記アドレス信号が供給されることによって前記アドレスフェイルメモリの前記アドレスから読み出されたデータと、前記クリアマークメモリに前記アドレス信号が供給されることによって読み出された、前記アドレスに対応づけて前記クリアマークメモリに保持されているデータとの論理積演算を行い、演算結果を出力する論理積段階と、
   論理値０の前記パスデータまたは論理値１の前記フェイルデータと、前記論理積段階の演算結果との論理和の演算結果を出力する論理和段階と、
   前記アドレスに、前記論理和段階の演算結果を前記アドレスフェイルメモリに格納する段階と
   を有する請求項７に記載の試験方法。
9. 前記アドレスフェイルメモリに格納された前記パスデータ及び前記フェイルデータに基づいて、前記被試験メモリの不良救済解析を行う不良救済解析段階と、
   前記不良救済解析段階の不良救済解析に並行して前記クリアマークメモリをクリアし、前記被試験メモリの前記アドレスについての試験が１回目であることを示す情報を保持する段階と
   をさらに備える請求項６乃至請求項８のいずれかに記載の試験方法。
10. 前記アドレス信号のうちの上位ビットが示すアドレスに前記クリアマークメモリが保持している複数ビットの１ワードデータを読み出す段階と、
    前記アドレス信号のうちの前記上位ビット以外の下位ビットに基づいて、前記クリアマークメモリから読み出した前記複数ビットのうちの１ビットを選択し、前記被試験メモリの前記アドレスについての試験が１回目であるか否かを示す情報として出力する段階と
    をさらに備える請求項６乃至請求項９のいずれかに記載の試験方法。

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