JP4119417B2 - 試験装置及び試験方法 - Google Patents

Description

本発明は、試験装置及び試験方法に関する。特に本発明は、複数の記憶領域に対して同時にデータの書き込み又は読み出しを行う被試験メモリを試験する試験装置及び試験方法に関する。

従来の試験装置は、被試験メモリが有する複数のブロックのアドレスに対応づけて当該ブロックについての試験結果をバッドブロックメモリに格納し、不良ブロックのマップを生成する。そして、不良ブロックのマップを参照して、被試験メモリの良否判定を行う。具体的には、被試験メモリが有する不良ブロックに対して無駄な試験が繰り返して行われないように、不良ブロックへの試験パターンデータの書き込み、及び不良ブロックからの出力データの期待値との比較を禁止することで、試験のスループットが低下することを防止する（例えば、特許文献１参照。）。
特開２００２−１５５９６号公報

近年、いわゆるマルチバンク動作によりデータの書き込み又は読み出しを行うＡＮＤ型フラッシュメモリが開発されている。ＡＮＤ型フラッシュメモリは、複数のブロックを含むバンクを複数有し、複数のバンクのそれぞれに対応して設けられた複数のデータレジスタに供給されたデータを、複数のバンクのそれぞれが含む複数のブロックのそれぞれに同時に書き込み、また、複数のバンクのそれぞれが含む複数のブロックそれぞれに格納されたデータを複数のデータレジスタのそれぞれに同時に読み出す。

従来の試験装置では、不良ブロックのマップを参照して、被試験メモリの不良ブロックへの試験パターンデータの書き込みを禁止することによって無駄な試験の繰り返しを防止している。しかしながら、上記のようなＡＮＤ型フラッシュメモリを同様の方法で試験すると、不良ブロック以外のブロックの試験が適切に行われない場合が生じてしまうという課題がある。また、特開２００２−１５５９６号公報に開示された試験装置は、ハードウェア構成が大きく複雑になってしまうという課題がある。

そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、複数の記憶領域に対して同時にデータの書き込み又は読み出しを行う被試験メモリを試験する試験装置であって、被試験メモリが有する複数の記憶領域のそれぞれを示す複数のアドレス、及び複数の記憶領域のそれぞれに書き込むべき複数の試験パターンデータを発生するパターン発生器と、被試験メモリが有する複数の記憶領域のうちの不良の記憶領域を示す情報を格納する不良記憶領域格納部と、パターン発生器が発生した所定のアドレスが、不良記憶領域格納部が格納する不良の記憶領域を示す場合に、書込禁止信号を被試験メモリに供給することにより、被試験メモリへの試験パターンデータの書き込みを禁止する書込禁止信号発生部と、所定のアドレスが示す記憶領域に供給すべき試験パターンデータの発生が終了すると、書込強制有効信号を被試験メモリに供給することにより、被試験メモリへの試験パターンデータの書き込みの禁止を解除する書込強制有効信号発生部とを備える。

パターン発生器は、アドレスと試験パターンデータとの組を連続して複数被試験メモリに供給して被試験メモリが有する複数のデータレジスタに保持させた後、複数の試験パターンデータを複数のデータレジスタから複数のアドレスのそれぞれが示す記憶領域に転送することを被試験メモリに実行させる実行コマンドを発生して被試験メモリに供給し、書込強制有効信号発生部は、パターン発生器が実行コマンドを被試験メモリに供給する前に、書込強制有効信号を供給してもよい。

書込強制有効信号発生部は、パターン発生器が連続して被試験メモリに供給するアドレスと試験パターンデータとの組のうちの最後の組に含まれるアドレスが、不良記憶領域格納部が格納する不良の記憶領域を示す場合に、最後の組と実行コマンドとの間に書込強制有効信号を供給してもよい。

パターン発生器が発生したアドレス及び試験パターンデータに応じて被試験メモリが出力した出力データを予め生成された期待値データと比較する論理比較器と、不良記憶領域格納部が格納する不良の記憶領域から読み出された出力データが被試験メモリから出力される場合に、比較禁止信号を論理比較器に供給することにより、論理比較器による出力データと期待値データとの比較を禁止する比較禁止信号発生部と、不良記憶領域格納部が格納する不良の記憶領域から読み出された出力データの被試験メモリからの出力が終了すると、比較強制有効信号を論理比較器に供給することにより、論理比較器による出力データと期待値データとの比較の禁止を解除する比較強制有効信号発生部とをさらに備えてもよい。

被試験メモリは、複数の記憶領域である複数のブロックを有する複数のバンクと、複数のバンクのそれぞれに対応した複数のデータレジスタとを備え、複数のデータレジスタのそれぞれに供給されたデータを、複数のバンクのそれぞれが有する複数のブロックのそれぞれに同時に書き込み、不良記憶領域格納部は、ブロックのアドレスに対応づけて、当該アドレスが示すブロックが不良であることを示す情報を格納してもよい。

本発明の第２の形態によると、複数の記憶領域に対して同時にデータの書き込み又は読み出しを行う被試験メモリを試験する試験方法であって、被試験メモリが有する複数の記憶領域のそれぞれを示す複数のアドレス、及び複数の記憶領域のそれぞれに書き込む複数の試験パターンデータを発生するパターン発生段階と、被試験メモリが有する複数の記憶領域のうちの不良の記憶領域を示す情報を不良記憶領域格納部に格納する不良記憶領域格納段階と、パターン発生段階において発生した所定のアドレスが、不良記憶領域格納部が格納する不良の記憶領域を示す場合に、書込禁止信号を発生して、被試験メモリへの試験パターンデータの書き込みを禁止する書込禁止信号発生段階と、所定のアドレスが示す記憶領域に供給すべき試験パターンデータの発生が終了すると、書込強制有効信号を発生して、被試験メモリへの試験パターンデータの書き込みの禁止を解除する書込強制有効信号発生段階とを備える。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本発明によれば、マルチバンク動作により複数のブロックに対して同時にデータの書き込み又は読み出しを行う被試験メモリを適切に試験する試験装置及び試験方法を提供できる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ドライバ１０８、コンパレータ１１０、論理比較器１１２、フェイルメモリ１１４、及び良否判定部１１６を備える。

本実施形態に係る試験装置１００では、被試験メモリ１５０の不良ブロックを重複して試験させないで試験のスループットを上げること、被試験メモリ１５０が複数のブロックを有するバンクを複数備えるＡＮＤ型フラッシュメモリ等である場合であって、複数のブロックに対して同時にデータの書き込み又は読み出しを行うマルチバンク動作させた場合であっても被試験メモリ１５０を適切に試験することを目的とする。

パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を出力して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータに基づいて周期クロック及び遅延クロックを発生して、周期クロックをパターン発生器１０４に供給し、遅延クロックを波形整形器１０６に供給する。そして、パターン発生器１０４は、被試験メモリ１５０が有する複数の記憶領域であるブロックのそれぞれを示すアドレス、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータを発生して、波形整形器１０６に供給する。

波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックに基づいて、パターン発生器１０４が発生した試験パターンデータが示す試験パターン信号を生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレス、及び生成した試験パターン信号を、ドライバ１０８を介して被試験メモリ１５０に供給する。

また、パターン発生器１０４は、被試験メモリ１５０がアドレス及び試験パターン信号に応じて出力すべき出力データである期待値データを予め発生して、論理比較器１１２に供給する。そして、論理比較器１１２は、アドレス及び試験パターンデータに応じて被試験メモリ１５０が出力した出力データと、パターン発生器１０４から供給された期待値データとを比較して、出力データと期待値データとが一致しない場合にフェイルデータを出力する。

フェイルメモリ１１４は、論理比較器１１２が出力したフェイルデータを、パターン発生器１０４が発生したアドレスに対応づけて順次格納する。また、フェイルメモリ１１４は、論理比較器１１２が出力したフェイルデータの数をバンク毎に計数する。そして、良否判定部１１６は、フェイルメモリ１１４が格納するフェイルデータ、及びフェイルメモリ１１４が計数したフェイルデータの数に基づいて、被試験メモリ１５０の良否判定を行う。

本実施形態に係る試験装置１００によれば、複数のブロックを有するバンクを複数備える被試験メモリ１５０の試験において、被試験メモリ１５０の不良ブロックを重複して試験させないで試験のスループットを上げることができ、また、被試験メモリ１５０をマルチバンク動作させた場合であっても適切に試験することができる。

図２及び図３は、本実施形態に係る被試験メモリ１５０の構成の一例を示す。また、図４は、本実施形態に係る被試験メモリ１５０の不良情報の一例を示す。図２、図３、及び図４においては、被試験メモリ１５０の一例である、１ＧｂｉｔのＡＮＤ型フラッシュメモリについて説明する。

図３に示すように、１ＧｂｉｔのＡＮＤ型フラッシュメモリは、４つのバンク（バンク０〜３）に分かれている。そして、図２に示すように、１つのバンクは８１９２ブロック、１つのブロックは２ページ、１つのページは２０４８ｂｙｔｅのデータエリアと６４ｂｙｔｅの不良情報エリアとで構成される。また、ＡＮＤ型フラッシュメモリは、出荷時にすべてのブロックが使用できるわけではなく、一部に試験装置１００により発見された不良ブロックを含む。そこで、ＡＮＤ型フラッシュメモリを使用する場合に、各ページの不良情報エリアに書き込まれた不良情報に基づいて不良ブロックを判別し、不良ブロックを避けて使用する。例えば、図４に示すようなデータがページの不良情報エリアに書き込まれている場合には、使用可能なブロックであると判別される。

図５及び図６は、本実施形態に係る被試験メモリ１５０のマルチバンク動作の一例を示す。なお、図５（ａ）は、被試験メモリ１５０の構成及びデータ書込動作の順序の一例を示す。また、図５（ｂ）は、被試験メモリ１５０への書込データの一例を示す。また、図６（ａ）は、被試験メモリ１５０の構成及びデータ読出動作の順序の一例を示す。また、図６（ｂ）は、被試験メモリ１５０への読出データの一例を示す。

図５（ａ）及び図６（ａ）に示すように、被試験メモリ１５０は、複数のブロックを有する複数のバンク０〜３と、複数のバンクのそれぞれに対応した複数のデータレジスタ５００〜５０３と、Ｉ／Ｏピン５０４とを備える。Ｉ／Ｏピン５０４は、被試験メモリ１５０に入力されたデータを複数のデータレジスタ５００〜５０３に供給し、また、ブロックから出力されデータレジスタ５００〜５０３に保持されたデータを外部に供給する。

まず、図５（ｂ）を参照して、被試験メモリ１５０によるデータ書込動作について説明する。Ｉ／Ｏピン５０４は、図５（ｂ）に示すようなデータ列を被試験メモリ１５０に入力する。即ち、Ｉ／Ｏピン５０４は、データの入力コマンドと、バンクが有するブロックを示すアドレスと、当該アドレスが示すブロックに書き込むべきデータとを連続して入力し、バック０〜３毎にデータレジスタ５００〜５０３にデータを格納する（ステップ（１）〜（４））。そして、データレジスタ５００〜５０３にデータが格納された後、Ｉ／Ｏピン５０４から書込コマンドが入力されることにより、データレジスタ５００〜５０３は、それぞれが格納しているデータを、バンク０〜３のうちの対応するバンクのブロックに同時に書き込む（ステップ（５））。データレジスタ５００〜５０３からブロックへのデータの書き込みが終わったか否かは、被試験メモリ１５０のＲＹ／ＢＹピンのレベルによって判別される。例えば、ＲＹ／ＢＹピンのレベルがＬｏｗレベルである場合には、被試験メモリ１５０の内部動作が実行中であると判別され、ＲＹ／ＢＹピンのレベルがＨｉレベルである場合には、被試験メモリ１５０の内部動作が終了していると判別される。

次に、図６（ｂ）を参照して、被試験メモリ１５０によるデータ読出動作について説明する。Ｉ／Ｏピン５０４は、図６（ｂ）に示すようなデータ列を被試験メモリ１５０に入力する。即ち、Ｉ／Ｏピン５０４は、データの出力コマンドと、バンク０〜３が有するブロックを示すアドレスとを連続して入力した後、データの読み出しの実行コマンドを入力する。実行コマンドが入力されると、入力されたアドレスが示すブロックに格納されているデータが、バンク０〜３が有するブロックからデータレジスタ５００〜５０３に同時に読み出される（ステップ（１））。データレジスタ５００〜５０３にデータが読み出されると、被試験メモリ１５０のＲＹ／ＢＹピンのレベルがＨｉレベルに推移する。そして、再度ブロックを示すアドレスが入力されることにより、データレジスタ５００〜５０３が保持しているデータが、順次Ｉ／Ｏピン５０４から外部に出力される（ステップ（２）〜（５））。

図７は、本実施形態に係る試験装置１００の詳細な構成の第１の例を示す。本例に係る試験装置１００は、図１に示した構成に加え、波形発生器７００及びアドレス選択器７１０をさらに備える。また、フェイルメモリ１１４は、論理和回路７０４及びバッドブロックメモリ７０６を有する。

被試験メモリ１５０にデータを書き込んだ場合、一度の書込動作で適切にデータが書き込まれないことがある。そのため、被試験メモリ１５０の内部において書き込みを行ったデータの期待値と、書き込まれたデータとを比較して、両者が一致するまで書き込みを繰り返す。そして、書き込みの繰り返しにはリミットが設けられており、リミットを越えても書き込みが適切にできないブロックは、不良ブロックとして扱われる。

試験装置１００による被試験メモリ１５０の試験においては、不良ブロックが以降のテスト項目において試験されないようにしないと、不良ブロックに対する書き込みの繰り返しに時間を要してしまい、試験のスループットを低減させてしまう。そこで、試験装置１００は、不良ブロックを試験対象から除外して、以降のテスト項目の試験を行う。

以下、本例に係る試験装置１００の動作を説明する。論理比較器１１２は、被試験メモリ１５０から出力された出力データと、パターン発生器１０４から供給された期待値データとを比較し、両者が一致しない場合にはフェイルデータを発生してバッドブロックメモリ７０６に供給する。バッドブロックメモリ７０６は、被試験メモリ１５０が有する複数のブロックのうちの不良ブロックを示す情報を格納する。

具体的には、アドレス選択器７１０は、出力データを格納していた被試験メモリ１５０のブロックのアドレスに対応するバッドブロックメモリ７０６のアドレスをバッドブロックメモリ７０６に供給する。そして、バッドブロックメモリ７０６は、出力データを格納していたブロックのアドレスに対応づけて、当該アドレスが示すブロックが不良であることを示す情報として、論理比較器１１２から供給されたフェイルデータを格納する。

なお、論理和回路７０４は、バッドブロックメモリ７０６のリードモディファイライト動作を実現する。即ち、アドレス選択器７１０からバッドブロックメモリ７０６にアドレスが供給されることにより、バッドブロックメモリ７０６から読み出されたデータ列と、論理比較器１１２から供給されたフェイルデータとを論理和演算し、アドレス選択器７１０からバッドブロックメモリ７０６に供給されるアドレスに再度書き込む。

バッドブロックメモリ７０６が、ブロックのアドレスに対応づけて、当該アドレスが示すブロックが不良であることを示す情報を格納すると、それ以降のテスト項目においては、当該アドレスが示すブロックについての試験が禁止される。具体的には、被試験メモリ１５０における試験対象のブロックのアドレスに対応するバッドブロックメモリ７０６のアドレスがバッドブロックメモリ７０６に供給されると、バッドブロックメモリ７０６は、当該アドレスに格納しているフェイルデータを比較禁止信号として発生し、論理比較器１１２に供給する。これにより、論理比較器１１２は、出力データと期待値データとの比較処理が禁止される。

さらに、バッドブロックメモリ７０６は、当該アドレスに格納しているフェイルデータを書込禁止信号として発生し、波形発生器７００に供給してもよい。そして、波形発生器７００は、バッドブロックメモリ７０６から書込禁止信号が供給されると、ライトイネーブル信号を制御して被試験メモリ１５０のライトイネーブルピンに供給する。これにより、被試験メモリ１５０の不良ブロックに対する過剰な書き込みが禁止される。

論理比較器１１２による論理比較が禁止されている場合、論理比較が禁止されているサイクルについての比較結果は強制的にパスとみなされ、次のアドレス又はテスト項目に進む。したがって、論理比較が行われないことによって不良ブロックに対する試験が繰り返し行われず、次のブロックの試験に進むことができる。そして、被試験メモリ１５０の全体の不良ブロックの数が、被試験メモリ１５０が備えるリペア回路を使用して救済できる数よりも多くなった場合には、被試験メモリ１５０を不良デバイスとして排除し、当該被試験メモリ１５０については以降のテスト項目を行わない。このようにして、試験中に発見された不良ブロックをマスクして試験をすることによって、不良ブロックが原因となる試験時間の増大を防ぐことができ、また、不良デバイスを早期に排除することができる。

図８は、本実施形態に係る被試験メモリ１５０に対するライトイネーブル信号の一例を示す。具体的には、図８には、被試験メモリ１５０のＩ／Ｏピン５０４から入力されるデータ列と、被試験メモリ１５０のＲＹ／ＢＹピンのレベルと、バンク１の試験対象となるブロックが不良ブロックである場合のライトイネーブル信号と、バンク３の試験対象となるブロックが不良ブロックである場合のライトイネーブル信号とを示す。

まず、バンク１の試験対象となるブロックが不良ブロックである場合について説明する。この場合、マルチバンク動作により被試験メモリ１５０にデータを書き込むと、バンクバンク１の試験中において、バッドブロックメモリ７０６は書込禁止信号及び比較禁止信号を発生する。これにより、波形発生器７００が、被試験メモリ１５０への書き込みが禁止されるように、ライトイネーブル信号をＨｉレベルに制御する。そのため、バンク１に対応するデータレジスタ５０１レジスタには、Ｉ／Ｏピン５０４から入力されたデータが書き込まれない。

次に、バンク２の試験が開始されると、即ち、試験対象のアドレスがバンク２のブロックに移行すると、バンク２の試験対象となるブロックは不良ブロックではないので、バッドブロックメモリ７０６は書込禁止信号を発生しない。したがって、バンク２及びバンク３に対応するデータレジスタ５０２及び５０３には、Ｉ／Ｏピン５０４から入力されたデータが書き込まれる。そして、実行コマンドが入力されることによって、データレジスタ５００、５０２、及び５０３に書き込まれたデータが対応するブロックに書き込まれる。その後、ブロックに書き込まれたデータが読み出されて論理比較器１１２において期待値データと比較されるが、バンク１のブロックについての試験については、論理比較器１１２による論理比較が禁止されているので、比較結果は強制的にパスとみなされる。

次に、バンク３の試験対象となるブロックが不良ブロックである場合について説明する。この場合、マルチバンク動作により被試験メモリ１５０にデータを書き込むと、バンクバンク３の試験中において、バッドブロックメモリ７０６は書込禁止信号及び比較禁止信号を発生する。これにより、波形発生器７００が、被試験メモリ１５０への書き込みが禁止されるように、ライトイネーブル信号をＨｉレベルに制御する。

その後、実行コマンドが入力されるが、図８に示すライトイネーブル信号Ａのように、バッドブロックメモリ７０６は書込禁止信号及び比較禁止信号を発生し続けている。そのため、データレジスタ５００、５０１、及び５０２に書き込まれたデータが対応するブロックに書き込まれない。また、論理比較器１１２による論理比較が禁止されているので、ＲＹ／ＢＹピンのレベルを検出して、バンク０〜３についての比較結果はすべて強制的にパスとみなされてしまう。

このように、マルチバンク動作により書き込み試験を行った場合に、バンク３の試験対象となるブロックが不良ブロックであると、バンク０〜２についての試験も行われないこととなってしまう。そのため、バンク３のブロックのみが不良ブロックである場合には、被試験メモリ１５０が備えるリペア回路を使用して救済できる場合があるが、バンク０〜２のブロックについては、試験することができないので、不良ブロックであるか否かをも判断することができない。そこで、バンク３の試験対象となるブロック不良ブロックである場合のライトイネーブル信号を、図８に示すライトイネーブル信号Ｂのように制御することにより、このような課題を解決する試験装置１００の構成を以下に説明する。

図９は、本実施形態に係る試験装置１００の詳細な構成の第２の例を示す。本例に係る試験装置１００は、図１に示した構成に加え、波形発生器８００、論理積回路８０２、強制有効信号発生部８０８、及びアドレス選択器８１０をさらに備える。また、フェイルメモリ１１４は、論理和回路８０４及びバッドブロックメモリ８０６を有する。

なお、バッドブロックメモリ８０６は、本発明の不良記憶領域格納部、書込禁止信号発生部、及び比較禁止信号発生部の一例であり、本発明の不良記憶領域格納部、書込禁止信号発生部、及び比較禁止信号発生部としての機能を有する。また、強制有効信号発生部８０８は、本発明の書込強制有効信号発生部及び比較強制有効信号発生部の一例であり、本発明の書込強制有効信号発生部及び比較強制有効信号発生部としての機能を有する。

以下、本例に係る試験装置１００の動作を説明する。論理比較器１１２は、被試験メモリ１５０から出力された出力データと、パターン発生器１０４から供給された期待値データとを比較し、両者が一致しない場合にはフェイルデータを発生してバッドブロックメモリ８０６に供給する。バッドブロックメモリ８０６は、被試験メモリ１５０が有する複数のブロックのうちの不良ブロックを示す情報を格納する。

具体的には、アドレス選択器８１０は、出力データを格納していた被試験メモリ１５０のブロックのアドレスに対応するバッドブロックメモリ８０６のアドレスをバッドブロックメモリ８０６に供給する。そして、バッドブロックメモリ８０６は、出力データを格納していたブロックのアドレスに対応づけて、当該アドレスが示すブロックが不良であることを示す情報として、論理比較器１１２から供給されたフェイルデータを格納する。

なお、論理和回路８０４は、バッドブロックメモリ８０６のリードモディファイライト動作を実現する。即ち、アドレス選択器８１０からバッドブロックメモリ８０６にアドレスが供給されることにより、バッドブロックメモリ８０６から読み出されたデータ列と、論理比較器１１２から供給されたフェイルデータとを論理和演算し、アドレス選択器８１０からバッドブロックメモリ８０６に供給されるアドレスに再度書き込む。

バッドブロックメモリ８０６は、パターン発生器１０４が発生した所定のアドレスが、バッドブロックメモリ８０６が格納する不良ブロックを示す場合に、書込禁止信号を被試験メモリ１５０に供給することにより、被試験メモリ１５０への試験パターンデータの書き込みを禁止する。具体的には、バッドブロックメモリ８０６は、当該アドレスに格納しているフェイルデータを書込禁止信号として発生し、論理積回路８０２を介して波形発生器８００に供給する。そして、波形発生器８００は、バッドブロックメモリ８０６から書込禁止信号が供給されると、ライトイネーブル信号を制御して被試験メモリ１５０のライトイネーブルピンに供給する。これにより、被試験メモリ１５０の不良ブロックに対する過剰な書き込みが禁止される。

バッドブロックメモリ８０６は、バッドブロックメモリ８０６が格納する被試験メモリ１５０の不良ブロックから読み出された出力データが被試験メモリ１５０から出力される場合に、比較禁止信号を論理比較器１１２に供給することにより、論理比較器１１２による出力データと期待値データとの比較を禁止する。具体的には、被試験メモリ１５０における試験対象のブロックのアドレスに対応するバッドブロックメモリ８０６のアドレスが、アドレス選択器８１０からバッドブロックメモリ８０６に供給されると、バッドブロックメモリ８０６は、当該アドレスに格納しているフェイルデータを比較禁止信号として発生し、論理積回路８０２を介して論理比較器１１２に供給する。これにより、論理比較器１１２は、出力データと期待値データとの比較処理が禁止される。

強制有効信号発生部８０８は、不良ブロックに供給すべき試験パターンデータの発生が終了すると、書込強制有効信号を被試験メモリ１５０に供給することにより、被試験メモリ１５０への試験パターンデータの書き込みの禁止を解除する。具体的には、強制有効信号発生部８０８は、論理積回路８０２に書込強制有効信号を供給する。そして、論理積回路８０２は、バッドブロックメモリ８０６から供給された書込禁止信号と、強制有効信号発生部８０８から供給された書込強制有効信号の反転信号とを論理積演算して波形発生器８００に供給する。そして、波形発生器８００は、論理積回路８０２から供給される信号に基づいて、ライトイネーブル信号を制御して被試験メモリ１５０のライトイネーブルピンに供給する。これにより、被試験メモリ１５０の不良ブロックに対する書き込みが強制的に有効にされる。

また、強制有効信号発生部８０８は、バッドブロックメモリ８０６が格納する被試験メモリ１５０の不良ブロックから読み出された出力データの、被試験メモリ１５０からの出力が終了すると、比較強制有効信号を論理比較器１１２に供給することにより、論理比較器１１２による出力データと期待値データとの比較の禁止を解除する。具体的には、強制有効信号発生部８０８は、論理積回路８０２に比較強制有効信号を供給する。そして、論理積回路８０２は、バッドブロックメモリ８０６から供給された比較禁止信号と、強制有効信号発生部８０８から供給された比較強制有効信号の反転信号とを論理積演算して論理比較器１１２に供給する。そして、論理比較器１１２は、論理積回路８０２から供給される信号に基づいて、出力データと期待値データとの比較処理を強制的に有効にする。

なお、図５又は図８に示すように、パターン発生器１０４は、ブロックのアドレスと試験パターンデータとの組を連続して複数被試験メモリ１５０に供給して被試験メモリ１５０が有する複数のデータレジスタ５００〜５０３に保持させる。その後、パターン発生器１０４は、複数の試験パターンデータを複数のデータレジスタ５００〜５０３から複数のアドレスのそれぞれが示すブロックに転送することを被試験メモリ１５０に実行させる実行コマンドを発生して被試験メモリ１５０に供給する。このとき、強制有効信号発生部８０８は、パターン発生器１０４が実行コマンドを被試験メモリ１５０に供給する前に、書込強制有効信号を供給することが好ましい。また、強制有効信号発生部８０８は、パターン発生器１０４が連続して被試験メモリ１５０に供給するアドレスと試験パターンデータとの組のうちの最後の組に含まれるアドレスが、バッドブロックメモリ８０６が格納する不良ブロックを示す場合に、最後の組と実行コマンドとの間に書込強制有効信号を供給することが好ましい。

なお、データレジスタ５００〜５０３は、試験サイクルが終了する毎にデータが初期化、例えば全てのメモリセルに１が格納される。そして、初期化されているデータレジスタ５００〜５０３は、被試験メモリ１５０に実行コマンドが供給された場合であっても、保持しているデータをバンク０〜３のブロックにデータを書き込まない。そのため、書込禁止信号によってデータが供給されなかったデータレジスタ５００〜５０３は、バンク０〜３のブロックにデータを書き込まないので、不良ブロックに対するデータの書き込みによる試験時間の長期化を防ぐことができる。

以上のように、被試験メモリ１５０のマルチバンク動作によるデータの書込動作において、パターン発生器１０４が発生するアドレスと試験パターンデータとの最後の組が被試験メモリ１５０に入力された後に、バッドブロックメモリ８０６が被試験メモリ１５０に対して発生する書込禁止信号、及びバッドブロックメモリ８０６が論理比較器１１２に対して発生する比較信号が、強制有効信号発生部８０８が発生する書込強制有効信号及び比較強制有効信号によって無効にされる。そして、被試験メモリ１５０へのデータの書き込み、及び論理比較器１１２による論理比較を強制的に有効にされる。

この状態で、被試験メモリ１５０に実行コマンドが供給されることで、被試験メモリ１５０の内部動作が開始され、データレジスタ５００〜５０３に保持されたデータが、バンク０〜３が有するブロックに書き込まれる。また、論理比較器１１２によって、バンク０〜３が有するブロックから読み出された出力データが期待値データと比較される。したがって、強制有効信号発生部８０８を設けることによって、マルチバンク動作によりデータの書き込み又は読み出しを行う被試験メモリ１５０を適切に試験することができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

試験装置１００の構成を示す図である。 被試験メモリ１５０の構成を示す図である。 被試験メモリ１５０の構成を示す図である。 被試験メモリ１５０の不良情報を示す図である。 被試験メモリ１５０のマルチバンク動作を示す図である。 被試験メモリ１５０のマルチバンク動作を示す図である。 試験装置１００の詳細な構成の第１の例を示す図である。 被試験メモリ１５０に対するライトイネーブル信号を示す図である。 試験装置１００の詳細な構成の第２の例を示す図である。

符号の説明

１００ 試験装置
１０２ タイミング発生器
１０４ パターン発生器
１０６ 波形整形器
１０８ ドライバ
１１０ コンパレータ
１１２ 論理比較器
１１４ フェイルメモリ
１１６ 良否判定部
１５０ 被試験メモリ
５００ データレジスタ
５０１ データレジスタ
５０２ データレジスタ
５０３ データレジスタ
５０４ Ｉ／Ｏピン
７００ 波形発生器
７０４ 論理和回路
７０６ バッドブロックメモリ
７１０ アドレス選択器
８００ 波形発生器
８０２ 論理積回路
８０４ 論理和回路
８０６ バッドブロックメモリ
８０８ 強制有効信号発生部
８１０ アドレス選択器

Claims (4)

1. 複数のブロックを有する複数のバンクと、前記複数のバンクに対応した複数のデータレジスタとを備え、前記複数のデータレジスタのそれぞれに供給されたデータを、前記複数のバンクのそれぞれが有する前記複数のブロックのそれぞれに同時に書き込む被試験メモリを試験する試験装置であって、
   前記ブロックを示すアドレスと、当該ブロックに書き込むべき試験パターンデータとの組を連続して前記複数のデータレジスタのそれぞれに供給した後、複数の前記試験パターンデータを前記複数のデータレジスタから複数の前記アドレスのそれぞれが示す前記ブロックに転送することを前記被試験メモリに実行させる実行コマンドを発生して前記被試験メモリに供給するパターン発生器と、
   前記ブロックを示す前記アドレスに対応づけて、当該ブロックが不良であることを示す情報を格納する不良記憶領域格納部と、
   前記パターン発生器が発生した所定のアドレスが、不良の前記ブロックを示す場合に、書込禁止信号を前記被試験メモリに供給することにより、前記被試験メモリへの書き込みを禁止する書込禁止信号発生部と、
   前記パターン発生器が連続して前記複数のデータレジスタに供給する前記アドレスと前記試験パターンデータとの組のうちの最後の組に含まれる前記アドレスが不良の前記ブロックを示す場合に、前記最後の組と前記実行コマンドとの間に書込強制有効信号を前記被試験メモリに供給することにより、前記被試験メモリへの書き込みの禁止を解除する書込強制有効信号発生部と
   を備える試験装置。
2. 前記パターン発生器が発生した前記アドレス及び前記試験パターンデータに応じて前記被試験メモリが出力した出力データを予め生成された期待値データと比較する論理比較器と、
   不良の前記ブロックから読み出された前記出力データが前記被試験メモリから出力される場合に、比較禁止信号を前記論理比較器に供給することにより、前記論理比較器による前記出力データと前記期待値データとの比較を禁止する比較禁止信号発生部と、
   不良の前記ブロックから読み出された前記出力データの前記被試験メモリからの出力が終了すると、比較強制有効信号を前記論理比較器に供給することにより、前記論理比較器による前記出力データと前記期待値データとの比較の禁止を解除する比較強制有効信号発生部と
   をさらに備える請求項１に記載の試験装置。
3. 複数のブロックを有する複数のバンクと、前記複数のバンクに対応した複数のデータレジスタとを備え、前記複数のデータレジスタのそれぞれに供給されたデータを、前記複数のバンクのそれぞれが有する前記複数のブロックのそれぞれに同時に書き込む被試験メモリを試験する試験方法であって、
   前記ブロックを示すアドレスと、当該ブロックに書き込むべき試験パターンデータとの組を連続して前記複数のデータレジスタのそれぞれに供給した後、複数の前記試験パターンデータを前記複数のデータレジスタから複数の前記アドレスのそれぞれが示す前記ブロックに転送することを前記被試験メモリに実行させる実行コマンドを発生して前記被試験メモリに供給するパターン発生段階と、
   前記ブロックを示す前記アドレスに対応づけて、当該ブロックが不良であることを示す情報を不良記憶領域格納部に格納する不良記憶領域格納段階と、
   前記パターン発生段階において発生した所定のアドレスが、不良の前記ブロックを示す場合に、書込禁止信号を前記被試験メモリに供給することにより、前記被試験メモリへの書き込みを禁止する書込禁止信号発生段階と、
   前記パターン発生段階において連続して前記複数のデータレジスタに供給する前記アドレスと前記試験パターンデータとの組のうちの最後の組に含まれる前記アドレスが不良の前記ブロックを示す場合に、前記最後の組と前記実行コマンドとの間に書込強制有効信号を前記被試験メモリに供給することにより、前記被試験メモリへの書き込みの禁止を解除する書込強制有効信号発生段階と
   を備える試験方法。
4. 前記パターン発生段階において発生した前記アドレス及び前記試験パターンデータに応じて前記被試験メモリが出力した出力データを予め生成された期待値データと比較する論理比較段階と、
   不良の前記ブロックから読み出された前記出力データが前記被試験メモリから出力される場合に、比較禁止信号を発生することにより、前記論理比較段階における前記出力データと前記期待値データとの比較を禁止する比較禁止信号発生段階と、
   不良の前記ブロックから読み出された前記出力データの前記被試験メモリからの出力が終了すると、比較強制有効信号を発生することにより、前記論理比較段階における前記出力データと前記期待値データとの比較の禁止を解除する比較強制有効信号発生部と
   をさらに備える請求項３に記載の試験方法。

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