JP2006139892A - 試験装置及び試験方法 - Google Patents
試験装置及び試験方法 Download PDFInfo
- Publication number
- JP2006139892A JP2006139892A JP2004331219A JP2004331219A JP2006139892A JP 2006139892 A JP2006139892 A JP 2006139892A JP 2004331219 A JP2004331219 A JP 2004331219A JP 2004331219 A JP2004331219 A JP 2004331219A JP 2006139892 A JP2006139892 A JP 2006139892A
- Authority
- JP
- Japan
- Prior art keywords
- data
- test
- under test
- memory under
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56004—Pattern generation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5606—Error catch memory
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】本発明の試験装置は、被試験メモリが有する複数の記憶領域を示す複数のアドレス、及び複数の記憶領域に書き込む複数の試験パターンデータを発生するパターン発生器と、複数の記憶領域のうちの不良の記憶領域を示す情報を格納する不良記憶領域格納部と、パターン発生器が発生した所定のアドレスが不良の記憶領域を示す場合に、被試験メモリへの試験パターンデータの書き込みを禁止する書込禁止信号発生部と、所定のアドレスが示す記憶領域に供給すべき試験パターンデータの発生が終了すると、被試験メモリへの試験パターンデータの書き込みの禁止を解除する書込強制有効信号発生部とを備える。
【選択図】図9
Description
102 タイミング発生器
104 パターン発生器
106 波形整形器
108 ドライバ
110 コンパレータ
112 論理比較器
114 フェイルメモリ
116 良否判定部
150 被試験メモリ
500 データレジスタ
501 データレジスタ
502 データレジスタ
503 データレジスタ
504 I/Oピン
700 波形発生器
704 論理和回路
706 バッドブロックメモリ
710 アドレス選択器
800 波形発生器
802 論理積回路
804 論理和回路
806 バッドブロックメモリ
808 強制有効信号発生部
810 アドレス選択器
Claims (6)
- 複数の記憶領域に対して同時にデータの書き込み又は読み出しを行う被試験メモリを試験する試験装置であって、
前記被試験メモリが有する前記複数の記憶領域のそれぞれを示す複数のアドレス、及び前記複数の記憶領域のそれぞれに書き込むべき複数の試験パターンデータを発生するパターン発生器と、
前記被試験メモリが有する前記複数の記憶領域のうちの不良の記憶領域を示す情報を格納する不良記憶領域格納部と、
前記パターン発生器が発生した所定のアドレスが、前記不良記憶領域格納部が格納する前記不良の記憶領域を示す場合に、書込禁止信号を前記被試験メモリに供給することにより、前記被試験メモリへの前記試験パターンデータの書き込みを禁止する書込禁止信号発生部と、
前記所定のアドレスが示す前記記憶領域に供給すべき前記試験パターンデータの発生が終了すると、書込強制有効信号を前記被試験メモリに供給することにより、前記被試験メモリへの前記試験パターンデータの書き込みの禁止を解除する書込強制有効信号発生部と
を備える試験装置。 - 前記パターン発生器は、前記アドレスと前記試験パターンデータとの組を連続して複数前記被試験メモリに供給して前記被試験メモリが有する複数のデータレジスタに保持させた後、前記複数の試験パターンデータを前記複数のデータレジスタから前記複数のアドレスのそれぞれが示す前記記憶領域に転送することを前記被試験メモリに実行させる実行コマンドを発生して前記被試験メモリに供給し、
前記書込強制有効信号発生部は、前記パターン発生器が前記実行コマンドを前記被試験メモリに供給する前に、前記書込強制有効信号を供給する
請求項1に記載の試験装置。 - 前記書込強制有効信号発生部は、前記パターン発生器が連続して前記被試験メモリに供給する前記アドレスと前記試験パターンデータとの組のうちの最後の組に含まれる前記アドレスが、前記不良記憶領域格納部が格納する前記不良の記憶領域を示す場合に、前記最後の組と前記実行コマンドとの間に書込強制有効信号を供給する
請求項2に記載の試験装置。 - 前記パターン発生器が発生した前記アドレス及び前記試験パターンデータに応じて前記被試験メモリが出力した出力データを予め生成された期待値データと比較する論理比較器と、
前記不良記憶領域格納部が格納する前記不良の記憶領域から読み出された前記出力データが前記被試験メモリから出力される場合に、比較禁止信号を前記論理比較器に供給することにより、前記論理比較器による前記出力データと前記期待値データとの比較を禁止する比較禁止信号発生部と、
前記不良記憶領域格納部が格納する前記不良の記憶領域から読み出された前記出力データの前記被試験メモリからの出力が終了すると、比較強制有効信号を前記論理比較器に供給することにより、前記論理比較器による前記出力データと前記期待値データとの比較の禁止を解除する比較強制有効信号発生部と
をさらに備える請求項1に記載の試験装置。 - 前記被試験メモリは、前記複数の記憶領域である複数のブロックを有する複数のバンクと、前記複数のバンクのそれぞれに対応した複数のデータレジスタとを備え、前記複数のデータレジスタのそれぞれに供給されたデータを、前記複数のバンクのそれぞれが有する複数のブロックのそれぞれに同時に書き込み、
前記不良記憶領域格納部は、前記ブロックのアドレスに対応づけて、当該アドレスが示す前記ブロックが不良であることを示す情報を格納する
請求項1に記載の試験装置。 - 複数の記憶領域に対して同時にデータの書き込み又は読み出しを行う被試験メモリを試験する試験方法であって、
前記被試験メモリが有する前記複数の記憶領域のそれぞれを示す複数のアドレス、及び前記複数の前記記憶領域のそれぞれに書き込む複数の試験パターンデータを発生するパターン発生段階と、
前記被試験メモリが有する前記複数の記憶領域のうちの不良の記憶領域を示す情報を不良記憶領域格納部に格納する不良記憶領域格納段階と、
前記パターン発生段階において発生した所定のアドレスが、前記不良記憶領域格納部が格納する前記不良の記憶領域を示す場合に、書込禁止信号を発生して、前記被試験メモリへの前記試験パターンデータの書き込みを禁止する書込禁止信号発生段階と、
前記所定のアドレスが示す前記記憶領域に供給すべき前記試験パターンデータの発生が終了すると、書込強制有効信号を発生して、前記被試験メモリへの前記試験パターンデータの書き込みの禁止を解除する書込強制有効信号発生段階と
を備える試験方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004331219A JP4119417B2 (ja) | 2004-11-15 | 2004-11-15 | 試験装置及び試験方法 |
US11/721,534 US20090308888A1 (en) | 2004-11-15 | 2004-12-16 | Package filled with gel or paste content and gas |
PCT/JP2005/018846 WO2006051666A1 (ja) | 2004-11-15 | 2005-10-13 | 複数のバンクを有する半導体メモリの試験装置及び試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004331219A JP4119417B2 (ja) | 2004-11-15 | 2004-11-15 | 試験装置及び試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006139892A true JP2006139892A (ja) | 2006-06-01 |
JP4119417B2 JP4119417B2 (ja) | 2008-07-16 |
Family
ID=36336349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004331219A Expired - Fee Related JP4119417B2 (ja) | 2004-11-15 | 2004-11-15 | 試験装置及び試験方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4119417B2 (ja) |
WO (1) | WO2006051666A1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008078529A1 (ja) * | 2006-12-26 | 2008-07-03 | Advantest Corporation | 試験装置および試験方法 |
WO2009047841A1 (ja) * | 2007-10-09 | 2009-04-16 | Advantest Corporation | 試験装置及び試験方法 |
KR101015488B1 (ko) | 2007-03-08 | 2011-02-22 | 가부시키가이샤 어드밴티스트 | 시험 장치 |
US8368418B2 (en) | 2007-11-14 | 2013-02-05 | Advantest Corporation | Testing apparatus for multiple identical circuit components |
KR20220101946A (ko) * | 2021-01-12 | 2022-07-19 | 중앙대학교 산학협력단 | 병렬 스토리지 장치를 위한 저장매체 검사 장치 및 방법과 이를 위한 컴퓨터 프로그램 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4185642B2 (ja) * | 2000-01-24 | 2008-11-26 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
JP4729179B2 (ja) * | 2000-05-24 | 2011-07-20 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
US6885956B2 (en) * | 2001-05-25 | 2005-04-26 | Advantest Corp. | Semiconductor test apparatus |
-
2004
- 2004-11-15 JP JP2004331219A patent/JP4119417B2/ja not_active Expired - Fee Related
-
2005
- 2005-10-13 WO PCT/JP2005/018846 patent/WO2006051666A1/ja active Application Filing
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008078529A1 (ja) * | 2006-12-26 | 2008-07-03 | Advantest Corporation | 試験装置および試験方法 |
US7945826B2 (en) | 2006-12-26 | 2011-05-17 | Advantest Corporation | Test apparatus and test method |
JP5100663B2 (ja) * | 2006-12-26 | 2012-12-19 | 株式会社アドバンテスト | 試験装置および試験方法 |
KR101015488B1 (ko) | 2007-03-08 | 2011-02-22 | 가부시키가이샤 어드밴티스트 | 시험 장치 |
WO2009047841A1 (ja) * | 2007-10-09 | 2009-04-16 | Advantest Corporation | 試験装置及び試験方法 |
KR101096138B1 (ko) | 2007-10-09 | 2011-12-20 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
JP4981918B2 (ja) * | 2007-10-09 | 2012-07-25 | 株式会社アドバンテスト | 試験装置及び試験方法 |
US8261139B2 (en) | 2007-10-09 | 2012-09-04 | Advantest Corporation | Clear instruction information to indicate whether memory test failure information is valid |
US8368418B2 (en) | 2007-11-14 | 2013-02-05 | Advantest Corporation | Testing apparatus for multiple identical circuit components |
KR20220101946A (ko) * | 2021-01-12 | 2022-07-19 | 중앙대학교 산학협력단 | 병렬 스토리지 장치를 위한 저장매체 검사 장치 및 방법과 이를 위한 컴퓨터 프로그램 |
KR102468381B1 (ko) * | 2021-01-12 | 2022-11-16 | 중앙대학교 산학협력단 | 병렬 스토리지 장치를 위한 저장매체 검사 장치 및 방법과 이를 위한 컴퓨터 프로그램 |
Also Published As
Publication number | Publication date |
---|---|
WO2006051666A1 (ja) | 2006-05-18 |
JP4119417B2 (ja) | 2008-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7523366B2 (en) | Storage efficient memory system with integrated BIST function | |
US8201037B2 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
JP6071930B2 (ja) | 半導体集積回路 | |
JP4859402B2 (ja) | 試験装置、及び製造方法 | |
US9946620B2 (en) | Memory built-in self test system | |
JP4334285B2 (ja) | 半導体試験装置及びその制御方法 | |
JP3871384B2 (ja) | 半導体メモリ試験装置用不良解析メモリ | |
WO2006051666A1 (ja) | 複数のバンクを有する半導体メモリの試験装置及び試験方法 | |
US20080298154A1 (en) | Semiconductor memory device | |
JP2012104174A (ja) | 試験装置 | |
JP4408881B2 (ja) | 半導体集積回路 | |
JP4127819B2 (ja) | 半導体試験装置 | |
US6728147B2 (en) | Method for on-chip testing of memory cells of an integrated memory circuit | |
US7028236B2 (en) | Semiconductor memory testing device | |
JP2006012253A (ja) | 試験装置及び試験方法 | |
US20070189088A1 (en) | Semiconductor integrated circuit and testing method therefor | |
JP4185642B2 (ja) | 半導体メモリ試験装置 | |
JP4664535B2 (ja) | 半導体デバイス試験装置 | |
JP4722226B2 (ja) | パターン発生器 | |
JP2007257684A (ja) | メモリ試験装置 | |
US20120250438A1 (en) | Dynamic random access memory address line test technique | |
US20060156090A1 (en) | Memory array manufacturing defect detection system and method | |
CN113077837B (zh) | 一种自动测试设备的多类型测试向量整合方法及系统 | |
JP3879618B2 (ja) | 半導体集積回路試験装置及び方法 | |
JP2005259265A (ja) | 試験装置及び試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080422 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080424 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140502 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |