JP4463173B2 - 試験装置、試験方法、プログラム、及び記録媒体 - Google Patents

Description

本発明は、被試験メモリを試験する試験装置及び試験方法、並びに試験装置を機能させるプログラム及び記録媒体に関する。特に、本発明は、与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験装置に関する。

半導体メモリ等の被試験メモリを試験する試験装置として、複数の被試験メモリを同時に試験する装置が知られている。また、試験装置は、それぞれの被試験メモリの各アドレスの良否を判定し、アドレス毎の判定結果を格納する。

また、被試験デバイスには、アドレス毎の判定結果に応じて、個別のデータを更に書き込む必要があるデバイスが存在する。これらのデータは、試験された被試験メモリ毎に異なるので、試験装置は、被試験メモリ毎に当該データを格納する複数の個別メモリを有している。当該メモリには、例えば、被試験メモリの不良アドレスに対するリペア処理を行うデータ、製造情報等のデータが格納される。

従来の試験装置における個別メモリは、各アドレスに１ビットのデータを格納するメモリと、当該メモリにおけるアドレスを順次指定するアドレスポインタとを有している。例えば、被試験メモリに"１０１１０１"というパターンを印加する場合、当該メモリは、当該パターンの各ビット値を異なるアドレスに格納し、アドレスポインタにより、それぞれのアドレスを順次指定することにより、当該パターンを出力する。

また、不良アドレスのリペア処理を行う場合に、特定のピンに与えられる信号のパルス数により、リペア処理を行うアドレスが指定される被試験メモリが存在する。リペア処理を行うべきアドレスは、被試験メモリ毎に異なるので、当該アドレスを示す情報は、被試験メモリ毎に設けた個別メモリに格納される。

現在、関連する特許文献等は認識していないので、その記載を省略する。

上述したように、当該アドレス信号は個別メモリに格納されるが、従来の試験装置における個別メモリは、各アドレスに１ビットのデータを格納するので、当該アドレス信号の各ビット値を異なるアドレスに格納する必要がある。このため、例えば被試験デバイスの３２７６０番地のアドレスのリペア処理を行う場合、個別メモリは、少なくとも３２７６０個のアドレスを有する必要がある。このため、非常に大きい記憶容量を有するメモリが必要となる。

また、リペア処理を行うべきアドレスを示すアドレス信号は、アドレス毎の判定結果に基づいて生成し、個別メモリに格納する必要がある。上述したように、当該アドレス信号は多数のアドレスにわたって格納する必要があるので、個別メモリに当該アドレス信号を格納するのに非常に時間がかかってしまう。

このため本発明は、上述した課題を解決することのできる試験装置、試験方法、プログラム、及び記録媒体を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験装置であって、被試験メモリに書き込むべき書込データを生成するパターン発生部と、書込データを書き込むべき被試験メモリのアドレスを示すアドレス情報を格納するアドレス情報格納部を有する第１アドレス生成部と、アドレス情報格納部が格納したアドレス情報に応じた期間、所定の周期でパルスを出力し、アドレス信号を生成する波形成形部とを備える試験装置を提供する。

アドレス情報格納部は、アドレス信号が有するべきパルス数を示すアドレス情報を格納し、第１アドレス生成部は、アドレス情報格納部から受け取ったアドレス情報が示すパルス数から、所定の期間毎に第１の所定値ずつ減算するダウンカウンタと、ダウンカウンタがアドレス情報を受け取ってから、ダウンカウンタにおける減算結果が第２の所定値となるまでの期間と略等しいパルス幅を有するパルス信号を出力する信号出力部とを有し、波形成形部は、パルス信号が所定の論理値を示す間、所定の周期でパルスを生成するパルス生成部とを有してよい。

被試験メモリは、被試験メモリの不良アドレスにリペアデータを書き込む場合に、与えられるアドレス信号のパルス数によりリペアデータを書き込むアドレスが指定され、パターン発生部は、被試験メモリのそれぞれのアドレスの良否を試験する場合に、書込データとして試験データを生成し、被試験メモリの不良アドレスをリペアする場合に、書込データとしてリペアデータを生成し、試験装置は、試験データを書き込むべき被試験メモリのアドレスを順次指定するアドレス信号を生成する第２アドレス生成部と、被試験メモリのそれぞれのアドレスの良否を試験する場合に、第２アドレス生成部が生成するアドレス信号を選択して被試験メモリに供給し、被試験メモリの不良アドレスをリペアする場合に、第１アドレス生成部が生成するアドレス信号を選択して被試験メモリに供給するアドレス選択部とを更に備えてよい。

被試験メモリのそれぞれのアドレスに書き込まれた試験データを読み出し、読み出したデータに基づいてそれぞれのアドレスの良否を判定する判定部を更に備え、アドレス情報格納部は、判定部において不良アドレスと判定されたアドレスを示すアドレス情報を格納してよい。

アドレス情報格納部は、アドレス信号が有するべきパルス数を示した２進数データを格納し、第１アドレス生成部は、２進数データの各ビット値を、各ビット値のビット位置に応じた期間ずつ指定して出力させるアドレスポインタを更に有し、波形成形部は、アドレス情報格納部が出力する信号が予め定められた論理値を示す間、所定の周期でパルスを出力し、アドレス信号を生成してよい。

アドレス情報格納部は、２進数データの各ビット値を、それぞれ異なるアドレスに格納し、アドレスポインタは、アドレス情報格納部のそれぞれのアドレスを、当該アドレスが格納した２進数データのビット位置に応じた期間ずつ指定して、アドレス情報格納部に各ビット値を出力させてよい。

アドレスポインタは、基準クロックを受け取るクロック端子と、指定するアドレス番号を保持させるホールド命令を受け取るホールド端子と、ホールド命令を受けていないことを条件として、指定するアドレス番号を基準クロックに応じて順次増加させるインクリメント命令を受け取るインクリメント端子とを有し、試験装置は、パルス幅が、基準クロックの整数倍であって、且つ前パルスの２倍となる複数のパルスを含むパルス列を、インクリメント命令としてアドレスポインタに供給するインクリメント命令生成部と、インクリメント命令の各パルスと同期した複数のパルスを含み、それぞれのパルスのパルス幅が、対応するインクリメント命令のパルスのパルス幅より、基準クロックの１周期分小さいパルス列を、ホールド命令としてアドレスポインタに供給するホールド命令生成部とを更に備えてよい。

本発明の第２の形態においては、与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験方法であって、被試験メモリに書き込むべき書込データを生成するパターン発生段階と、書込データを書き込むべき被試験メモリのアドレスを示すアドレス情報を格納するアドレス情報格納段階と、アドレス情報格納段階において格納したアドレス情報に応じた期間、所定の周期でパルスを出力し、アドレス信号を生成する波形成形部とを備える試験方法を提供する。

本発明の第３の形態においては、与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験装置を機能させるプログラムであって、試験装置を、被試験メモリに書き込むべき書込データを生成するパターン発生部と、書込データを書き込むべき被試験メモリのアドレスを示すアドレス情報を格納する第１アドレス生成部と、第１アドレス生成部が格納したアドレス情報に応じた期間、所定の周期でパルスを出力し、アドレス信号を生成する波形成形部として機能させるプログラムを提供する。

本発明の第４の形態においては、与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験装置を機能させるプログラムを格納した記録媒体であって、試験装置を、被試験メモリに書き込むべき書込データを生成するパターン発生部と、書込データを書き込むべき被試験メモリのアドレスを示すアドレス情報を格納する第１アドレス生成部と、第１アドレス生成部が格納したアドレス情報に応じた期間、所定の周期でパルスを出力し、アドレス信号を生成する波形成形部として機能させるプログラムを格納した記録媒体を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、被試験メモリ２００を試験する試験装置であって、パターン発生部１０及びテストボード１２を備える。また、試験装置１００は、複数の被試験メモリ２００を並列に試験してよい。この場合、試験装置１００は、テストボード１２を被試験メモリ２００毎に備える。それぞれのテストボード１２は、第１アドレス生成部３０、アドレス選択部１８、タイミング発生部１４、波形成形部１６、判定部２０、及びフェイルメモリ２２を有する。

試験装置１００は、被試験メモリ２００の各アドレスの良否を判定する動作モードと、被試験メモリ２００の不良アドレスに対してリペア処理を行う動作モードとを有する。まず、試験装置１００が、被試験メモリ２００の各アドレスの良否を判定する場合の動作を説明する。

パターン発生部１０は、被試験メモリ２００に書き込むべき書込データを生成する。例えば、パターン発生部１０は、被試験メモリ２００の各アドレスを試験する場合に、被試験メモリ２００の各アドレスに書き込むべき試験データを、当該書込データとして生成する。

この場合、パターン発生部１０は、それぞれの試験データを書き込むべき被試験メモリ２００のアドレスを生成する第２アドレス生成部としても機能する。パターン発生部１０は、それぞれのアドレスを、それぞれの試験データと同期して生成する。被試験メモリ２００の試験を行う場合、アドレス選択部１８は、パターン発生部１０が生成するアドレスを選択して波形成形部１６に供給する。また、波形成形部１６は、パターン発生部１０が生成した書込データを受け取る。

また、テストボード１２は、被試験メモリ２００の各ピン毎に設けられてよい。この場合、パターン発生部１０は、被試験メモリ２００のアドレスピンに対応するテストボード１２に、アドレス信号を供給し、データピンに対応するテストボード１２に、書込データを供給してよい。また、一つのテストボード１２に、アドレスピンに対応する波形成形部１６及びデータピンに対応する波形成形部１６が設けられてもよい。

データピンに対応する波形成形部１６は、受け取った書込データに基づいて、被試験メモリ２００に入力する試験信号を生成する。例えば、波形成形部１６は、タイミング発生部１４から与えられるタイミングクロックに応じて、書込データのデータ値に応じた電圧値を示す試験信号を生成する。また、アドレスピンに対応する波形成形部１６は、受け取ったアドレス信号を、試験信号に同期して被試験メモリ２００に供給する。これにより、被試験メモリ２００の各アドレスに所定のデータが書き込まれる。

判定部２０は、被試験メモリ２００の各アドレスに書き込まれたデータを読み出し、読み出したデータと期待値データとを比較することにより、被試験メモリ２００の各アドレスの良否を判定する。例えば判定部２０は、被試験メモリ２００から読み出したデータと、パターン発生部１０から与えられる期待値データとを比較する。パターン発生部１０は、被試験メモリ２００に書き込んだ書込データと同一のデータを、期待値データとして判定部２０に供給してよい。

フェイルメモリ２２は、判定部２０における判定結果を、被試験メモリ２００のアドレス毎に格納する。これにより、被試験メモリ２００のいずれのアドレスが不良アドレスであるかを解析することができる。

次に、試験装置１００が、被試験メモリ２００の不良アドレスのリペア処理を行う場合の動作を説明する。この場合、パターン発生部１０は、被試験メモリ２００のアドレスピンに対応するテストボード１２に設けられた第１アドレス生成部３０に、当該不良アドレスのアドレス情報を供給する。当該不良アドレスのアドレス情報は、フェイルメモリ２２が格納した判定結果に基づいて容易に生成することができる。

また、被試験メモリ２００において、リペア処理を行うアドレスを指定する信号を受け取るピンが、通常のアドレスピンとは異なる特殊ピンである場合、パターン発生部１０は、当該特殊ピンに対応するテストボード１２に設けられた第１アドレス生成部３０に、当該不良アドレスのアドレス情報を供給してもよい。また、パターン発生部１０は、被試験メモリ２００のデータピンに対応するテストボード１２に、不良アドレスに書き込むべきデータを供給する。当該データは、それぞれの被試験メモリ２００に対して共通のデータであってよい。

第１アドレス生成部３０は、リペア処理を行う被試験メモリ２００のアドレスを示すアドレス信号を生成する。第１アドレス生成部３０は、不良アドレスのアドレス情報を予め格納し、当該アドレス情報に基づいてアドレス信号を生成する。当該アドレス信号は、上述したように、不良アドレスの番地数に応じたパルス数を有する信号である。また、それぞれの被試験メモリ２００のアドレスピン又は特殊ピンに対応するテストボードに設けられた第１アドレス生成部３０には、対応する被試験メモリ２００の判定結果に応じたアドレス情報が予め与えられる。

アドレス選択部１８は、第１アドレス生成部３０が生成したアドレス信号を選択し、波形成形部１６に供給する。波形成形部１６は、アドレス信号を成形し、被試験メモリ２００に供給する。このような処理により、それぞれの被試験メモリ２００に対して、不良アドレスを指定し、共通のリペア用データを書き込むことができる。

図２は、第１アドレス生成部３０の構成の一例を示す図である。第１アドレス生成部３０は、アドレスポインタ３２、アドレス情報格納部３４、ダウンカウンタ３６、及び信号出力部３８を有する。

アドレス情報格納部３４は、判定部２０において不良アドレスと判定されたアドレスを示すアドレス情報を予め格納する。ここで、アドレス情報は、当該不良アドレスを指定するアドレス信号が有するべきパルス数を示す情報である。例えば、不良アドレスの番地が３２７６０である場合、アドレス情報格納部３４は、３２７６０という数値データを、一つのアドレスに格納する。また、対応する被試験メモリ２００が複数の不良アドレスを有する場合、アドレス情報格納部３４は、それぞれの不良アドレスのアドレス情報を、それぞれ異なるアドレスに格納する。

アドレスポインタ３２は、パターン発生部１０から与えられる信号Ｄｘに応じて、アドレス情報格納部３４に対して異なるアドレスを順次指定する。これにより、アドレス情報格納部３４は、それぞれの不良アドレスのアドレス情報を、信号Ｄｘに応じて順次出力する。

ダウンカウンタ３６は、アドレス情報格納部３４から受け取るアドレス情報が示すパルス数から、所定の期間毎に第１の所定値ずつ減算し、減算した結果を出力する。当該所定の期間は、例えばタイミング発生部１４が出力する基準クロックＣＬＫの周期であってよい。また、第１の所定値は、例えば１であってよい。アドレス情報格納部３４が出力するアドレス値を、ダウンカウンタ３６が取り込むタイミングは、パターン発生部１０から与えられる信号Ｄｙにより制御される。また、ダウンカウンタ３６が、取り込んだアドレス値の減算処理を開始するタイミングは、パターン発生部１０から与えられる信号Ｄｘにより制御される。

例えば、リペア処理を行うべき不良アドレスのアドレス値が３２７６０である場合、ダウンカウンタ３６は、当該アドレス値をロードして減算処理を開始してから、基準クロックの周期の３２７６０倍の期間が経過したときに、減算結果として０を出力する。

信号出力部３８は、ダウンカウンタ３６における減算結果を受け取り、減算結果に応じた信号を出力する。本例において信号出力部３８は、ダウンカウンタ３６において減算処理を開始してから減算結果が０となるまでの期間と略等しいパルス幅を有するパルス信号を出力する。

不良アドレスのリペア処理を行う場合、アドレス選択部１８は、第１アドレス生成部３０が出力する信号を選択し、波形成形部１６に供給する。本例において、アドレス選択部１８は、パターン発生部１０が生成するアドレス信号と、第１アドレス生成部３０が出力する信号とのいずれかを選択して、波形成形部１６に供給する。アドレス選択部１８がいずれの信号を選択するかは、パターン発生部１０が生成する信号Ｄｙにより制御される。

不良アドレスのリペア処理を行う場合、波形成形部１６は、第１アドレス生成部３０が出力するパルス信号を受け取り、当該パルス信号が所定の論理値を示す間、所定の周期でパルスを生成して出力する。ここで、所定の論理値は、例えば論理値１であり、所定の周期は、タイミング発生部１４が生成する基準クロックの周期であってよい。波形成形部１６は、例えば当該パルス信号と、基準クロックとの論理和を出力してよい。

このような構成により、アドレス情報格納部３４が格納したアドレス情報に応じたパルス数を有するアドレス信号を生成することができる。また、アドレス情報格納部３４は、一つの不良アドレスのアドレス情報を、一つのアドレスに格納するので、メモリ容量を縮小することができる。

図３は、アドレス情報格納部３４が格納するアドレス情報の一例を示す図である。上述したように、アドレス情報格納部３４は、それぞれのアドレスに、一つの不良アドレスのアドレス情報を格納する。当該アドレス情報は、不良アドレスのアドレス値である。そして、ダウンカウンタ３６により、当該アドレス値に応じた期間を測定し、信号出力部３８において当該期間と略等しいパルス幅を有するパルス信号を生成する。そして、波形成形部１６において、例えば当該パルス信号と基準クロックとの論理和を出力することにより、不良アドレスのアドレス値に応じたパルス数を有するアドレス信号を生成することができる。

図４は、試験装置１００の動作の一例を示すタイミングチャートである。本例においては、被試験メモリ２００の３番地のアドレスをリペアする場合において、当該アドレスを指定するアドレス信号を生成する動作を説明する。

タイミング発生部１４は、所定の周期の基準クロックＣＬＫを生成する。アドレスポインタ３２は、アドレス情報格納部３４に対して指定するべきアドレスとしてｎ番地を保持している。アドレスポインタ３２は、パターン発生部１０から受け取る信号Ｄｘに応じて、保持しているアドレスの番地をアドレス情報格納部３４に対して指定し、保持している番地に１を加算して新たに保持する。本例において、アドレス情報格納部３４がｎ番地のアドレスに格納しているアドレス情報は"３"である。

アドレス情報格納部３４は、アドレスポインタ３２が指定するアドレスに格納したデータを出力する。本例においてアドレス情報格納部３４は、ｎ番地のアドレスに格納したデータ"３"を出力する。

ダウンカウンタ３６は、パターン発生部１０から与えられる信号Ｄｙに応じて、アドレス情報格納部３４が出力するデータを取り込む。また、ダウンカウンタ３６は、取り込んだデータに対して、基準クロックＣＬＫの１周期毎に１を減算する。減算した結果が０になった場合、ダウンカウンタ３６は、アドレス情報格納部３４から新たにデータを取り込むまで０を出力する。

信号出力部３８は、ダウンカウンタ３６が減算処理を開始してから、減算した結果が０になるまでの期間と略等しいパルス幅を有するパルス信号を出力する。信号出力部３８は、信号Ｄｙを受け取り、信号Ｄｙに基づいて、ダウンカウンタ３６が減算処理を開始したタイミングを検出してよい。本例において、信号出力部３８は、基準クロックＣＬＫの３周期と略等しいパルス幅のパルス信号を出力する。

波形成形部１６は、信号出力部３８から受け取ったパルス信号が、論理値１を示す間、基準クロックＣＬＫと略等しい周期でパルスを出力する。本例では、パルス信号は基準クロックＣＬＫの３周期のパルス幅を有するので、波形成形部１６は、３個のパルスをアドレス信号として出力する。このような動作により、所望のパルス数を有するアドレス信号を生成することができる。

図５は、第１アドレス生成部３０の構成の他の例を示す図である。本例における第１アドレス生成部３０は、アドレスポインタ３２及びアドレス情報格納部３４を有する。アドレス情報格納部３４は、不良アドレスを指定するアドレス信号が有するべきパルス数を示した２進数データを格納する。

アドレスポインタ３２は、２進数データの各ビット値を、各ビット値のビット位置に応じた期間ずつ指定して出力させる。例えば、アドレス情報格納部３４は、２進数データの各ビット値を、それぞれ異なるアドレスに格納し、アドレスポインタ３２は、アドレス情報格納部３４のそれぞれのアドレスを、当該アドレスが格納した２進数データのビット位置に応じた期間ずつ指定して、各ビット値を、それぞれの期間ずつ出力させる。

波形成形部１６は、アドレス情報格納部３４が出力する信号が、予め定められた論理値を示す間、所定の周期でパルスを出力し、アドレス信号を生成する。ここで、予め定められた論理値とは、例えば論理値１であり、所定の周期とは、タイミング発生部１４が生成する基準クロックの周期であってよい。

図６は、図５におけるアドレス情報格納部３４が格納するアドレス情報の一例を示す図である。本例においてアドレス情報格納部３４は、アドレス情報の２進数データの各ビット値を、それぞれ異なるアドレスに格納する。この場合、アドレス情報格納部３４は、それぞれ所定のアドレス数を有する複数のブロックに分割され、それぞれのブロックにアドレス情報を一つずつ格納する。

本例においては、アドレス情報格納部３４は、５アドレス毎にブロックに分割される。この場合、アドレス情報格納部３４は、２＾５−１までのアドレス値を示すアドレス情報を、それぞれのブロックに格納することができる。それぞれのブロックに含まれるアドレス数は、被試験メモリ２００のアドレスの最大値が格納できるアドレス数であることが好ましい。

上述したように、アドレスポインタ３２は、アドレス情報格納部３４のそれぞれのアドレスを、当該アドレスが格納した２進数データのビット位置に応じた期間ずつ指定する。例えば、当該アドレスが、２のｍ乗のビット位置に対応するビット値を格納する場合、アドレスポインタ３２は、当該アドレスを、基準クロックの周期の２のｍ乗倍の期間指定する。

図７は、図５に示した第１アドレス生成部３０を有する試験装置１００の動作の一例を示すタイミングチャートである。本例においては、被試験メモリ２００の１３番地のアドレスをリペアする場合において、当該アドレスを指定するアドレス信号を生成する動作を説明する。この場合、アドレス情報の２進数データは"１０１１０"である。

タイミング発生部１４は、所定の周期の基準クロックＣＬＫを生成する。初期状態において、アドレスポインタ３２は、アドレス情報格納部３４に対して指定するべきアドレスとして０番地を保持している。アドレスポインタ３２は、パターン発生部１０から受け取る信号Ｄｘに応じて、保持しているアドレスの番地をアドレス情報格納部３４に対して指定し、保持している番地に１を加算して新たに保持する。

ここで、パターン発生部１０は、図７に示すようにパルス周期を２倍ずつ増加させた信号Ｄｘを生成する。例えば、パターン発生部１０は、パルス周期が、基準クロックの周期の２＾０倍、２＾１倍、２＾２倍、・・・となる信号Ｄｘを生成する。また、パターン発生部１０は、リペア処理を行う間、アドレス選択部１８に、第１アドレス生成部３０が生成したアドレスを選択させる信号Ｄｙを供給する。

アドレスポインタ３２は、信号Ｄｘのパルスに応じて、アドレス情報格納部３４に対して指定するアドレスの番地を１ずつ増加させる。また、信号Ｄｘのパルス周期が２倍ずつ増加するので、アドレスポインタ３２がそれぞれのアドレスを指定する期間は、アドレスの番地が１増加する毎に２倍となる。

アドレス情報格納部３４は、指定されたアドレスに格納したデータを、当該アドレスが指定される期間、出力する。このような制御により、アドレス情報格納部３４は、それぞれのアドレスに格納したアドレス情報の２進数のデータ値を、それぞれのデータ値のビット位置に応じて重み付けされた期間、出力する。

波形成形部１６は、アドレス情報格納部３４が出力するデータが、論理値１を示す間、基準クロックＣＬＫと略等しい周期でパルスを出力する。本例では、アドレス情報格納部３４が出力するデータが論理値１を示す期間の和は、基準クロックＣＬＫの周期の１３倍となるので、波形成形部１６は、１３個のパルスをアドレス信号として出力する。このような動作により、所望のパルス数を有するアドレス信号を生成することができる。

また、本例においては、アドレス情報格納部３４は、各アドレスに１ビットのデータを格納する。このため、従来の試験装置における個別メモリを用いて、リペア用のアドレス信号を生成することができる。また、ダウンカウンタ等を用いずに、アドレス信号を生成することができる。このため、従来の試験装置の構成を用いて、容易にリペア用のアドレス信号を生成することができる。

図８は、第１アドレス生成部３０の構成の他の例を示す図である。本例における第１アドレス生成部３０を用いる場合においても、アドレス選択部１８及び波形成形部１６の動作は、図６及び図７において説明したアドレス選択部１８及び波形成形部１６と同一である。また、アドレス情報格納部３４は、図６に関連して説明したアドレス情報格納部３４と同一である。

本例における第１アドレス生成部３０は、アドレスポインタ３２及びアドレス情報格納部３４を有する。アドレスポインタ３２は、クロック端子（ＣＬＫ）、ホールド端子（ＨＯＬＤ）、及びインクリメント端子（ＩＮＣ）を有する。

クロック端子は、タイミング発生部１４が生成する基準クロックを受け取る。ホールド端子は、パターン発生部１０からホールド命令（信号Ｄｙ）を受け取る。アドレスポインタ３２は、当該ホールド命令を受け取った場合、アドレス情報格納部３４に対して指定するアドレス番号を変化させずに保持する。

インクリメント端子は、パターン発生部１０からインクリメント命令（信号Ｄｘ）を受け取る。アドレスポインタ３２は、当該インクリメント命令を受け取った場合、ホールド命令を受けていないことを条件として、アドレス情報格納部３４に対して指定するアドレス番号を、基準クロックに応じて順次増加させる。

リペア処理を行う場合、パターン発生部１０は、パルス幅が基準クロックの整数倍であって、且つパルス幅が前パルスの２倍となる複数のパルスを含むパルス列を、インクリメント命令としてアドレスポインタ３２に供給するインクリメント命令生成部として機能する。また、パターン発生部１０は、インクリメント命令の各パルスと同期した複数のパルスを含み、それぞれのパルスのパルス幅が、対応するインクリメント命令のパルスのパルス幅より、基準クロックの１周期分小さいパルス列を、ホールド命令としてアドレスポインタ３２に供給するホールド命令生成部として機能する。

このような構成によっても、図５に関連して説明した第１アドレス生成部３０と同様の信号を出力することができる。即ち、アドレス情報格納部３４が格納したアドレス情報に応じた期間、論理値１を示す信号を、波形成形部１６に供給することができる。

図９は、図８に示した第１アドレス生成部３０を有する試験装置１００の動作の一例を示すタイミングチャートである。上述したように、インクリメント命令（Ｄｘ）は、パルス幅が前パルスのパルス幅に対して２倍となるパルス列である。このため、それぞれのパルスに応じて、アドレス情報格納部３４に対して指定するアドレスをインクリメントし、且つそれぞれのパルスが論理値１を示す間、対応するデータ値を出力することにより、アドレス情報に応じた期間、論理値１を示す信号を生成することができる。

本例では、ホールド命令（Ｄｙ）として、インクリメント命令の各パルスと同期した複数のパルスを含み、それぞれのパルスのパルス幅が、対応するインクリメント命令のパルスのパルス幅より、基準クロックの１周期分小さいパルス列を生成する。これにより、インクリメント命令が論理値１を示し、且つホールド命令が論理値０を示すタイミングで、アドレスポインタ３２が出力するアドレス値が増加する。また、アドレスポインタ３２は、インクリメント命令が論理値１を示す間、アドレス情報格納部３４に対して指定するアドレス値を保持し、アドレス情報格納部３４にデータを出力させる。

このような制御により、図５に関連して説明した試験装置１００と同様に、アドレス情報格納部３４の各アドレスに１ビットのデータを格納して、所望のパルス数を有するアドレス信号を生成することができる。このため、従来の試験装置における個別メモリを用いて、リペア用のアドレス信号を生成することができる。また、ダウンカウンタ等を用いずに、アドレス信号を生成することができる。このため、従来の試験装置の構成を用いて、容易にリペア用のアドレス信号を生成することができる。

図１０は、試験装置１００を制御するコンピュータ３００の構成の一例を示す。本例において、コンピュータ３００は、試験装置１００を図１から図９において説明した試験装置１００として機能させるプログラムを格納する。また、コンピュータ３００は、試験装置１００として機能してもよい。

コンピュータ３００は、ＣＰＵ７００と、ＲＯＭ７０２と、ＲＡＭ７０４と、通信インターフェース７０６と、ハードディスクドライブ７１０と、フレキシブルディスクドライブ７１２と、ＣＤ−ＲＯＭドライブ７１４とを備える。ＣＰＵ７００は、ＲＯＭ７０２、ＲＡＭ７０４、ハードディスクドライブ７１０、フレキシブルディスク７２０、及び／又はＣＤ−ＲＯＭ７２２に格納されたプログラムに基づいて動作する。

例えば、試験装置１００を機能させるプログラムは、試験装置１００を、図１に関連して説明したパターン発生部１０及びテストボード１２として機能させる。また当該プログラムは、テストボード１２を、図１に関連して説明したタイミング発生部１４、波形成形部１６、アドレス選択部１８、判定部２０、フェイルメモリ２２、及び第１アドレス生成部３０として機能させる。

通信インターフェース７０６は、試験装置１００の各構成要素と通信し、それぞれの状態等に関する情報を受信し、またそれぞれを制御する制御信号を送信する。格納装置の一例としてのハードディスクドライブ７１０、ＲＯＭ７０２、又はＲＡＭ７０４は、設定情報、及びＣＰＵ７００を動作させるためのプログラム、試験装置１００を機能させるプログラム等を格納する。また、当該プログラムは、フレキシブルディスク７２０、ＣＤ−ＲＯＭ７２２等の記録媒体に格納されていてもよい。

フレキシブルディスクドライブ７１２は、フレキシブルディスク７２０がプログラムを格納している場合、フレキシブルディスク７２０からプログラムを読み取りＣＰＵ７００に提供する。ＣＤ−ＲＯＭドライブ７１４は、ＣＤ−ＲＯＭ７２２がプログラムを格納している場合、ＣＤ−ＲＯＭ７２２からプログラムを読み取りＣＰＵ７００に提供する。

また、プログラムは記録媒体から直接ＲＡＭに読み出されて実行されても、一旦ハードディスクドライブ７１０にインストールされた後にＲＡＭ７０４に読み出されて実行されてもよい。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムとの共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシステムからの応答に基づいて機能を提供するものであってもよい。

プログラムを格納する記録媒体としては、フレキシブルディスク、ＣＤ−ＲＯＭの他にも、ＤＶＤ、ＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、磁気記録媒体、ＩＣカードやミニチュアーカードなどの半導体メモリ等を用いることができる。又、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の格納装置を記録媒体として使用してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、所望のパルス数を有するアドレス信号を、容易に生成することができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 第１アドレス生成部３０の構成の一例を示す図である。 アドレス情報格納部３４が格納するアドレス情報の一例を示す図である。 試験装置１００の動作の一例を示すタイミングチャートである。 第１アドレス生成部３０の構成の他の例を示す図である。 図５におけるアドレス情報格納部３４が格納するアドレス情報の一例を示す図である。 図５に示した第１アドレス生成部３０を有する試験装置１００の動作の一例を示すタイミングチャートである。 第１アドレス生成部３０の構成の他の例を示す図である。 図８に示した第１アドレス生成部３０を有する試験装置１００の動作の一例を示すタイミングチャートである。 試験装置１００を制御するコンピュータ３００の構成の一例を示す図である。

符号の説明

１０・・・パターン発生部、１２・・・テストボード、１４・・・タイミング発生部、１６・・・波形成形部、１８・・・アドレス選択部、２０・・・判定部、２２・・・フェイルメモリ、３０・・・第１アドレス生成部、３２・・・アドレスポインタ、３４・・・アドレス情報格納部、３６・・・ダウンカウンタ、３８・・・信号出力部、１００・・・試験装置、２００・・・被試験メモリ、３００・・・コンピュータ、７００・・・ＣＰＵ、７０２・・・ＲＯＭ、７０４・・・ＲＡＭ、７０６・・・通信インターフェース、７１０・・・ハードディスクドライブ、７１２・・・フレキシブルディスクドライブ、７１４・・・ＣＤ−ＲＯＭドライブ、７２０・・・フレキシブルディスク、７２２・・・ＣＤ−ＲＯＭ

Claims (10)

1. 与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験装置であって、
   前記被試験メモリに書き込むべき書込データを生成するパターン発生部と、
   前記書込データを書き込むべき前記被試験メモリのアドレスを示すアドレス情報を格納する第１アドレス生成部と、
   前記第１アドレス生成部が格納した前記アドレス情報に応じた期間、所定の周期でパルスを出力し、前記アドレス信号を生成する波形成形部と
   を備える試験装置。
2. 前記第１アドレス生成部は、
   前記アドレス信号が有するべきパルス数を示す前記アドレス情報を格納するアドレス情報格納部と、
   前記アドレス情報格納部から受け取った前記アドレス情報が示す前記パルス数から、所定の期間毎に第１の所定値ずつ減算するダウンカウンタと、
   前記ダウンカウンタが前記アドレス情報を受け取ってから、前記ダウンカウンタにおける減算結果が第２の所定値となるまでの期間と略等しいパルス幅を有するパルス信号を出力する信号出力部と
   を有し、
   前記波形成形部は、前記パルス信号が所定の論理値を示す間、前記所定の周期で前記パルスを生成するパルス生成部と
   を有する請求項１に記載の試験装置。
3. 前記被試験メモリは、前記被試験メモリの不良アドレスにリペアデータを書き込む場合に、与えられるアドレス信号のパルス数により前記リペアデータを書き込む前記アドレスが指定され、
   前記パターン発生部は、前記被試験メモリのそれぞれの前記アドレスの良否を試験する場合に、前記書込データとして試験データを生成し、前記被試験メモリの前記不良アドレスをリペアする場合に、前記書込データとして前記リペアデータを生成し、
   前記試験装置は、
   前記試験データを書き込むべき前記被試験メモリの前記アドレスを順次指定する前記アドレス信号を生成する第２アドレス生成部と、
   前記被試験メモリのそれぞれの前記アドレスの良否を試験する場合に、前記第２アドレス生成部が生成する前記アドレス信号を選択して前記被試験メモリに供給し、前記被試験メモリの前記不良アドレスをリペアする場合に、前記第１アドレス生成部が生成する前記アドレス信号を選択して前記被試験メモリに供給するアドレス選択部と
   を更に備える請求項１に記載の試験装置。
4. 前記被試験メモリのそれぞれの前記アドレスに書き込まれた前記試験データを読み出し、読み出したデータに基づいてそれぞれの前記アドレスの良否を判定する判定部を更に備え、
   前記第１アドレス生成部は、前記判定部において前記不良アドレスと判定された前記アドレスを示す前記アドレス情報を格納する
   請求項３に記載の試験装置。
5. 前記第１アドレス生成部は、
   前記アドレス信号が有するべきパルス数を示した２進数データを格納するアドレス情報格納部と、
   前記２進数データの各ビット値を、各ビット値のビット位置に応じた期間ずつ指定して出力させるアドレスポインタとを有し、
   前記波形成形部は、前記アドレス情報格納部が出力する信号が所定の論理値を示す間、前記所定の周期でパルスを出力し、前記アドレス信号を生成する
   請求項１に記載の試験装置。
6. 前記アドレス情報格納部は、前記２進数データの各ビット値を、それぞれ異なるアドレスに格納し、
   前記アドレスポインタは、前記アドレス情報格納部のそれぞれのアドレスを、当該アドレスが格納した前記２進数データのビット位置に応じた期間ずつ指定して、前記アドレス情報格納部に前記各ビット値を出力させる
   請求項５に記載の試験装置。
7. 前記アドレスポインタは、
   基準クロックを受け取るクロック端子と、
   指定するアドレス番号を保持させるホールド命令を受け取るホールド端子と、
   前記ホールド命令を受けていないことを条件として、指定するアドレス番号を前記基準クロックに応じて順次増加させるインクリメント命令を受け取るインクリメント端子と
   を有し、
   前記試験装置は、
   パルス幅が、前記基準クロックの整数倍であって、且つ前パルスの２倍となる複数のパルスを含むパルス列を、前記インクリメント命令として前記アドレスポインタに供給するインクリメント命令生成部と、
   前記インクリメント命令の各パルスと同期した複数のパルスを含み、それぞれの前記パルスのパルス幅が、対応する前記インクリメント命令のパルスのパルス幅より、前記基準クロックの１周期分小さいパルス列を、前記ホールド命令として前記アドレスポインタに供給するホールド命令生成部と
   を更に備える請求項６に記載の試験装置。
8. 与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験方法であって、
   前記被試験メモリに書き込むべき書込データを生成するパターン発生段階と、
   前記書込データを書き込むべき前記被試験メモリのアドレスを示すアドレス情報を格納するアドレス情報格納段階と、
   前記アドレス情報格納段階において格納した前記アドレス情報に応じた期間、所定の周期でパルスを出力し、前記アドレス信号を生成する波形成形部と
   を備える試験方法。
9. 与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験装置を機能させるプログラムであって、
   前記試験装置を、
   前記被試験メモリに書き込むべき書込データを生成するパターン発生部と、
   前記書込データを書き込むべき前記被試験メモリのアドレスを示すアドレス情報を格納する第１アドレス生成部と、
   前記第１アドレス生成部が格納した前記アドレス情報に応じた期間、所定の周期でパルスを出力し、前記アドレス信号を生成する波形成形部と
   して機能させるプログラム。
10. 与えられるアドレス信号のパルス数によりアドレスが指定可能な被試験メモリを試験する試験装置を機能させるプログラムを格納した記録媒体であって、
    前記試験装置を、
    前記被試験メモリに書き込むべき書込データを生成するパターン発生部と、
    前記書込データを書き込むべき前記被試験メモリのアドレスを示すアドレス情報を格納する第１アドレス生成部と、
    前記第１アドレス生成部が格納した前記アドレス情報に応じた期間、所定の周期でパルスを出力し、前記アドレス信号を生成する波形成形部と
    して機能させる前記プログラムを格納した記録媒体。

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