JP3674542B2 - バーンインテスト方法 - Google Patents
バーンインテスト方法 Download PDFInfo
- Publication number
- JP3674542B2 JP3674542B2 JP2001165102A JP2001165102A JP3674542B2 JP 3674542 B2 JP3674542 B2 JP 3674542B2 JP 2001165102 A JP2001165102 A JP 2001165102A JP 2001165102 A JP2001165102 A JP 2001165102A JP 3674542 B2 JP3674542 B2 JP 3674542B2
- Authority
- JP
- Japan
- Prior art keywords
- burn
- test
- control unit
- memory
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の属する技術分野】
本発明は、バーンインテスト方法に関するものであり、具体的にはフラッシュメモリを代表とするメモリチップや、論理回路等の半導体部品を被試験対象物としたバーンインテスト方法に関するものである。
【0002】
フラッシュメモリを代表とするメモリチップ等の半導体部品の製品信頼性を高める試験として、バーンインテストが知られている。バーンインテストとは、半導体部品に対し、高温環境・高電圧下でダイナミック動作を繰り返しさせることで、実使用状態よりも厳しいストレスを与え加速状態を作り出し、短時間で劣化性不良を摘出するものである。
【0003】
従来は、1チップ単位にライト/リード/コンペア処理を順に行い、複数の良品チップを1枚のバーンインカードに搭載し、恒温槽を有するバーンイン装置にいれ、高温状態にした後(高温環境におくことを本明細書中ではバーンインと呼ぶ)、バーンインカードを恒温槽から取り出し、1チップ単位にリード/コンペア処理を行っていたもの、作業手順が多く非効率的であった。
【0004】
【従来の技術】
上記不具合を解決するものとして、図14に示すモニターバーンイン装置が知られている。恒温槽を有するバーンイン装置15とPC14(パーソナルコンピュータ)を接続し、PC14から予めセットされたテスト内容に従って、バーンインテストを行う。
【0005】
手順を説明する。まず、良品チェック前のチップ複数個を1枚のバーンインカードに搭載しバーンイン装置15の恒温槽17に入れる。常温の恒温槽17内で、ライトデータ線やアドレス/制御線、およびデバイスセレクト線を使ってカード上の特定のチップを選択し、テストパターンであるライトデータを書き込む。その後、読み出したリードデータと期待値とを判定回路16にてコンペア処理を行い、良品判定を行っていた。
【0006】
不良品が発見されれば適宜交換作業が行われ、良品チップのみが搭載されたバーンイン装置15の恒温槽17を今度は高温状態にし、バーンイン装置15後のチップのリードデータと期待値とを再び比較していた。
【0007】
従来のモニターバーンイン装置は、複数個のチップをまとめて恒温槽に入れライト/リード試験と、バーンイン後のリード試験を行っていたので、試験効率が向上するものであった。
【0008】
【発明が解決しようとする課題】
しかしながら、従来知られていたモニターバーンイン装置は、バーンイン時にPCからのデバイスセレクト信号が1チップ毎に指定されるものであったため、試験時間が長くなっていた。また、チップからの発熱量も小さいので、チップ発熱量を含めた効果的なバーンインテストが行えなかった。
【0009】
また、従来のモニターバーンイン装置によるバーンインテストは、予め定められたチップの動作保証範囲内で規定の処理スピードにて予め定められた出力電圧を得られるか否かの、いわゆるGO/NO GOが行われるだけで、特に劣化による経時変化を評価することは行っていなかった。これは従来、動作保証範囲内での特性試験を重視していたためである。
【0010】
従って本発明の第1の目的は、バーンイン時間の短縮を図り、バーンイン加速試験の試験時間の短縮を実現するものである。
【0011】
また本発明の第2の目的は、経時変化による電気的特性の劣化をモニタできるようにするものである。
【0012】
【課題を解決するための手段】
本発明は、被試験対象物を複数個まとめてテストするバーンインテスト方法であって、環境温度を高温状態として、所定時間、被試験対象物を複数同時動作させ、その後、環境温度を常温に戻して、被試験対象物個々にテストパターンを書き込み読み出して、期待値パターンとの比較を行い良否を判定することを特徴とするバーンインテスト方法である。
【0013】
つまり、本発明では、バーンイン時(高温状態)で、被試験対象物を少なくとも2以上同時に動作させることで、被試験対象物への電源電流が大きくなり指定された被試験対象物からの自己発熱量が増加する。よってバーンイン装置を所定温度まで加熱することに加え、その自己発熱量分の温度加速効果が期待できるので、バーンイン時間を短縮化することが可能になる。
【0014】
また、本発明は、環境温度を常温として、テストパターンを書き込み読み出して被試験対象物個々の正常に動作した動作速度対動作電圧の二次元範囲を示すシュムーデータを取得し、環境温度を高温状態として、所定時間、被試験対象物を複数同時動作させ、その後環境温度を常温に戻して、同様にシュムーデータを取得し、環境温度を高温状態にする前に取得したシュムーデータと比較して、その変化が所定範囲内であるか否かにより良否を判定することを特徴とするバーンインテスト方法である。
【0015】
本発明では、バーンイン後に変化の生ずる可能性のある、動作速度に対する最大動作電圧や最小動作電圧等の範囲変化を比較判定することでバーンインによる劣化を要因とした経時変化を検出するので、良と判定した被試験対象物の信頼性を高めることができる。
【0016】
【発明の実施の形態】
以下に本発明の実施の形態を、図1〜図13を用いて説明する。なお図1〜図13を通じて同一符号を付したものは同一対象物を指すものである。
【0017】
図1は本発明のモニターバーンインシステムを示すものである。本発明のモニターバーンインシステムは、複数のバーンインカード2−1〜2−nが搭載されたバーンイン装置1と、このバーンイン装置1とメモリテスタ4をコントロールするコントロールユニット3及びバーンイン装置1にテストパターンを送る他、期待値との判定を行うメモリテスタ4から構成される。メモリテスタ4はテスト対象となる被試験対象半導体部品の種類によってはLSIテスタとも呼ばれる。なお本実施の形態ではメモリテスタに統一して呼称する。
【0018】
本発明のモニターバーンインシステムは、コントロールユニット3からの設定情報に基づいてメモリテスタ4からテストパターンをバーンイン装置1のバーンインカード2−1〜2−nに実装されたメモリチップに書き込み、バーンイン後その書き込んだテストパターンを読み出して、予め準備しておいた期待値パターンと比較することで、バーンインテストを行うものである。
【0019】
図2はメモリテスタ4の詳細を示す図である。メモリテスタ4は、メモリテスタ4内の各種処理部を制御する制御部40と、テストパターンを含むテスト内容に関する情報が格納され、また後述説明する経時変化判定を行うための情報を格納するハードディスク(HDDと表記する)41、コントロールユニット3に対するタイミング信号を発生すると共に、HDD41から読み出したテストパターンを作成するために必要な情報に基づいてテストパターンを作成するTG/ALPG42を有する。なお、TG/ALPGとは、Timing Genera−tor/ALgorithmic Pattern Generatorの省略表記である。
【0020】
更にメモリテスタ4は、コントロールユニット3に対して4.5Vの電源電圧Vccを供給する電源電圧43を有し、コントロールユニット3を経由したバーンイン装置からのリードデータを期待値データと比較判定する判定部44を有している。コントロールユニット3と制御部40とは後述説明するCW32bit線を通じて信号のやりとりが行われる。なお、CW32bitのCWとは、コントロールワード(Control Word)の省略表記である。
【0021】
図3はコントロールユニット3の詳細を示す図である。コントロールユニット3はメモリテスタ4との信号のやりとりを行うI/Fボード3−1と、コントローラ3−2から構成されている。コントローラ3−2は、バーンイン装置1に対する信号の波形を整える公知の波形整成回路31と、逆にバーンイン装置1からの信号の波形を整える公知の波形整成回路32を有する。具体的には、波形整成回路31はライトデータである書き込み時のテストパターンの波形を整えるものであり、波形整成回路32はリードデータの波形を整えるものである。
【0022】
更にコントローラ3−2は、パネル表示部33を有し、このパネル表示部35は作業者が入力したバーンインテスト設定条件をコントロールユニット3の図示しない前面板に表示したりするものである。一方でこのパネル表示部33から入力されたテスト設定条件を、CW32bit線を通じてメモリテスタ4やバーンイン装置1に出力する制御部34や、I/Fボード3−1からの電源電圧をバーンイン装置印加時の所定の電圧に制御する電源制御部35をもコントローラ3−2は有している。
【0023】
コントロールユニット3には含まれない、バーンイン装置1の温度監視を行うプロトコルコンバータ5との間の信号のやりとりを制御部34が行う。
【0024】
図4はバーンイン装置1の詳細を示す図である。バーンイン装置1は、恒温槽1−2とバックボード1−1を含み、コントロールユニット3との信号のやりとりはバックボード1−1を経由して行われる。恒温槽1−2はバーンインカードが搭載されるスロットを10×2備えているので、最大バーンインカードは20枚まで恒温槽に搭載可能である。
【0025】
このバーンインカードの例を、図10を用いて説明する。図10ではバーンインカード2−1を例示している。1枚のバーンインカードには最大50個のメモリチップ2−1−1が搭載可能であり、5×10のマトリクス状に配列されている。50個のメモリチップは行方向(図10中、横方向)に1×10個を1ブロックとし、計5ブロックに区分される。1ブロックはCW14にて指定され、ブロック毎に順に、CW13〜CW10で指定される。また列方向(図10中、縦方向)には5個のメモリチップがそれぞれ順にCW24〜CW15にて指定される。このように行方向、列方向を指定することでバーンインカード上のメモリチップをデバイス単位に、あるいはブロック単位に指定することが可能である。
【0026】
図4の恒温槽1−2は温度調整回路1−20を更に有しており、プロトコルコンバータ5から転送されてきた恒温槽1−2への設定温度に基づいて温度上昇の制御を行うものである。温度調整回路1−20はその他、恒温槽1−2の温度が設定温度に達したならばその旨の信号をプロトコルコンバータ5に転送する。
【0027】
図11はコントロールワード(CW)信号の割り当ての一例を示す図である。上述したCW32bit線を転送される信号を例示している。CW0は電源切断を示すビットであり、コントロールユニット3よりメモリテスタ4に伝えるものである。
【0028】
CW1,2はテストパターン設定を示すビットであり、本実施の形態では例えば、“00”が設定A(MSCAN)、“01”が設定B(ROW BAR)、“10”が設定C(COLUMN BAR)、“11”が設定D(CHECKER)であり、コントロールユニット3からメモリテスタ4に伝えるものである。
【0029】
CW3,4は温度設定を示すビットであり、本実施の形態では例えば、“00”が設定A(100℃)、“01”が設定B(85℃)、“10”が設定C(70℃)、“11”が設定D(25℃)であり、メモリテスタ4からコントロールユニット3に伝えるものである。CW5は恒温槽温度到達を示すビットであり、“0”が設定温度に到達したことを示すものであり、コントロールユニット3からメモリテスタ4に伝えるものである。
【0030】
CW6はB/Iタイマ開始を示すビットであり、“0”がバーンインタイマ(以下、B/Iタイマと呼称する)のカウントダウンが開始したことを示すものであり、コントロールユニット3からメモリテスタ4に伝えるものである。CW7はB/Iタイマ終了を示すビットであり、“0”がB/Iタイマのカウントダウンが終了したことを示すものであり、コントロールユニット3からメモリテスタ4に伝えるものである。
【0031】
CW8は全ステップ終了を示すビットであり、“0”がモニタB/I(モニターバーンイン)が終了したことを示すものであり、メモリテスタ4からコントロールユニット3に伝えるものである。CW9はステップ開始を示すビットであり、“0”がステップ移行を示すものであり、メモリテスタ4からコントロールユニット3に伝えるものである。
【0032】
CW10〜24はバーンインカード上のデバイス指定を行うビットであり、“1”が指定あるいは選択を示し、“0”が非指定あるいは非選択を示すものである。CW10〜14がバーンインカード上の列方向(図10中の横方向)を指定し、CW15〜24がバーンインカード上の行方向(図10中の縦方向)を指定する。なお、CW10〜24はメモリテスタ4からコントロールユニット3に伝えるものである。
【0033】
CW25〜29はスロット指定を示すビットであり、全5ビットの2進数によってスロット1〜20のアドレスを指定する。例えば、スロット1は“00001”で表され、スロット20は“10100”で表される。なお、CW25〜29はメモリテスタ4からコントロールユニット3に伝わるものである。
【0034】
CW30はアクセス対象デバイス指定を行うビットであり、“0”がバーンインカード上の全てのデバイスを指定するものであり、“1”が指定デバイスを示すものである。なお、CW30はメモリテスタ4からコントロールユニット3に伝わるものである。CW31はライト、リード指定を行うビットであり、“0”がライトモード、“1”がリードモードを示すものであり、メモリテスタ4からコントロールユニット3に伝えるものである。
【0035】
次に本発明のバーンインテスト方法の流れを、図5〜図9を用いて詳細に説明する。まず、バーンインカード上に最大50個のメモリチップを搭載し、そのバーンインカードを最大20枚バーンイン装置に搭載する。この時メモリチップ単体に対するライト、リードテストは行われていない。
【0036】
テストを行う前に各種設定を行う(図5の100)。この設定はコントロールユニット3からの図示しない入力手段によってなされる。設定する情報は、テスト手順工程設定、電源電圧設定、温度設定、タイマ設定、スキャン設定、テストパターン設定である。
【0037】
上記テスト手順工程とは、第1段階にライト動作を行う、第2段階にデータ比較動作を伴うリード動作を行う、第3段階にデータ比較動作を伴わないリード動作を行う、第4段階にデータ比較動作を伴うリード動作を行う、第5段階にイレーズ動作を行う、との1サイクル試験工程を設定する。
【0038】
電源電圧は、第1段階、第2段階、第4段階、第5段階では4.5Vに設定され、第3段階では5.5Vに設定される。温度設定は、第1段階、第2段階、第4段階、第5段階では25℃に設定され、第3段階では100℃に設定される。タイマ設定ではバーンイン時間を24時間と設定する。スキャン設定ではスキャンブロック数を10に設定する。なおスキャンブロック数は最大10個である。
【0039】
上記テスト手順工程、電源電圧、温度設定、タイマ設定、スキャン設定を一通り設定したものに、2値の任意テストパターンをセットしたものを、テストパターン設定部で設定A(MSCAN)として設定する。
【0040】
コントロールユニット3からメモリテスタ4に、CW32bitのCW1,2を“0”,“0”にし、設定Aとの設定情報を通知する(図5の101)。またこの際にコントロールユニット3の電源がONになったことを示すCW0を“0”にして通知される。
【0041】
メモリテスタ4からコントロールユニット3に、CW3,4を“1”,“1”にし温度25℃を選択すると共に、CW9を“0”にしステップ移行を指示する。コントロールユニット3は設定温度を25℃と認識し、バーンイン装置1に設定温度25℃の設定命令を出す。これはプロトコルコンバータ5を経由して行われる。バーンイン装置1に設けられた温度調整回路1−20が恒温槽1−2の温度を認識し、恒温槽1−2が25℃に到達したならば、プロトコルコンバータ5を経由してコントロールユニット3に伝わる。コントロールユニット3はCW5を“0”にし設定温度に到達したことをメモリテスタ4に伝える(図5の102)。またコントロールユニット3はメモリテスタ4に電源電圧設定が4.5Vであることを伝える。
【0042】
ここでメモリチップがフラッシュメモリであるならば、メモリ内のデータをリセットするための、データリセットが行われる(図5の103)。フラッシュメモリはデバイスメーカからの納品時に初期値としてall“0”、あるいはall“1”が書き込まれているので、これをリセットする必要がある。
【0043】
メモリテスタ4はCW31“0”にして、ライトモードを設定することをコントロールユニット3に伝える(図5の104)。コントロールユニット3はバーンイン装置1にバーンインカード上のメモリチップのI/Oピンへ信号を印加する状態にする命令を送る。次にメモリテスタ4はCW30を“0”にして、全てのバーンインカード(最大スロット1〜20)をテスト対象にすることをコントロールユニット3に伝える。コントロールユニット3は全てのバーンインカード(スロット1〜20)のメモリチップへ信号を印加する状態にする命令をバーンイン装置1に送る。
【0044】
次にテストパターンのライト動作が行われる。具体的にはメモリテスタ4のTG/ALPGより2値の任意のテストパターンがコントロールユニット3の波形整成回路31にて波形整成されて、バーンインカード上のメモリチップに2値の任意のテストパターンがライトデータとして書き込まれる(図5の105)。
【0045】
ライト動作が終了すると、メモリテスタ4はCW31を“1”にして、リードを設定することをコントロールユニット3に伝える(図5の106)。コントロールユニット3はバーンイン装置1にバーンインカード上のメモリチップのI/Oピンからの信号をレシーブする状態にする命令を送る。次にメモリテスタ4はCW30を“1”にして、指定のメモリチップのみを試験対象にすることをコントロールユニット3に伝える。コントロールユニット3は指定のメモリチップの信号のみを印可する状態にする命令をバーンイン装置1に送る。
【0046】
スロット指定を行う(図5の107)。メモリテスタ4はCW25,26,27,28,29を“1”,“0”,“0”,“0”,“0”にして、スロット1を指定することをコントロールユニット3に伝える。コントロールユニット3はバーンイン装置に、スロット1のバーンインカードのみ、メモリチップへ信号を印可する状態にする。
【0047】
デバイス指定を行う(図5の108)。メモリテスタ4はCW10,11,12,13,14を“1”,“0”,“0”,“0”,“0”にして、特定の行を指定することをコントロールユニット3に伝える。コントロールユニット3はCW10の行に対応する10個のメモリチップのチップイネーブル端子(CE端子と呼称する)へ印加する信号のみをイネーブル状態にする命令をバーンイン装置1に送る。
【0048】
更に、メモリテスタ4はCW15,16,17,18,19,20,21,22,23,24を“1”,“0”,“0”,“0”,“0”,0“,”0“,”0“,”0“にして、特定の列を指定することをコントロールユニット3に伝える。コントロールユニット3は特定のメモリチップのアウトプットイネーブル端子(OE端子と呼称する)へ印加する信号のみをイネーブル状態にする。以上のように、行、列をそれぞれ指定することで、図10のバーンインカード2−1の行CW10と列CW15の交点に配置された右下隅のメモリチップが特定される。
【0049】
特定されたメモリチップのみをリードする(図6の109)。具体的には特定されたメモリチップから先程書き込んだテストパターンが読み出される。読み出されたテストパターンはリードデータとしてコントロールユニット3の波形整成回路32にて波形整成されてメモリテスタ4に送られる。
【0050】
次に同一バーンインカード上で全メモリチップに対するリード動作が行われたか否かを判断する(図6の110)。全メモリチップに対するリード動作が終わっていないならば図5の108の前段に戻り、CW10〜24を更新してデバイス特定を行い、リード動作が繰り返し行われる。
【0051】
同一バーンインカード上での全メモリチップに対するリード動作が終了したならば、引き続き全スロットが終了したか否かを判断する(図6の111)。全スロット終了していなければ図5の107の前段に戻り、全てのスロットに搭載されたバーンインカード上の全メモリチップのリード動作が終了するまで、CW25〜29,及びCW10〜24を適宜更新してリード動作が繰り返し行われる。
【0052】
全でのスロットに搭載されたバーンインカード上のメモリチップのリード動作が終了すると、メモリテスタ4にてデバイス毎に期待値パターンとの比較処理が行われる(図6の112)。
【0053】
次にメモリチップの電源電圧とアクセスタイムとの関係を示すデータ(シュムーデータと呼称する)を、ライト、リードテストのテスト結果から取得する(図6の113)。図12は縦軸を電源電圧Vcc、横軸をアクセスタイムTaaとしてグラフ化したもので、*(アスタリスク)はライト、リードテストをパス(pass)した結果を示す。つまり、*が付与されたところは正しくデータの書き込み、読み出しが行われたことを示し、図12に示されるようなメモリチップは良品であることも示し、電源電圧Vccが高くなれば、短いアクセスタイムで正常なデータの書き込み、読み出しが行えることも意味している。
【0054】
デバイスには動作保証範囲を示すスペック(SPEC)の他、最大動作電圧、最小動作電圧等を有しており、これらの電圧値も合わせてシュムーデータとしてメモリテスタ4のHDD41に格納しておく(図6の114)。
【0055】
メモリテスタ4からコントロールユニット3に、CW3,4を“0”,“0”にし温度100℃を選択すると共に、CW9を“0”にしステップ移行を指示する(図7の115)。コントロールユニット3は設定温度を100℃と認識し、バーンイン装置1に設定温度100℃の設定命令を出す。これはプロトコルコンバータ5を経由して行われる。
【0056】
バーンイン装置1に設けられた温度調整回路1−20が恒温槽1−2の温度を監視し(図7の116)、恒温槽1−2が100℃に到達したならば、プロトコルコンバータ5を経由してコントロールユニット3に伝わる。コントロールユニット3はCW5を“0”にし設定温度に到達したことをメモリテスタ4に伝える(図5の102)。更に、コントロールユニットはCW6を“0”にしてB/Iタイマカウントダウン開始をメモリテスタ4に伝えると共に、電源電圧設定が5.5Vであることを伝える。
【0057】
次にメモリテスタ4はCW31を“1”にして、リードを設定することをコントロールユニット3に伝える(図7の117)。コントロールユニット3はバーンイン装置1にバーンインカード上のメモリチップのI/Oピンからの信号をレシーブ状態にする命令を送る。
【0058】
次に、バーンインカードの指定を行う(図7の118)。この処理は図8のフローを使って詳細に説明する。メモリテスタ4はCW30を“0”にして、全てのバーンインカードをテストの試験対象にすることをコントロールユニット3に伝える(図8の118−1)。コントロールユニット3は全てのバーンインカードのメモリチップへ信号を印可する状態にする命令をバーンイン装置1に送る。
【0059】
次にメモリテスタ4はCW15〜24を“1000000000”にし、バーンインカードの特定の一列を指定することをコントロールユニット3に伝える。つまり、列方向(縦方向)のn列目のOE端子をイネーブルにすることで、列方向(縦方向)に複数個のメモリチップを指定する(図8の118−2)。
【0060】
次に、メモリチップのリードが行われる(図8の118−3)。これはバーンインカードの行と列を更新することで繰り返しスキャンされ、データのリードが行われる。但しこのリードデータは高温状態でのリードであるため、その読み取り動作に信憑性は低いので、ライトデータとの比較は行わない。一方で列方向に複数のメモリチップがイネーブル状態となることで電源電流が大きくなり、メモリチップ自身の発熱量が増加する。
【0061】
内部のチップ温度が大幅に上がることで、アレニウスの理論により温度加速が増大し、バーンイン効果が大となる。更に本実施の形態ではバーンイン時の電源電圧も5.5Vにしてあるので、この分も温度加速を高める作用を持つ。温度加速が大きくなることでバーンイン時間を短くすることができ、トータルの試験時間も短くなる。
【0062】
次にメモリテスタ4は先に特定した列のイネーブルをディセーブルにする(図8の118−4)。これはコントロールユニット3からメモリテスタ4にB/Iタイマのカウントダウンが終了するまで、CW15〜24を順に更新してリードが繰り返される。(図7の119からN判定で図7の118に戻る。)
図7において、バーンイン設定時間を超過したことが検出されれば、コントロールユニット3がCW7を“0”にし、B/Iタイマカウントダウンが終了したことをメモリテスタ4に伝える。
【0063】
その後再び、メモリテスタ4からコントロールユニット3に、CW3,4を“1”,“1”にし温度25℃を選択すると共に、CW9を“0”にしステップ移行を指示する。コントロールユニット3は設定温度を25℃と認識し、バーンイン装置1に設定温度25℃の設定命令を出す(図7の120)。これはプロトコルコンバータ5を経由して行われる。バーンイン装置1に設けられた温度調整回路1−20が恒温槽1−2の温度を認識し、恒温槽1−2が25℃に到達したならば、プロトコルコンバータ5を経由してコントロールユニット3に伝わる。コントロールユニット3はCW5を“0”にし設定温度に到達したことをメモリテスタ4に伝える。またコントロールユニット3はメモリテスタ4に電源電圧設定が4.5Vであることを伝える。
【0064】
その後、メモリテスタ4はCW31を“1”にして、リードを設定することをコントロールユニット3に伝える。コントロールユニット3はバーンイン装置1にバーンインカード上のメモリチップのI/Oピンからの信号をレシーブする状態にする命令を送る。次にメモリテスタ4はCW30を“1”にして、指定のメモリチップのみを試験対象にすることをコントロールユニット3に伝える。コントロールユニット3は指定のメモリチップの信号のみを印加する状態にする命令をバーンイン装置1に送る。
【0065】
次に、スロット指定を行う。メモリテスタ4はCW25,26,27,28,29を“1”,“0”,“0”,“0”,“0”にして、スロット1を指定することをコントロールユニット3に伝える。コントロールユニット3はバーンイン装置に、スロット1のバーンインカードのみ、メモリチップへ信号を印加する状態にする。
【0066】
次に、デバイス指定を行う。メモリテスタ4はCW10,11,12,13,14を“1”,“0”,“0”,“0”,“0”にして、特定の行を指定することをコントロールユニット3に伝える。コントロールユニット3はCW10の行に対応する10個のメモリチップのチップイネーブル端子(CE端子と呼称する)へ印加する信号のみをイネーブル状態にする命令をバーンイン装置1に送る。
【0067】
更に、メモリテスタ4はCW15,16,17,18,19,20,21,22,23,24を“1”,“0”,“0”,“0”,“0”,0“,”0“,”0“,”0“にして、特定の列を指定することをコントロールユニット3に伝える。コントロールユニット3は特定のメモリチップのアウトプットイネーブル端子(OE端子と呼称する)へ印加する信号のみをイネーブル状態にする。以上のように、行、列をそれぞれ指定することで、図10のバーンインカード2−1の行CW10と列CW15の交点に配置された右下隅のメモリチップが特定される。
【0068】
特定されたメモリチップのみをリードする(図9の121)。具体的には特定されたメモリチップから先程書き込んだテストパターンが読み出される。読み出されたテストパターンはリードデータとしてコントロールユニット3の波形整成回路32にて波形整成されてメモリテスタ4に送られる。
【0069】
次に同一バーンインカード上で全メモリチップに対するリード動作が行われたか否かを判断し、全メモリチップに対するリード動作が終わっていないならばCW10〜24を更新してデバイス特定を行い、リード動作が繰り返し行われる。
【0070】
同一バーンインカード上での全メモリチップに対するリード動作が終了したならば、引き続き全スロットが終了したか否かを判断し、全スロット終了していなければ全てのスロットに搭載されたバーンインカード上の全メモリチップのリード動作が終了するまで、CW25〜29,及びCW10〜24を適宜更新してリード動作が繰り返し行われる。
【0071】
全てのスロットに搭載されたバーンインカード上のメモリチップのリード動作が終了すると、メモリテスタ4にてデバイス毎に期待値パターンとの比較処理が行われ、エラーチップは良品チップと交換される。
【0072】
次に、バーンイン後におけるメモリチップの電源電圧とアクセスタイムとの関係を示すシュムーデータを、ライト、リードテストのテスト結果から取得し(図9の122)、最大動作電圧、最小動作電圧等の電圧値も合わせてメモリテスタ4のHDD41に格納しておく(図9の123)。
【0073】
次にバーンイン前のシュムーデータとバーンイン後のシュムーデータを比較する(図9の124)。図13は劣化による経時変化試験結果を示す図である。この表により、バーンイン前(B/I前)は最大動作電圧がVcc=7.00Vで、最小動作電圧がVcc=3.50Vで、アクセスタイムがTaa=50.00nsであった。そしてGO/NO GO試験結果はPASSであった。一方、バーンイン後(B/I後)は最大動作電圧がVcc=6.50Vで、最小動作電圧がVcc=3.50Vで、アクセスタイムがTaa=55.00nsであった。そしてGO/NO GO試験結果はPASSであった。
【0074】
これらデータに関しバーンイン前後で最大動作電圧とアクセスタイムのデータに変化が生じておりFAIL判定がなされる。なお、最小動作電圧とGO/NOGO試験はPASS判定となる。このメモリチップは劣化により経時変化による障害が発生する可能性が高いと判定することができる。
【0075】
上記比較処理が終了すればデータイレーズが行われ(図9の125)、次に上記とは違うテストパターンを使って、例えば逆論理の2値の任意のテストパターンを使って、図5の104〜図9の124迄の処理が再度実行され(図9の127)、テストの信頼性が高められる。なお、2値のテストパターンはメモリテスタの例えばHDDに格納できる要領が大きければその分多くの2値のテストパターンを保持することができ、それら複数の2値のテストパターンを使ってテストすることで、メモリチップの信頼性を高めることが可能になる。
【0076】
最後に、メモリチップの総合判定が行われる(図9の128)。つまりバーンイン前後のリード試験結果やシュムーデータの比較結果等により、エラーチップの判定が行われ、エラーチップは良品チップに交換される。
【0077】
メモリテスタ4は、CW8を“0”とし、コントロールユニット3にテスト工程が終了したことを伝える。コントロールユニット3は自分の電源をオフにするよう制御すると共に、メモリテスタ4に対してCW0を“1”にして電源をオフにすることを伝える。その後、メモリテスタ4は自分の電源をオフにする。
【0078】
なお、本発明は下記の付記を含むものである。
【0079】
(付記1)テストパターンを有する被試験対象物を複数個まとめてテストするバーンインテスト方法において、
バーンインの間、少なくとも2以上の前記被試験対象物を同時に指定し、当該被試験対象部品から該テストパターンを読み出し、
該バーンイン後に読み出したテストパターンと、期待値パターンとの比較を行うことを特徴とするバーンインテスト方法。(1)
(付記2) バーンイン前にテストパターンを一旦読み出し、期待値パターンとの比較を行うことを特徴とする請求項1記載のバーンインテスト方法。
【0080】
(付記3) 前記テストパターンによるバーンインテストが終わった後に、当該テストパターンの逆論理のテストパターンを用いてバーンインテストを行うことを特徴とする請求項1記載のバーンインテスト方法。
【0081】
(付記4) 前記バーンイン間に前記少なくとも2以上の被試験対象物に印加される電源電圧が、該バーンイン前あるいは後に印加される電源電圧より高いことを特徴とする請求項1記載のバーンインテスト方法。
【0082】
(付記5) テストパターンを有する被試験対象物をテストするバーンインテスト方法において、
バーンイン前の被試験対象物の有するアクセスタイム、最大動作電圧、最小動作電圧と、バーンイン後の被試験対象物の有するアクセスタイム、最大動作電圧、最小動作電圧との中から少なくともひとつのデータ変化の有無を判定することを特徴とするバーンインテスト方法。(2)
【0083】
【発明の効果】
以上述べたように本発明によれば、第1の効果として、バーンイン時間の短縮が図れ、バーンイン加速試験の試験時間を短縮することができる。
【0084】
また本発明の第2の効果として、経時変化による電気的特性の劣化をモニタすることができる。
【図面の簡単な説明】
【図1】本発明のモニターバーンインシステムを示す図
【図2】メモリテスタの詳細を示す図
【図3】コントロールユニットの詳細を示す図
【図4】バーンイン装置の詳細を示す図
【図5】本発明のバーンインテスト方法の手順を示す図(その1)
【図6】本発明のバーンインテスト方法の手順を示す図(その2)
【図7】本発明のバーンインテスト方法の手順を示す図(その3)
【図8】バーンインカードリードの詳細フローを示す図
【図9】本発明のバーンインテスト方法の手順を示す図(その4)
【図10】バーンインカード例を示す図
【図11】コントロールワード(CW)信号の割り当て例を示す図
【図12】劣化による経時変化試験を示す図
【図13】劣化による経時変化試験結果を示す図
【図14】従来のモニターバーンイン装置を示す図
【符号の簡単な説明】
1 バーンイン装置
2−1〜2−n バーンインカード
3 コントロールユニット
4 メモリテスタ
Claims (1)
- 被試験対象物を複数個まとめてテストするバーンインテスト方法であって、
環境温度を高温状態として、所定時間、被試験対象物を複数同時動作させ、
環境温度を常温として、被試験対象物個々にテストパターンを書き込み読み出して、期待値パターンとの比較を行い良否を判定する
ことを特徴とするバーンインテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001165102A JP3674542B2 (ja) | 2001-05-31 | 2001-05-31 | バーンインテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001165102A JP3674542B2 (ja) | 2001-05-31 | 2001-05-31 | バーンインテスト方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005069736A Division JP4124206B2 (ja) | 2005-03-11 | 2005-03-11 | バーンインテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002357644A JP2002357644A (ja) | 2002-12-13 |
JP3674542B2 true JP3674542B2 (ja) | 2005-07-20 |
Family
ID=19007816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001165102A Expired - Fee Related JP3674542B2 (ja) | 2001-05-31 | 2001-05-31 | バーンインテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3674542B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008234766A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | モニターバーンイン試験方法およびモニターバーンイン試験装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007127660A (ja) * | 2006-12-06 | 2007-05-24 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2009025143A (ja) * | 2007-07-19 | 2009-02-05 | Yokogawa Electric Corp | 半導体試験装置 |
JP5167312B2 (ja) * | 2010-06-23 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 半導体装置のテスト方法 |
CN113627109B (zh) * | 2021-07-09 | 2023-07-07 | 成都思科瑞微电子股份有限公司 | 一种soc芯片系统老化实验方法 |
CN115856567A (zh) * | 2022-10-11 | 2023-03-28 | 杭州中安电子有限公司 | 一种车规级mcu器件tdbi测试方法 |
-
2001
- 2001-05-31 JP JP2001165102A patent/JP3674542B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008234766A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | モニターバーンイン試験方法およびモニターバーンイン試験装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2002357644A (ja) | 2002-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11862267B2 (en) | Multi mode memory module with data handlers | |
US6801869B2 (en) | Method and system for wafer and device-level testing of an integrated circuit | |
US7642105B2 (en) | Manufacturing method for partially-good memory modules with defect table in EEPROM | |
US7356435B2 (en) | Semiconductor test apparatus and control method therefor | |
US7423443B2 (en) | Method of performing parallel test on semiconductor devices by dividing voltage supply unit | |
US20030076125A1 (en) | Method and system for wafer and device level testing of an integrated circuit | |
JP4124206B2 (ja) | バーンインテスト方法 | |
US6057698A (en) | Test system for variable selection of IC devices for testing | |
JP3674542B2 (ja) | バーンインテスト方法 | |
JP4377238B2 (ja) | 半導体試験装置 | |
JP2988380B2 (ja) | 半導体試験装置およびこの試験装置を用いた試験方法 | |
JP3031883B2 (ja) | 併合データ出力モードおよび標準動作モードとして動作する集積回路素子を一緒に検査することができる検査基板 | |
KR20120042594A (ko) | 번-인 장치, 번-인 시스템, 번-인 장치의 제어 방법, 및 번-인 시스템의 제어 방법 | |
US20050138506A1 (en) | Apparatus for testing a memory module | |
JP4463173B2 (ja) | 試験装置、試験方法、プログラム、及び記録媒体 | |
KR100660640B1 (ko) | 웨이퍼 자동선별 테스트를 위한 데이터 기입 장치 및 방법 | |
WO2001035110A1 (en) | Method and system for wafer and device-level testing of an integrated circuit | |
JP2002237505A (ja) | 半導体装置のテストシステムおよびテスト方法 | |
KR20050047928A (ko) | 번-인 테스트 및 실장 테스트를 동시에 수행하기 위한테스트 보드 및 테스트 방법 | |
JP2009222581A (ja) | 半導体試験装置 | |
JP2720761B2 (ja) | 半導体集積回路試験装置 | |
JP2005091196A (ja) | バーンインパターン作成方法および装置 | |
JPH11304875A (ja) | Ic類の時間短縮テスト方法 | |
JP2009257959A (ja) | 半導体試験装置 | |
JPH07280886A (ja) | 半導体集積回路の評価装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080513 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |