JPH11304875A - Ｉｃ類の時間短縮テスト方法 - Google Patents
Ｉｃ類の時間短縮テスト方法Info
- Publication number
- JPH11304875A JPH11304875A JP10115543A JP11554398A JPH11304875A JP H11304875 A JPH11304875 A JP H11304875A JP 10115543 A JP10115543 A JP 10115543A JP 11554398 A JP11554398 A JP 11554398A JP H11304875 A JPH11304875 A JP H11304875A
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Abstract
(57)【要約】
【課題】ＩＣへのデータ書込み、ディスターブ、モード
設定、リフレッシュの行を同時に動作するようにＤＵＴ
ボードに対するオールスキャンの設定を行ない、次いで
ＤＵＴボード内を順次スキャンしながらデータの読み取
り操作を行なうとともに、１つのスキャンごとに良／不
良の判定結果を取得するように、パターンジェネレータ
を作動するようにして、テスト時間の大幅な短縮を図る
ことを目的とするものである。 【解決手段】ＤＵＴボードに実際の信号を印加するダイ
ナミックな状態での評価テストの時間短縮のために、Ｉ
Ｃへのデータ書込み、ディスターブ、モード設定、リフ
レッシュの行を同時に動作するようにＤＵＴボードに対
するオールスキャンの設定を行ない、次いでＤＵＴボー
ド内を順次スキャンしながらデータの読み取り操作を行
なうとともに、１つのスキャンごとに良／不良の判定結
果を取得するように、パターンジェネレータを作動する
ようにしたことを特徴とするＩＣ類の時間短縮テスト方
法。
設定、リフレッシュの行を同時に動作するようにＤＵＴ
ボードに対するオールスキャンの設定を行ない、次いで
ＤＵＴボード内を順次スキャンしながらデータの読み取
り操作を行なうとともに、１つのスキャンごとに良／不
良の判定結果を取得するように、パターンジェネレータ
を作動するようにして、テスト時間の大幅な短縮を図る
ことを目的とするものである。 【解決手段】ＤＵＴボードに実際の信号を印加するダイ
ナミックな状態での評価テストの時間短縮のために、Ｉ
Ｃへのデータ書込み、ディスターブ、モード設定、リフ
レッシュの行を同時に動作するようにＤＵＴボードに対
するオールスキャンの設定を行ない、次いでＤＵＴボー
ド内を順次スキャンしながらデータの読み取り操作を行
なうとともに、１つのスキャンごとに良／不良の判定結
果を取得するように、パターンジェネレータを作動する
ようにしたことを特徴とするＩＣ類の時間短縮テスト方
法。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣやＬＳＩ等
のバーンインを行なうための半導体装置の評価装置に係
り、特にテスト時間の大幅な短縮を可能としたＩＣ類の
時間短縮テスト方法に関するものである。
のバーンインを行なうための半導体装置の評価装置に係
り、特にテスト時間の大幅な短縮を可能としたＩＣ類の
時間短縮テスト方法に関するものである。
【０００２】
【従来の技術】ＩＣ（半導体集積回路）やＬＳＩ等の評
価の１つにバーンインがある。このバーンインは、パッ
ケージ化されたＩＣ（特に、メモリ、ロジックＩＣ）類
を高温および低温（冷凍器およびヒータを用いて行な
う）の雰囲気のもとで信号および電源電圧を印加して実
動作を行なわせ、初期不良を加速させることを目的とし
て行なわれる。このバーンインはＩＣ、ＬＳＩテスタの
前工程として行なわれる。このバーンインのための装置
はバーンイン装置と呼ばれるが、これは半導体評価装置
の１つである。
価の１つにバーンインがある。このバーンインは、パッ
ケージ化されたＩＣ（特に、メモリ、ロジックＩＣ）類
を高温および低温（冷凍器およびヒータを用いて行な
う）の雰囲気のもとで信号および電源電圧を印加して実
動作を行なわせ、初期不良を加速させることを目的とし
て行なわれる。このバーンインはＩＣ、ＬＳＩテスタの
前工程として行なわれる。このバーンインのための装置
はバーンイン装置と呼ばれるが、これは半導体評価装置
の１つである。
【０００３】バーンイン装置についてさらに説明する。
バーンイン装置は電源電圧印加のみのスタティックな状
態での評価機能、実際の信号を印加するダイナミックな
状態での評価機能を備え、評価対象のＩＣを搭載するテ
ストボード（ＤＵＴ）、この基板を収納するチャンバ
ー、冷凍機、ヒータ、ＣＰＵなどを主体とする制御部
（チャンバー内の温度制御、ＩＣへの信号印加制御など
を含む）、送風機、電源部などからなる。ＤＵＴは、複
数枚を１ゾーンとして扱い、１つのチャンバー内に複数
のゾーン分が装填される。
バーンイン装置は電源電圧印加のみのスタティックな状
態での評価機能、実際の信号を印加するダイナミックな
状態での評価機能を備え、評価対象のＩＣを搭載するテ
ストボード（ＤＵＴ）、この基板を収納するチャンバ
ー、冷凍機、ヒータ、ＣＰＵなどを主体とする制御部
（チャンバー内の温度制御、ＩＣへの信号印加制御など
を含む）、送風機、電源部などからなる。ＤＵＴは、複
数枚を１ゾーンとして扱い、１つのチャンバー内に複数
のゾーン分が装填される。
【０００４】そして、バーンイン装置の上記制御部は、
設定値などを入力するキーボード、記憶装置、プリン
タ、表示装置（ＣＲＴディスプレイなど）、パターンジ
ェネレータ（ＰＧ）、インターフェース回路（Ｉ／
Ｏ）、ドライバ、電源部などから構成されている。
設定値などを入力するキーボード、記憶装置、プリン
タ、表示装置（ＣＲＴディスプレイなど）、パターンジ
ェネレータ（ＰＧ）、インターフェース回路（Ｉ／
Ｏ）、ドライバ、電源部などから構成されている。
【０００５】従来、ＤＵＴボードに実際の信号を印加す
るダイナミックな状態での評価機能においては、図２
（ａ）のように個々のＩＣごとに順々にスキャンを行な
い、スキャンの回数を分けてテストしていた。その際、
スキャン信号はＤＵＴボードの一部しか作動させないた
め、テスト効率が非常に悪いものとなっていた。スキャ
ン４個のノーマルテストの際の例を図２（ａ）に示す。
るダイナミックな状態での評価機能においては、図２
（ａ）のように個々のＩＣごとに順々にスキャンを行な
い、スキャンの回数を分けてテストしていた。その際、
スキャン信号はＤＵＴボードの一部しか作動させないた
め、テスト効率が非常に悪いものとなっていた。スキャ
ン４個のノーマルテストの際の例を図２（ａ）に示す。
【０００６】より具体的には、 （１）動作開始前の状態 （２）読み取り（ＲＥＡＤ） （３）書込み（ＷＲＩＴＥ） （４）ディスターブ（ＤＩＳＴＵＲＢ）（６４ｍｓｅｃ
間） （５）モード設定（ＭＯＤＥＳＥＴ） （６）リフレッシュ（ＲＥＦＲＥＳＨ） までの操作が行なわれる。次いで、 （７）Ｘ＋１して上記（２）〜（６）までを繰り返し （８）（２）〜（７）の操作をＸＭＡＸまで繰り返す。
間） （５）モード設定（ＭＯＤＥＳＥＴ） （６）リフレッシュ（ＲＥＦＲＥＳＨ） までの操作が行なわれる。次いで、 （７）Ｘ＋１して上記（２）〜（６）までを繰り返し （８）（２）〜（７）の操作をＸＭＡＸまで繰り返す。
【０００７】次に、 （９）再度全体を読み取り（ＲＥＡＤ） （１０）（１）〜（９）をデータを反転して繰り返し （１１）その結果を読み取り（ＲＥＡＤ）し （１２）次のスキャンに移って、上記（１）〜（１０）
の操作をスキャン最大値まで繰り返す。
の操作をスキャン最大値まで繰り返す。
【０００８】上記において、バーンイン装置のインター
フェース回路（Ｉ／Ｏ）は多くのＩＣに並列接続されて
いる。しかしながら、並列接続しただけでは並列接続さ
れたＩＣのＩ／Ｏがそれぞれのデータを出力して信号が
ぶつかるという問題があり、信号がぶつかり合わないよ
うにＩＣのコントロールタイミングを利用して順番に信
号が出力されるように切り替えている。そしてこの切換
信号がスキャン信号である。
フェース回路（Ｉ／Ｏ）は多くのＩＣに並列接続されて
いる。しかしながら、並列接続しただけでは並列接続さ
れたＩＣのＩ／Ｏがそれぞれのデータを出力して信号が
ぶつかるという問題があり、信号がぶつかり合わないよ
うにＩＣのコントロールタイミングを利用して順番に信
号が出力されるように切り替えている。そしてこの切換
信号がスキャン信号である。
【０００９】
【発明が解決しようとする課題】近年、ＤＵＴボードが
高密度化しており、上述のようにＤＵＴボードを順次バ
ーンインするやり方では評価テストに非常に多くの時間
を要してしまうという欠点があった。
高密度化しており、上述のようにＤＵＴボードを順次バ
ーンインするやり方では評価テストに非常に多くの時間
を要してしまうという欠点があった。
【００１０】そこで、バーンインを行なうときには、図
２（ｂ）のようにＤＵＴボード内の全ＩＣ類がすべて同
時に動作するように、スキャン信号を同時に出力するこ
とによってスキャンを行なうことを試み、これをオール
スキャン（ＡＬＬＳＣＡＮ）と称する。
２（ｂ）のようにＤＵＴボード内の全ＩＣ類がすべて同
時に動作するように、スキャン信号を同時に出力するこ
とによってスキャンを行なうことを試み、これをオール
スキャン（ＡＬＬＳＣＡＮ）と称する。
【００１１】しかしながら、読み取りについてはオール
スキャンを行なうことができないため、本発明はＩＣへ
のデータ書込み、ディスターブ、モード設定、リフレッ
シュの行を同時に動作するようにＤＵＴボードに対する
オールスキャンの設定を行ない、次いでＤＵＴボード内
を順次スキャンしながらデータの読み取り操作を行なう
とともに、１つのスキャンごとに良／不良の判定結果を
取得するように、パターンジェネレータを作動するよう
にして、テスト時間の大幅な短縮を図ることを目的とす
るものである。
スキャンを行なうことができないため、本発明はＩＣへ
のデータ書込み、ディスターブ、モード設定、リフレッ
シュの行を同時に動作するようにＤＵＴボードに対する
オールスキャンの設定を行ない、次いでＤＵＴボード内
を順次スキャンしながらデータの読み取り操作を行なう
とともに、１つのスキャンごとに良／不良の判定結果を
取得するように、パターンジェネレータを作動するよう
にして、テスト時間の大幅な短縮を図ることを目的とす
るものである。
【００１２】また本発明は、上記パターンジェネレータ
で制御されるテストパターンの動作中に、他のＣＰＵで
制御されるデータの読み取り操作のタイミングを取る作
業をパターンジェネレータのタイマ命令で行ない、他の
ＣＰＵとパターンジェネレータの動作を同期させるよう
にして、コンパレータの周辺にメモリや取込み回路など
を用意することなく、テスト時間の短縮を図ることがで
きるようにしたものである。
で制御されるテストパターンの動作中に、他のＣＰＵで
制御されるデータの読み取り操作のタイミングを取る作
業をパターンジェネレータのタイマ命令で行ない、他の
ＣＰＵとパターンジェネレータの動作を同期させるよう
にして、コンパレータの周辺にメモリや取込み回路など
を用意することなく、テスト時間の短縮を図ることがで
きるようにしたものである。
【００１３】
【課題を解決するための手段】すなわちこの発明のＩＣ
類の時間短縮テスト方法は、ＤＵＴボードに実際の信号
を印加するダイナミックな状態での評価テストの時間短
縮のために、ＩＣへのデータ書込み、ディスターブ、モ
ード設定、リフレッシュの行を同時に動作するようにＤ
ＵＴボードに対するオールスキャンの設定を行ない、次
いでＤＵＴボード内を順次スキャンしながらデータの読
み取り操作を行なうとともに、１つのスキャンごとに良
／不良の判定結果を取得するように、パターンジェネレ
ータを作動するようにしたことを特徴とするものであ
る。
類の時間短縮テスト方法は、ＤＵＴボードに実際の信号
を印加するダイナミックな状態での評価テストの時間短
縮のために、ＩＣへのデータ書込み、ディスターブ、モ
ード設定、リフレッシュの行を同時に動作するようにＤ
ＵＴボードに対するオールスキャンの設定を行ない、次
いでＤＵＴボード内を順次スキャンしながらデータの読
み取り操作を行なうとともに、１つのスキャンごとに良
／不良の判定結果を取得するように、パターンジェネレ
ータを作動するようにしたことを特徴とするものであ
る。
【００１４】この発明のＩＣ類の時間短縮テスト方法
は、パターンジェネレータで制御されるテストパターン
の動作中に、他のＣＰＵで制御されるデータの読み取り
操作のタイミングを取る作業をパターンジェネレータの
タイマ命令で行ない、他のＣＰＵとパターンジェネレー
タの動作を同期させるようにしたことをも特徴とするも
のである。
は、パターンジェネレータで制御されるテストパターン
の動作中に、他のＣＰＵで制御されるデータの読み取り
操作のタイミングを取る作業をパターンジェネレータの
タイマ命令で行ない、他のＣＰＵとパターンジェネレー
タの動作を同期させるようにしたことをも特徴とするも
のである。
【００１５】
【発明の実施の態様】以下にこの発明のＩＣ類の時間短
縮テスト方法について、好ましい態様を図面に基づいて
詳細に説明する。
縮テスト方法について、好ましい態様を図面に基づいて
詳細に説明する。
【００１６】図１は、この発明のＩＣ類の時間短縮テス
ト方法のフローチャートを示すものである。先ず第１
に、スキャン制御をオールスキャンのパターンジェネレ
ータ（ＡＬＰＧ）で行なうように、このＡＬＰＧにスキ
ャンのコントロールを切り換える。そしてＰＡＳＳ／Ｆ
ＡＩＬレジスタをクリアし、タイマ（ＷＡＩＴ２）の設
定を行なう。
ト方法のフローチャートを示すものである。先ず第１
に、スキャン制御をオールスキャンのパターンジェネレ
ータ（ＡＬＰＧ）で行なうように、このＡＬＰＧにスキ
ャンのコントロールを切り換える。そしてＰＡＳＳ／Ｆ
ＡＩＬレジスタをクリアし、タイマ（ＷＡＩＴ２）の設
定を行なう。
【００１７】次に図１の冒頭に示すテスト開始に移る。
図に示したように、１ブロックのテストが終了すると、
ＡＬＰＧにおいてテストを中断させ、スキャン値を読み
取る。さらにＰＡＳＳ／ＦＡＩＬを読み込み、前回デー
タと比較した上、コンパレータをリセットする。その
後、タイマレンジを変更して再スタートし、このタイマ
で所定の時間を経過した後、テストを終了し、タイマの
設定に応じて次のブロックのテストに移る。
図に示したように、１ブロックのテストが終了すると、
ＡＬＰＧにおいてテストを中断させ、スキャン値を読み
取る。さらにＰＡＳＳ／ＦＡＩＬを読み込み、前回デー
タと比較した上、コンパレータをリセットする。その
後、タイマレンジを変更して再スタートし、このタイマ
で所定の時間を経過した後、テストを終了し、タイマの
設定に応じて次のブロックのテストに移る。
【００１８】上記中断の流れを説明すると、予め中断信
号を設定しておき、所定時間の待機動作の後、タイマレ
ンジを小さくして、上記スキャン値の読み取り以降の作
業をこのタイマレンジ中に行なう。そして所定の待機時
間が経過したら、再スタートさせる。なお、再スタート
信号を設定し、スキャン終了後には、タイマレンジを初
期値に変更しておく。
号を設定しておき、所定時間の待機動作の後、タイマレ
ンジを小さくして、上記スキャン値の読み取り以降の作
業をこのタイマレンジ中に行なう。そして所定の待機時
間が経過したら、再スタートさせる。なお、再スタート
信号を設定し、スキャン終了後には、タイマレンジを初
期値に変更しておく。
【００１９】全ブロックのテスト終了時の操作を説明す
ると次の通りである。先ずスキャンをＣＰＵに切り換
え、ＶＭＥ等の記憶装置に合計のＰＡＳＳ／ＦＡＩＬ結
果を取り込む。そしてＰＡＳＳ／ＦＡＩＬの比較結果を
クリアして、次のテストに移行する。
ると次の通りである。先ずスキャンをＣＰＵに切り換
え、ＶＭＥ等の記憶装置に合計のＰＡＳＳ／ＦＡＩＬ結
果を取り込む。そしてＰＡＳＳ／ＦＡＩＬの比較結果を
クリアして、次のテストに移行する。
【００２０】上記テスト内容を要約すると、先ず最初に
書込み（ＷＲＩＴＥ）、ディスターブ（ＤＩＳＴＵＲ
Ｂ）、モード設定（ＭＯＤＥＳＥＴ）、リフレッシュ
（ＲＥＦＲＥＳＨ）等の動作を行ない、ＤＵＴボード内
のデータの読み取り操作（ＲＥＡＤ）をパターンジェネ
レータのタイマ命令でタイミングを取りながらＤＵＴボ
ードの各ブロックごとに行なう。そしてＰＡＳＳ／ＦＡ
ＩＬデータを取り込んでコンパレータで比較し、さらに
前回結果と比較する。
書込み（ＷＲＩＴＥ）、ディスターブ（ＤＩＳＴＵＲ
Ｂ）、モード設定（ＭＯＤＥＳＥＴ）、リフレッシュ
（ＲＥＦＲＥＳＨ）等の動作を行ない、ＤＵＴボード内
のデータの読み取り操作（ＲＥＡＤ）をパターンジェネ
レータのタイマ命令でタイミングを取りながらＤＵＴボ
ードの各ブロックごとに行なう。そしてＰＡＳＳ／ＦＡ
ＩＬデータを取り込んでコンパレータで比較し、さらに
前回結果と比較する。
【００２１】次いで、このＤＵＴボード内のデータの読
み取り操作（ＲＥＡＤ）を順次行なっていき、これを全
ブロックに対して行なった上、その結果をメモリに書き
込んでおく。
み取り操作（ＲＥＡＤ）を順次行なっていき、これを全
ブロックに対して行なった上、その結果をメモリに書き
込んでおく。
【００２２】上記ＡＬＰＧを用いたスキャン制御をパタ
ーンで表現すると、次の通りである。すなわち、テスト
中に中断信号が出されると、タイマが作動する。タイマ
の待機動作の後、タイマレンジの範囲内でＰＡＳＳ／Ｆ
ＡＩＬデータを取り込む。ＰＡＳＳ／ＦＡＩＬデータの
取り込みが終わると、タイマレンジを小さくして再スタ
ート信号を出す。
ーンで表現すると、次の通りである。すなわち、テスト
中に中断信号が出されると、タイマが作動する。タイマ
の待機動作の後、タイマレンジの範囲内でＰＡＳＳ／Ｆ
ＡＩＬデータを取り込む。ＰＡＳＳ／ＦＡＩＬデータの
取り込みが終わると、タイマレンジを小さくして再スタ
ート信号を出す。
【００２３】スキャン４個のオールスキャンテストの際
の例を図２（ｂ）に示す。同図に示すように、書込み
（ＷＲＩＴＥ）、ディスターブ（ＤＩＳＴＵＲＢ）、モ
ード設定（ＭＯＤＥＳＥＴ）、さらにはリフレッシュ
（ＲＥＦＲＥＳＨ）等の動作時間が大幅に短縮され、Ｉ
Ｃ類のバーンインテストの時間が飛躍的に短縮できるよ
うになった。
の例を図２（ｂ）に示す。同図に示すように、書込み
（ＷＲＩＴＥ）、ディスターブ（ＤＩＳＴＵＲＢ）、モ
ード設定（ＭＯＤＥＳＥＴ）、さらにはリフレッシュ
（ＲＥＦＲＥＳＨ）等の動作時間が大幅に短縮され、Ｉ
Ｃ類のバーンインテストの時間が飛躍的に短縮できるよ
うになった。
【００２４】
【発明の効果】この発明のＩＣ類の時間短縮テスト方法
によれば、ＩＣへのデータ書込み、ディスターブ、モー
ド設定、リフレッシュ等の動作時間が大幅に短縮できる
ので、ＩＣ類のバーンインテストの時間が飛躍的に短縮
できるようになった。
によれば、ＩＣへのデータ書込み、ディスターブ、モー
ド設定、リフレッシュ等の動作時間が大幅に短縮できる
ので、ＩＣ類のバーンインテストの時間が飛躍的に短縮
できるようになった。
【００２５】また、この発明のＩＣ類の時間短縮テスト
方法によれば、ＩＣへのデータ書込み、ディスターブ、
モード設定、リフレッシュの行を同時に動作するように
ＤＵＴボードに対するオールスキャンの設定を行ない、
次いでＤＵＴボード内を順次スキャンしながらデータの
読み取り操作を行なうとともに、１つのスキャンごとに
良／不良の判定結果を取得するように、パターンジェネ
レータを作動するようにしたので、テスト時間の大幅な
短縮を図ることができるようになった。
方法によれば、ＩＣへのデータ書込み、ディスターブ、
モード設定、リフレッシュの行を同時に動作するように
ＤＵＴボードに対するオールスキャンの設定を行ない、
次いでＤＵＴボード内を順次スキャンしながらデータの
読み取り操作を行なうとともに、１つのスキャンごとに
良／不良の判定結果を取得するように、パターンジェネ
レータを作動するようにしたので、テスト時間の大幅な
短縮を図ることができるようになった。
【００２６】またこの発明のＩＣ類の時間短縮テスト方
法によれば、上記パターンジェネレータで制御されるテ
ストパターンの動作中に、他のＣＰＵで制御されるデー
タの読み取り操作のタイミングを取る作業をパターンジ
ェネレータのタイマ命令で行ない、他のＣＰＵとパター
ンジェネレータの動作を同期させるようにしたので、コ
ンパレータの周辺にメモリや取込み回路などを用意する
ことなく、テスト時間の短縮を図ることができるように
なった。
法によれば、上記パターンジェネレータで制御されるテ
ストパターンの動作中に、他のＣＰＵで制御されるデー
タの読み取り操作のタイミングを取る作業をパターンジ
ェネレータのタイマ命令で行ない、他のＣＰＵとパター
ンジェネレータの動作を同期させるようにしたので、コ
ンパレータの周辺にメモリや取込み回路などを用意する
ことなく、テスト時間の短縮を図ることができるように
なった。
【図１】この発明のＩＣ類の時間短縮テスト方法の１実
施例を説明するためのもので、スキャン制御の概略を示
すフローチャートである。
施例を説明するためのもので、スキャン制御の概略を示
すフローチャートである。
【図２】（ａ）はスキャン４個のノーマルテストの際の
例を示すグラフ、（ｂ）はスキャン４個のオールスキャ
ンテストテストの際の例を示すグラフである。
例を示すグラフ、（ｂ）はスキャン４個のオールスキャ
ンテストテストの際の例を示すグラフである。
Claims (2)
- 【請求項１】 ＤＵＴボードに実際の信号を印加するダ
イナミックな状態での評価テストの時間短縮のために、
ＩＣへのデータ書込み、ディスターブ、モード設定、リ
フレッシュの行を同時に動作するようにＤＵＴボードに
対するオールスキャンの設定を行ない、次いでＤＵＴボ
ード内を順次スキャンしながらデータの読み取り操作を
行なうとともに、１つのスキャンごとに良／不良の判定
結果を取得するように、パターンジェネレータを作動す
るようにしたことを特徴とするＩＣ類の時間短縮テスト
方法。 - 【請求項２】 パターンジェネレータで制御されるテス
トパターンの動作中に、他のＣＰＵで制御されるデータ
の読み取り操作のタイミングを取る作業をパターンジェ
ネレータのタイマ命令で行ない、他のＣＰＵとパターン
ジェネレータの動作を同期させるようにしてなる請求項
１に記載するＩＣ類の時間短縮テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10115543A JPH11304875A (ja) | 1998-04-24 | 1998-04-24 | Ｉｃ類の時間短縮テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10115543A JPH11304875A (ja) | 1998-04-24 | 1998-04-24 | Ｉｃ類の時間短縮テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11304875A true JPH11304875A (ja) | 1999-11-05 |
Family
ID=14665143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10115543A Pending JPH11304875A (ja) | 1998-04-24 | 1998-04-24 | Ｉｃ類の時間短縮テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11304875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113190391A (zh) * | 2019-04-23 | 2021-07-30 | 神讯电脑(昆山)有限公司 | 烧机实时检测方法及其系统 |
-
1998
- 1998-04-24 JP JP10115543A patent/JPH11304875A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113190391A (zh) * | 2019-04-23 | 2021-07-30 | 神讯电脑(昆山)有限公司 | 烧机实时检测方法及其系统 |
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