JPH0416752B2 - - Google Patents

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JPH0416752B2
JPH0416752B2 JP57182232A JP18223282A JPH0416752B2 JP H0416752 B2 JPH0416752 B2 JP H0416752B2 JP 57182232 A JP57182232 A JP 57182232A JP 18223282 A JP18223282 A JP 18223282A JP H0416752 B2 JPH0416752 B2 JP H0416752B2
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JP
Japan
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test
memory
response
ram
controller
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JP57182232A
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Eichi Hyuuzu Junia Jon
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
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Publication date
Application filed by Fairchild Camera and Instrument Corp filed Critical Fairchild Camera and Instrument Corp
Publication of JPS58108475A publication Critical patent/JPS58108475A/ja
Publication of JPH0416752B2 publication Critical patent/JPH0416752B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318371—Methodologies therefor, e.g. algorithms, procedures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
    • G01R15/12—Circuits for multi-testers, i.e. multimeters, e.g. for measuring voltage, current, or impedance at will
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer

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  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 本発明はテストベクトルのシーケンスを発生す
る装置に関するものであつて、更に詳細には、デ
ジタルテスタに対する局所データチヤンネルメモ
リ内にストアされるデジタル情報の量を圧縮し、
必要とされるストア空間の量を減少させ電子コン
ポーネントの完全なテストを行なうことを可能と
した技術に関するものである。
米国特許第3870953号に開示されているタイプ
のインサーキツト／機能電子コンポーネントテス
タの様なデジタルテスタに於いては、テストベク
トルが中央制御コンピユータによつて発生され、
最終的にプリント配線基板上の種々のノードに印
加されて、集積回路チツプの様な回路基板上の電
子コンポーネントを動作させて他のノードに於い
て応答信号を発生させる。テスト中のコンポーネ
ントによつて発生された応答信号は予定された応
答と比較され、そのコンポーネントが適切に機能
しているか否かが判別される。励起信号の様なノ
ードへ印加されるテストベクトルの性質として
は、それらが回路基板上の他のコンポーネントに
悪影響を与えるものではなく、且つテスト中のノ
ードに接続されることのある他のコンポーネント
の影響を受けることがない様にテスト中の回路の
ノードを十分に駆動することが可能なものである
必要がある。他の回路へ接続されていない電子コ
ンポーネント、例えば個々のICをテストするデ
ジタルテスタやエツジ接続子を介して全回路基板
を機能的にテストするデジタルテスタ等に於いて
は、励起信号が画一的に印加され、且つ応答が画
一的に測定されるものであるが、他のコンポーネ
ントに悪影響を与える問題及び他の信号レベルに
打勝たねばならないという問題は存在していな
い。
典型的なデジタルテスタは500以上の個々のデ
ータチヤンネルを有する場合もあり、これらのデ
ータチヤンネルを介して励起信号が回路基板に印
加され、且つ応答信号が受け取られる。回路基板
へ印加されるテストベクトルの速度を向上させる
為に、各データチヤンネルはそれ自身の局所メモ
リを有しており、該局所メモリはテスト手順の開
始時点に於いて中央制御器によつて発生されたテ
ストベクトルをロードされる。局所メモリはテス
トベクトルがコンピユータによつて発生される速
度よりも著しく速い速度で回路基板へ印加するこ
とが可能であり、且つ互いに独立して印加させる
ことが可能なものであつて、従つて回路基板上の
電子コンポーネントの全てをテストする時間を著
しく短縮することが可能である。
マイクロエレクトロニクスの技術が進歩し、且
つ集積回路が小規模から大規模へ、且つ超大規模
装置へと進展するに従い、テストパターンの長
さ、即ちコンポーネントを完全にチエツクするの
に必要なテストベクトルの数が著しく増加し、そ
の結果各データチヤンネルに対する局所メモリに
制限を課する様になる。この問題は、各データチ
ヤンネルに対する局所メモリを構成する為にシフ
トレジスタを使用しているテスタに於いて特に顕
著なものである。メモリの内容がレジスタから１
度シフト出力されると、テスト手順を再び開始す
る前に新たなテストベクトルをレジスタに再ロー
ドせねばならない。局所メモリへ情報をロードす
るのに必要とする時間は、ある装置をテストする
のに必要とする全時間に於いて重要な部分を占
め、従つてテスト中に再ロードを行なう必要性が
存在するということはテスト手順の全効率を著し
く低下させるものである。更に、シフトレジスタ
型メモリに関連した別の問題としては、テストベ
クトルがメモリから１度シフト出力されると、そ
れが再びメモリ内に再ロードされ且つその全ての
段を介してシフト動作される迄再度使用されるこ
とが出来ないということである。
この様なシフトレジスタ型メモリに関連した問
題を解消する為に、データチヤンネル情報をスト
アする為にランダムアクセス（RAM）型のメモ
リを使用するテスタが提案されている。この様な
構成に於いては、メモリ内の所定の位置をアドレ
スすることによつて回路基板上のノードにテスト
ベクトルを印加させることが可能なものであり、
従つてテストベクトルがメモリから読出されたと
してもその内容は失われることがないので再使用
することが可能なものである。更に、ランダムア
クセスメモリはストアされているテストベクトル
を再呼出しする為にサブルーチン命令及びループ
命令を使用することを可能とし、従つてテスト手
順に於ける各サイクルに対し１個のメモリ位置を
割当てることが必要ではなく、従つてテストデー
タを圧縮する可能性を与えている。しかしなが
ら、従来のランダムアクセス型メモリに関連する
欠点の１つとしては、テスト手順に於けるシーケ
ンスを実行している場合に変数データをアクセス
することが出来ないということである。即ち、中
央制御コンピユータからテストベクトルが１度
RAMへロードされると、データは固定され、テ
スト中の回路から得られる異なつたタイプの出力
信号に応答してテストベクトルのシーケンスを変
更することが出来ないものである。
上述した如き問題を解消する試みとして提案さ
れているメモリ方式がTrent Caveの寄稿による
“LSIテスタに適合可能なテストパターンの圧縮
（Compressing Test Patterns To Fit Into LSI
Testers）”，エレクトロニクス、1978年10月12
日、136−140貢の文献に記載されている。この文
献に開示されている局所メモリ方式に於いては、
データチヤンネルに対するテストベクトルをスト
アする為にランダムアクセスメモリとシフトレジ
スタとの両方を使用するものである。即ち、テス
トパターンベクトルがRAMにロードされ、テス
トパターン制御器によつてアドレスされる。シフ
トレジスタには変数データがロードされ、該変数
データは、例えばRAMで実行されるサブルーチ
ン又はループの合間に於いて先入先出し法によつ
てテストパターン内へ挿入することが可能なもの
である。
この様な二重メモリ構造とすることによつて、
ランダムアクセスメモリ内にストアされているテ
ストパターンへ変数データを挿入させることが可
能なものではあるが、シフトレジスタメモリに関
連する欠点は払拭されている訳では無い。特に、
テストベクトルに於ける変数がシフトレジスタメ
モリからシフト出力されると、メモリ内に再度ロ
ードされる迄それを再使用することは不可能であ
る。新たな変数をテストパターン内に挿入する毎
にシフトレジスタを再ロードせねばならないとい
う必要性は、テスタの全処理能力に於いて重要な
役割を演じ続けることとなる。
本発明は、以上の点に鑑み成されたものであつ
て、従来技術に於ける欠点を解消し、デジタルテ
スタの局所メモリ内にストアされるテストベクト
ル情報を圧縮することが可能なテストベクトルの
シーケンスを発生する装置を提供することを目的
とする。
本発明の別の特徴によれば、テストベクトルの
シーケンスを発生する装置を提供するものであつ
て、前記装置が、第１組のテストベクトル及び前
記第１組のテストベクトル内に挿入すべき変数を
表わす第２組のテストベクトルをストアする第１
メモリと、テストパターン命令をストアする第２
メモリと、前記第２メモリ内にストアされている
命令に応答し前記第１メモリをアドレスして前記
第１組からテストベクトルをアクセスするテスト
パターン制御器と、前記第２メモリ内にストアさ
れている命令に応答し前記第１メモリをアドレス
して前記第２組からテストベクトルをアクセスす
るベクトルデータ制御器と、前記第２メモリから
の命令に従つて前記テストパターン制御器又は前
記ベクトルデータ制御器からのアドレス信号を前
記第１メモリへ選択的に印加するスイツチング手
段とを有するものである。
以下、添付の図面を参考に、本発明の具体的実
施の態様に付いて詳細に説明する。以下の説明に
於いては、本発明の好適実施例に付いて特に本発
明をインサーキツト型テジタルテスタに実施した
場合に付いて説明を行なう。しかしながら、本発
明はこの様な特別の構成に限定されるべきもので
はなく、更に広範な適用可能性を有するものであ
ることに留意すべきである。例えば、機能テスタ
及び個々のコンポーネントのテスタ等の様なコン
ポーネントに励起信号として印加されるテストベ
クトルをストアするメモリ装置を有する任意のタ
イプのデジタルテスタへ本発明を適用することが
可能なものである。
本発明を適用したインサーキツト型テジタルテ
スタの例を第１図にブロツク図で示してある。テ
スタの動作は大略中央制御回路１０によつて制御
され、中央制御回路１０は、テストされるべきコ
ンポーネントに印加するテストベクトルを発生し
たり、印加させた１組の信号に対するコンポーネ
ントの応答を評価したり、テスト信号の一般的な
シーケンス及びタイミングを記憶したりする種々
の機能を有している。入出力インターフエース回
路１２が、中央制御器１０をプログラム制御回路
１４及びシーケンス制御回路１６へ接続させてい
る。プログラム制御回路１４及びシーケンス制御
回路１６は、中央制御器１０によつて発生された
データ信号及びタイミング信号を受取り、付加的
なタイミング信号及びアドレス信号を発生してデ
ータをスイツチング回路１８内の適宜のメモリ装
置へ送給する。スイツチング回路１８もまた制御
スイツチ及び駆動回路を有している。プログラム
制御回路１４及びシーケンス制御回路１６もまた
タイミング信号を発生し、これらのタイミング信
号はスイツチング回路１８内の種々のスイツチへ
印加される。
スイツチング回路１８は複数個のデータチヤン
ネルを有しており、各データチヤンネルは局所メ
モリと、１個又はそれ以上の制御スイツチと、駆
動器−検知器対とを有している。スイツチング回
路１８とテスト中の回路基板２０との間に於いて
情報がテストピン装置２２を介して交換される。
テストピン装置２２はスイツチング回路１８に於
けるデータチヤネルを回路基板上のノードに接続
させる。テストピン装置２２は、例えば回路基板
２０上のノードに接触可能なスプリング負荷した
アレイ上に配列したピンを有する針床型装置とす
ることが可能である。テストピン装置に於けるピ
ン数がスイツチング回路１８に於けるデータチヤ
ンネル数よりも大きいので、データチヤンネルを
適宜のマルチプレクサ装置２４を介して選択的に
ピンへ接続させることが可能である。
動作に付いて説明すると、テスト期間中に回路
基板上の種々のノードへ印加すべきテストベクト
ルをスイツチング回路１８内の局所メモリへロー
ドさせる。これらのテストベクトルは中央制御器
１０によつて発生され、プログラム制御回路１４
及びシーケンス制御回路１６を介して適宜のメモ
リへ送られる。メモリへのロードが終了すると、
メモリはスイツチング回路１８に於ける制御スイ
ツチを介してデータチヤンネルの駆動器へ選択的
に接続され、励起信号を回路基板２０のノードへ
印加させる。印加された励起信号に対する回路基
板上のコンポーネントの応答が予定の結果と比較
されてそのコンポーネントが適切に動作している
か否かを判別する。この様な比較は各個々のデー
タチヤンネルに対してスイツチング回路１８内に
於いて行なうことが可能なものであるが、一方プ
ログラム制御回路１４又は中央制御器１０に於い
ても行なうことが可能である。
本発明を構成するシーケンス制御回路１６及び
スイツチング回路１８の部分を更に詳細に第２図
にブロツク図で示してある。スイツチング回路１
８に於ける各データチヤンネルは、局所メモリ２
６を有しており、局所メモリ２６は励起RAM２
８と応答RAM３０とを有している。励起RAM
２８には主励起信号のシーケンスを表わすテスト
ベクトルと、予定の応答信号と、テスト中の回路
基板のノードへ印加されるべきベクトル信号のサ
ブルーチンとがロードされる。励起RAM２８は
また励起信号のシーケンスの中へ挿入すべき変数
を表わすベクトルのリストを有している。
励起RAM２８は駆動レジスタ３４を介して駆
動器３２に接続されている。駆動レジスタ３４は
励起RAM２８のアドレスされた位置にストアさ
れているテストベクトル情報を受取り、クロツク
パルスφsに応答して駆動器３２へ適宜の電流ベ
クトル信号を印加する。次いで、駆動器３２は適
宜の電流又は電圧信号をテスト中の回路基板上に
於けるノードの１つに接続されているテストピン
３６へ供給する。テストピン３６はまた受信器３
８へ接続されており、受信器３８はテストピン３
６で受取られた応答信号を測定レジスタ４０へ供
給する。レジスタ４０に於いて測定された結果は
励起RAM２８にストアされている予定の結果
と、例えば適宜のコンパレータ４２に於いて比較
される。その比較の結果は応答RAM３０にスト
アされる。
励起RAM２８及び応答RAM３０へ印加すべ
きアドレス信号がパターン制御器４４によつて発
生される。パターン制御器４４は印加された命令
信号Ｉに応答してアドレス信号Ａを発生する任意
の適宜の従来の装置を使用することが可能であつ
て、例えば2910シーケンサ等を使用することが可
能である。パターン制御器４４へ印加される命令
信号Ｉは、制御器４４によつて発生されるアドレ
ス信号Ａを受取るシーケンス命令RAM４６内に
ストアされる。アドレス信号に応答してシーケン
スRAM４６から読取られる命令信号が、先行す
る命令がパターン制御器４４へ印加されているク
ロツク期間中に命令レジスタ４８内にストアされ
る。
RAM４６からの命令信号Ｉはベクトルデータ
制御器５０へ入力信号として供給され、制御器５
０はパターン制御器４４からのアドレス信号Ａに
応答して励起RAM２８によつて発生されつつあ
るテストパターンベクトルのシーケンス内へ挿入
されるべき変数に関するアドレス信号ROを発生
する。ベクトルデータ制御器５０は適宜の従来の
インデツクスレジスタで構成することが可能であ
り、例えば2901Aレジスタを使用することが可能
である。パターン制御器４４及びベクトルデータ
制御器５０からのアドレス信号Ａ及びROはアド
レスマルチプレクサ５２へ供給される。シーケン
スRAM４６からのシーケンス命令Ｉに応答し
て、アドレスマルチプレクサ５２はパターン制御
器４４乃至はベクトルデータ制御器５０からの出
力信号Ａ又はROのどちらかをアドレス信号MA
として励起RAM２８及び応答RAM３０へ選択
的に印加させる。
クロツクパルスφsが発生すると、パターン制
御器４４は入力端に現われるシーケンス命令Ioに
応答してアドレス信号Aoを発生する。このアド
レス信号はマルチプレクサ５２及びシーケンス
RAM４６へ印加され、その結果クロツクパルス
期間中に命令レジスタ４８内へ読込まれるべき次
のシーケンス命令Io+1を発生する。同時に、その
前のアドレス信号に応答して励起RAM２８から
データ出力として現われているベクトル情報
Vo-1がクロツク動作されて駆動レジスタ３４内
へ送り込まれ、適宜の電流ベクトルを駆動器３２
へ印加し、従つて駆動器３２はテストピン３６を
介してテスト中の回路基板のノードへ励起信号を
供給する。
データチヤンネルが励起信号を供給することに
加えて、又はその代りに、応答信号を測定すべく
機能すると、テスト中の回路基板のテストされて
いるノードに現われる信号が受信器３８によつて
受取られ、測定クロツクパルスφnの期間中に測
定レジスタ４０内へクロツク入力される。アドレ
スマルチプレクサ５２の出力端子に現われるアド
レス信号は常に回路に印加されるベクトルよりも
１クロツクパルス分先行しているので、テストし
ている回路から応答が戻つて来て測定レジスタ４
０内へクロツク入力される迄応答RAM３０への
アドレスを遅延させることが必要である。従つ
て、アドレスマルチプレクサ５２の出力端子と応
答RAM３０のアドレス入力端子との間に適宜の
アドレス遅延回路５４を介挿させて、RAMへ印
加されるアドレス信号を１クロツク周期分遅延さ
せる構成とすると良い。
パターン制御器４４のアドレス出力信号を制御
するということに加えて、シーケンスRAM４６
からの命令はベクトルデータ制御器５０内のレジ
スタを励起RAM２８内にストアされている所望
の変数のアドレスに関する所定位置へインデツク
スさせる。アドレスマルチプレクサ５２はシーケ
ンス命令Ｉに応答して、パターン制御器４４のア
ドレス出力信号Ａ又はベクトルデータ制御器５０
からのレジスタ出力信号ROの何れかを選択的に
通過させてアドレス信号MAとして励起RAM及
び応答RAMへ供給する。従つて、シーケンス
RAM４６内にストアされているシーケンス命令
に従つて、励起RAM２８内の所定の位置にスト
アされている変数データをパターン制御器４４に
よつて発生されるアドレス信号に応答してRAM
から読出されたテストベクトルのパターン内へ挿
入させることが可能である。
励起RAM２８及びシーケンスRAM４６をア
ドレスするということに加えて、パターン制御器
４４からのアドレス信号はテスタの動作をモニタ
する為の診断機能を与える為に使用することが可
能である。例えば、診断RAM５６は所定のアド
レス位置に同期信号をストアすることが可能であ
る。これらの同期信号は、例えば、１個の２進数
ビツトの様な極簡単な構成で良い。パターン制御
器４４が同期信号の１つのアドレスを発生する
と、RAM５６はテスト装置に対して外部的であ
るテストポイント５８に於いて出力信号を発生す
る。テストポイント５８に同期信号が現われるこ
とによつて、テストシーケンス中にテスタが適切
なテストステツプを踏んでいるということをオペ
レータが確かめることが可能である。
変数をテストベクトルパターン中に挿入するこ
とが可能であるということは、テスト中の回路か
ら受取られる夫々異なつた応答に従つて異なつた
励起信号を印加することが望ましいようなテスト
状態に於いて特に有益なものである。例えば、印
加した励起信号に対する応答が予定されたもので
ある場合には、所定のテストベクトルシーケンス
を継続して使用すれば良いが、一方応答が予定さ
れたものでなかつた場合には、不適切な応答を発
生する原因を突止める為の手助けとして異なつた
組のベクトルを印加することが望ましい。この様
な場合に、シーケンスRAM４６からの命令信号
を条件付き命令とすることが特策であり、その様
な条件付き命令によつてパターン制御器４４が測
定された応答に基づいて２つの異なつたアドレス
信号の一方を発生する構成とすることが良い。パ
ターン制御器４４は、測定された応答が予定され
ている応答と整合するものであるか否かを表わす
入力信号を、例えばコンパレータ４２から受取る
ことが可能である。次いで、パターン制御器４４
はこの信号に基づいて適切なアドレス命令を発生
することが可能である。
概して、次の励起信号を印加する前に、或る１
個の励起信号に対する応答を待つことをせずに出
来るだけ高速でテスト中の回路へ励起信号を印加
させることが望まれる。このような状態を第３図
のタイミング線図に示してあり、そこに示した如
く、２番目のテストベクトルを印加させる為の信
号φsに於ける２番目のパルスが１番目のベクト
ルに対する応答を測定する為の信号φnに於ける
第１パルスが終了する前に発生されている。しか
しながら、印加されるべきベクトルがその前のベ
クトルの応答に基づいて発生される様に条件付け
られている場合にはこの様なタイミング構成を使
用することが不可能であることは明らかである。
例えば、第３図に示した如く、コンポーネントに
印加されるべきベクトル３がベクトル２の応答に
依存するものである場合には、ベクトル３を印加
する前にこの様な応答の測定の完了せねばならな
い。同様に、シーケンスRAM４６によつて中止
命令が出される場合には、ベクトル４に関し図示
した如く、テスト手順を実際に中止する前に最後
に印加されたベクトルの測定が行なわれねばなら
ない。
従つて、データチヤンネルに於けるパターン制
御器４４及びそれに関連するレジスタの動作を制
御する上で可変タイミングを使用することが望ま
しい。可変タイミングとすることが可能な回路の
１例を第４図にブロツク図で示してある。このタ
イミング回路はタイミングRAM５６を有してお
り、タイミングRAM５６はφs及びφnの様な発生
されるべきタイミング信号の発生速度に関する命
令を有している。これらの命令は、例えば、中央
制御器１０によつてRAM５６内に書込むことが
可能である。
これらの命令は適宜にクロツク動作されるタイ
ミングレジスタ５８へ供給され、タイミングレジ
スタ５８はそれに従つてタイミング信号の発生を
制御する。一方、タイミング命令をアドレスレジ
スタ６０に供給することも可能であり、その場合
には、アドレスレジスタ６０がRAM５６から読
取られるべき次のタイミング命令信号のアドレス
を決定する。
以上、本発明の具体的実施の態様に付いて詳細
に説明したが、本発明はこれら具体例に限定され
るべきものでは無く、本発明の技術的範囲を逸脱
することなしに種々の変形が可能であることは勿
論である。
【図面の簡単な説明】
第１図はインサーキツト型デジタルテスタの概
略のレイアウトを示したブロツク線図、第２図は
本発明に基づいて構成されたシーケンス制御回路
及びスイツチング回路の部分を示したブロツク線
図、第３図は異なつたテスト条件下に於いて種々
のシーケンス制御レジスタへ印加されるクロツク
信号に於ける変形例を示したタイミング線図、第
４図は可変タイミング制御を与える為に使用する
ことが可能なタイミング回路の１例を示したブロ
ツク線図、である。 （符号の説明）、１６：シーケンス制御回路、
１８：スイツチング回路、２６：局所メモリ、２
８：励起RAM、３０：応答RAM、３４：駆動
レジスタ、３６：テストピン、４０：測定レジス
タ、４２：コンパレータ、４４：パターン制御
器、４６：シーケンス命令RAM、５０：ベクト
ルデータ制御器、５２：アドレスマルチプレク
サ、５４：アドレス遅延回路、５６：診断
RAM、５８：テストポイント。

Claims (1)

  1. 【特許請求の範囲】 １ テストベクトルのシーケンスを発生する装置
    において、第１組のテストベクトル及び前記第１
    組のテストベクトル内へ挿入すべき変数を表す第
    ２組のテストベクトルをストアする第１メモリ
    と、テストパターン命令をストアする第２メモリ
    と、前記第２メモリにストアされている命令に応
    答し前記第１メモリをアドレスして前記第１組か
    らテストベクトルをアクセスするテストパターン
    制御器と、前記第２メモリにストアされている命
    令に応答し前記第１メモリをアドレスして前記第
    ２組からテストベクトルをアクセスするベクトル
    データ制御器と、前記第２メモリからの命令に従
    つて前記テストパターン制御器又はベクトルデー
    タ制御器からのアドレス信号を前記第１メモリへ
    選択的に印加させるスイツチング手段とを有する
    ことを特徴とする装置。 ２ 特許請求の範囲第１項において、前記テスト
    パターン制御器からの所定のアドレス信号に応答
    してアクセスされる同期情報をストアする第３メ
    モリを有することを特徴とする装置。 ３ 特許請求の範囲第１項又は第２項において、
    前記ベクトルデータ制御器が、アドレス信号を発
    生するために前記第２メモリからの命令に応答し
    て所定位置ヘインデツクスされるレジスタを有す
    ることを特徴とする装置。 ４ 特許請求の範囲第１項乃至第３項の内のいず
    れか１項において、前記第２メモリが前記テスト
    パターン制御器によつて発生されるアドレス信号
    に応答して爾後の命令信号を発生することを特徴
    とする装置。
JP57182232A 1981-10-19 1982-10-19 テストベクトルのシーケンスを発生する装置 Granted JPS58108475A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US312839 1981-10-19
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