JPH01205800A - メモリ回路試験装置 - Google Patents
メモリ回路試験装置Info
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- JPH01205800A JPH01205800A JP63028701A JP2870188A JPH01205800A JP H01205800 A JPH01205800 A JP H01205800A JP 63028701 A JP63028701 A JP 63028701A JP 2870188 A JP2870188 A JP 2870188A JP H01205800 A JPH01205800 A JP H01205800A
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- 238000012360 testing method Methods 0.000 title claims abstract description 62
- 230000006870 function Effects 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子回路の試験装置に係わり、特にメモリ回
路を有する電子回路の試験装置に関する。
路を有する電子回路の試験装置に関する。
メモリ回路の試験装置はマイクロプロセッサをはじめ、
メモリ回路を含む各種応用電子回路の高信頼性の確保と
いう点から近年ますます重要になっている。このような
各種応用電子回路では、それらの構成素としてのＬＳＩ
などの高集積化、小型化、高機能化と相まって、小型化
され、高度な機能をもつようになってきている。従って
、その試験装置や試験法もいろいろの工夫が加えられる
ようになってきた。
メモリ回路を含む各種応用電子回路の高信頼性の確保と
いう点から近年ますます重要になっている。このような
各種応用電子回路では、それらの構成素としてのＬＳＩ
などの高集積化、小型化、高機能化と相まって、小型化
され、高度な機能をもつようになってきている。従って
、その試験装置や試験法もいろいろの工夫が加えられる
ようになってきた。
従来、この種のメモリ回路試験装置としては、メモリ試
験パターンを被試装置のメモリ部にロードし、逐次試験
パターンを実行していくスキャン方式や、被試装置の内
部にメモリパターン発生器を持ち、これにより機能試験
を行う方式などがある。
験パターンを被試装置のメモリ部にロードし、逐次試験
パターンを実行していくスキャン方式や、被試装置の内
部にメモリパターン発生器を持ち、これにより機能試験
を行う方式などがある。
しかしながら、これらの従来の試験方式′には、次のよ
うな欠点がある。すなわち、前者のようなスキャン方式
においては、被試メモリ回路が論理回路で囲まれている
場合、スキャンパスなどを利用して被試メモリ回路に容
易に試験パターンを印加し、期待値を観測できる利点は
ある。しかし、試験パターンの全てを被試装置のメモリ
部に展開しなければならず、従って試験パターン量が大
きくなり過ぎるという欠点がある。
うな欠点がある。すなわち、前者のようなスキャン方式
においては、被試メモリ回路が論理回路で囲まれている
場合、スキャンパスなどを利用して被試メモリ回路に容
易に試験パターンを印加し、期待値を観測できる利点は
ある。しかし、試験パターンの全てを被試装置のメモリ
部に展開しなければならず、従って試験パターン量が大
きくなり過ぎるという欠点がある。
一方、後者のようなメモリパターン発生器を内蔵する場
合には、被試メモリ回路が論理回路で囲まれていると、
被試メモリ回路へのパスを活性化した後試験パターンを
印加するようにしている。
合には、被試メモリ回路が論理回路で囲まれていると、
被試メモリ回路へのパスを活性化した後試験パターンを
印加するようにしている。
そして出力パスも同様に活性化して出力パターンを期待
値パターンと比較するように構成されている。この場合
、論理回路の規模が大きくなると、パスの活性化が困難
になり、従ってメモリ回路の試験が困難になるという欠
点がある。
値パターンと比較するように構成されている。この場合
、論理回路の規模が大きくなると、パスの活性化が困難
になり、従ってメモリ回路の試験が困難になるという欠
点がある。
そこで本発明の目的は、上記従来の方式の利点を組み合
わせることにより、パスの活性化の困難な、論理回路に
囲まれたメモリ部に対する試験を容易にでき、また試験
パターン量を減らすことができるメモリ回路試験装置を
提供することにある。
わせることにより、パスの活性化の困難な、論理回路に
囲まれたメモリ部に対する試験を容易にでき、また試験
パターン量を減らすことができるメモリ回路試験装置を
提供することにある。
本発明のメモリ回路試験装置は、スキャン機能付論理回
路に囲まれた被試メモリ回路を試験するためのアルゴリ
ズミックパターンを発生するメモリパターン発生部と、
このメモリパターン発生部からのメモリパターンをセッ
トされて被試メモリ回路にスキャン入力パターンである
シリアルデータを送出するスキャン入力パターン発生部
と、このシリアルデータを被試メモリ回路に印加した結
果得られるスキャン出力パターンと、上記メモリパター
ン発生部からの被試メモリ回路のリードデータの期待値
データとを比較する比較部とを具備している。
路に囲まれた被試メモリ回路を試験するためのアルゴリ
ズミックパターンを発生するメモリパターン発生部と、
このメモリパターン発生部からのメモリパターンをセッ
トされて被試メモリ回路にスキャン入力パターンである
シリアルデータを送出するスキャン入力パターン発生部
と、このシリアルデータを被試メモリ回路に印加した結
果得られるスキャン出力パターンと、上記メモリパター
ン発生部からの被試メモリ回路のリードデータの期待値
データとを比較する比較部とを具備している。
したがって、本発明によるメモリ回路試験装置を用いて
試験を実施すると、メモリパターン発生部がアルゴリズ
ミックパターンを発生し、このアルゴリズミックパター
ンに基づいてスキャン入力パターン発生部は被試メモリ
回路に対してスキャン入力パターンであるシリアルデー
タを送出する。
試験を実施すると、メモリパターン発生部がアルゴリズ
ミックパターンを発生し、このアルゴリズミックパター
ンに基づいてスキャン入力パターン発生部は被試メモリ
回路に対してスキャン入力パターンであるシリアルデー
タを送出する。
そして、比較部が、このシリアルデータを被試メモリ回
路に印加した結果得られるスキャン出力パターンと、メ
モリパターン発生部からの被試メモリ回路に対するリー
ドデータの期待値とを比較する。したがって、パスの活
性化が困難な論理回路に囲まれたメモリ部の試験を容易
に実施することができる。また、メモリパターン発生部
を備えているので、従来のスキャン方式の場合のように
メモリパターンを展開し、被試装置のメモリ部にこれを
ロードする必要がなくなる。したがうてパターン量を減
らすことができる。
路に印加した結果得られるスキャン出力パターンと、メ
モリパターン発生部からの被試メモリ回路に対するリー
ドデータの期待値とを比較する。したがって、パスの活
性化が困難な論理回路に囲まれたメモリ部の試験を容易
に実施することができる。また、メモリパターン発生部
を備えているので、従来のスキャン方式の場合のように
メモリパターンを展開し、被試装置のメモリ部にこれを
ロードする必要がなくなる。したがうてパターン量を減
らすことができる。
以下・実施例につき本発明の詳細な説明する。
第１図は本実施例のメモリ回路試験装置を示すブロック
図、第２図は被試メモリ回路の一例を示すブロック図で
ある。
図、第２図は被試メモリ回路の一例を示すブロック図で
ある。
第１図において、アルゴリズミックパターンを発生する
メモリパターン発生部１１は、後述する、第２図に示し
た被試メモリ回路１２にスキャン入力パターンであるシ
リアルデータ１３を送出するスキャン入力パターン発生
部１４に接続される。
メモリパターン発生部１１は、後述する、第２図に示し
た被試メモリ回路１２にスキャン入力パターンであるシ
リアルデータ１３を送出するスキャン入力パターン発生
部１４に接続される。
このメモリパターン発生Ｗ、１１からは、アルゴリズミ
ックパターンであるライトデータ信号１６とそのアドレ
ス信号１７とがスキャン入力パターン発生部１４に送出
される。スキャン入力パターン発生部１４は制御部１９
に接続される。この制御部１９は当該装置の各要素間の
信号のやり取りを制御し、またこれらの各要素の動作を
制御するものである。またこの制御部１９は、後述する
、第２図に示した被試メモリ回路１２の、スキャン入力
端子２１にスキャン入力パターン発生部１４からのシリ
アルデータ１３を送出する。同様に、スキャン切換端子
２２にスキャン切換制御信号２３を、クロ、ツク端子２
４にクロック信号２５を、メモリ書込端子２６にライト
信号２７を送出する。
ックパターンであるライトデータ信号１６とそのアドレ
ス信号１７とがスキャン入力パターン発生部１４に送出
される。スキャン入力パターン発生部１４は制御部１９
に接続される。この制御部１９は当該装置の各要素間の
信号のやり取りを制御し、またこれらの各要素の動作を
制御するものである。またこの制御部１９は、後述する
、第２図に示した被試メモリ回路１２の、スキャン入力
端子２１にスキャン入力パターン発生部１４からのシリ
アルデータ１３を送出する。同様に、スキャン切換端子
２２にスキャン切換制御信号２３を、クロ、ツク端子２
４にクロック信号２５を、メモリ書込端子２６にライト
信号２７を送出する。
また、この制御部１９は、後述する第２図に示した被試
メモリ回路１２のスキャン出力端子２９からこの被試メ
モリ回路１２に対する書き込み、読み出しの結果として
のスキャンデータ３０を受信する。この制御部１９とメ
モリパターン発生部１１との間では制御信号３１がやり
とりされる。すなわち、メモリパターン発生部１１は、
制御部１９から、この制御部１９が、後述する、第２図
に示した被試メモリ回路１２からスキャンデータ３０を
受けた結果ダイヤルされる制御信号３１により比較部３
３に期待値であるリードデータ信号３４を送出する。こ
の比較部３３は、もう一方で、スキャン出力格納部３６
に接続され、制御部５およびこのスキャン出力格納部３
６を介して与えられる。上記スキャンデータ３０である
リードデータ信号３７を受信し、上記のリードデータ信
号３４と比較する。
メモリ回路１２のスキャン出力端子２９からこの被試メ
モリ回路１２に対する書き込み、読み出しの結果として
のスキャンデータ３０を受信する。この制御部１９とメ
モリパターン発生部１１との間では制御信号３１がやり
とりされる。すなわち、メモリパターン発生部１１は、
制御部１９から、この制御部１９が、後述する、第２図
に示した被試メモリ回路１２からスキャンデータ３０を
受けた結果ダイヤルされる制御信号３１により比較部３
３に期待値であるリードデータ信号３４を送出する。こ
の比較部３３は、もう一方で、スキャン出力格納部３６
に接続され、制御部５およびこのスキャン出力格納部３
６を介して与えられる。上記スキャンデータ３０である
リードデータ信号３７を受信し、上記のリードデータ信
号３４と比較する。
次に、第２図に示した被試メモリ回路１２について説明
する。
する。
図において、論理回路部４１．４２は、スキャン機能付
レジスタ部４３．４４に接続され、これらのスキャン機
能付レジスタ部４３．４４も直接接続されている。また
、スキャン機能付レジスタ部４３．４４の間にはメモリ
部４５が設けられる。
レジスタ部４３．４４に接続され、これらのスキャン機
能付レジスタ部４３．４４も直接接続されている。また
、スキャン機能付レジスタ部４３．４４の間にはメモリ
部４５が設けられる。
スキャン機能付レジスタ部４３は、第１図の制御部１９
から、そのスキャン入力端子２１にシリアルデータ１３
を受ける。また、もう一方のスキャン機能付レジスタ部
４４とともに、それらのスキャン切換端子２２に制御部
１９からスキャン切換制御信号２３を受ける。さらに、
これらのスキャン機能付レジスタ部４３．４４のクロッ
ク端子２４に制御部１９からクロック信号２５を受ける
。スキャン機能付レジスタ部４４は、そのスキャン出力
端子２９から制御ｉｉ！Ｂ１９にスキャンデータ３０を
送出する。また、メモリ部４５は、そのメモリ書込端子
２６に制御部１９からライト信号２７を受ける。
から、そのスキャン入力端子２１にシリアルデータ１３
を受ける。また、もう一方のスキャン機能付レジスタ部
４４とともに、それらのスキャン切換端子２２に制御部
１９からスキャン切換制御信号２３を受ける。さらに、
これらのスキャン機能付レジスタ部４３．４４のクロッ
ク端子２４に制御部１９からクロック信号２５を受ける
。スキャン機能付レジスタ部４４は、そのスキャン出力
端子２９から制御ｉｉ！Ｂ１９にスキャンデータ３０を
送出する。また、メモリ部４５は、そのメモリ書込端子
２６に制御部１９からライト信号２７を受ける。
次に、第１図、第２図により動作について説明する。
メモリパターン発生部１１は、アルゴリズミックパター
ンであるライトデータ信号１６、ふよびそのアドレス信
号１７を発生し、書込信号１８により、これらのライト
データ信号１６およびアドレス信号１７をスキャン入力
バターン発生部１４にセットする。この動作は、制御信
号３１により制御部１９に通知される。これを受けた制
御部１９は、被試メモリ回路１２のスキャン機能付レジ
スタ部４３のスキャン切換端子２２にスキャン切換制御
信号２３を送り、このスキャン機能付レジスタ部４３の
動作モードをスキャンモードに切り換える。さらに、こ
のスキャン機能付レジスタ部４３のクロック端子２４に
クロック信号２５を送出する。そして、このクロック信
号２５に同期させながら、スキャン入力バターン発生部
１４に一セットされたライトデータ信号１６とアドレス
信号１７を取り出して、シリアルデータ１３として、ス
キャン機能付レジスタ部４３のスキャン入力端子２１に
印加し、セットする。続いて、制御部１９は、スキャン
機能付レジスタ部４３のスキャン切換端子２２をスキャ
ンモードから解除する。そして、メモリ部４５のメモリ
書込端子２６にライト信号２７を印加し、スキャン機能
付レジスタ部４３にセットされたシリアルデータ１３の
ライトデータ信号１６をそのアドレス信号１７に従って
メモリ部４５に書き込む。続いて、スキャン機能付レジ
スタ部４４のクロック端子２４にクロック信号２５を印
加する。これにより、スキャン機能対レジスタ部４４は
、メモリ部４５から書き込まれたデータを読み出し、ラ
ッチする。
ンであるライトデータ信号１６、ふよびそのアドレス信
号１７を発生し、書込信号１８により、これらのライト
データ信号１６およびアドレス信号１７をスキャン入力
バターン発生部１４にセットする。この動作は、制御信
号３１により制御部１９に通知される。これを受けた制
御部１９は、被試メモリ回路１２のスキャン機能付レジ
スタ部４３のスキャン切換端子２２にスキャン切換制御
信号２３を送り、このスキャン機能付レジスタ部４３の
動作モードをスキャンモードに切り換える。さらに、こ
のスキャン機能付レジスタ部４３のクロック端子２４に
クロック信号２５を送出する。そして、このクロック信
号２５に同期させながら、スキャン入力バターン発生部
１４に一セットされたライトデータ信号１６とアドレス
信号１７を取り出して、シリアルデータ１３として、ス
キャン機能付レジスタ部４３のスキャン入力端子２１に
印加し、セットする。続いて、制御部１９は、スキャン
機能付レジスタ部４３のスキャン切換端子２２をスキャ
ンモードから解除する。そして、メモリ部４５のメモリ
書込端子２６にライト信号２７を印加し、スキャン機能
付レジスタ部４３にセットされたシリアルデータ１３の
ライトデータ信号１６をそのアドレス信号１７に従って
メモリ部４５に書き込む。続いて、スキャン機能付レジ
スタ部４４のクロック端子２４にクロック信号２５を印
加する。これにより、スキャン機能対レジスタ部４４は
、メモリ部４５から書き込まれたデータを読み出し、ラ
ッチする。
ここで、制御部１９は、スキャン機能付レジスタ部４４
のスキャン切換端子２２にスキャン切換制御信号２３を
送出して、このスキャン機能付レジスタ部を再びスキャ
ンモードにセットする。そして、同様に、スキャン機能
付レジスタ部４４のクロック端子２４にクロック信号２
５を印加する。
のスキャン切換端子２２にスキャン切換制御信号２３を
送出して、このスキャン機能付レジスタ部を再びスキャ
ンモードにセットする。そして、同様に、スキャン機能
付レジスタ部４４のクロック端子２４にクロック信号２
５を印加する。
こ些により、スキャン機能付レジスタ部４４は、そのス
キャン出力端子２９から制御部１９にスキャンデータ３
０を送出する。そして、制御部１９は、このスキャンデ
ータ３０をスキャン出力格納部３６に転送し、スキャン
出力格納部３６は、このスキャンデータ３０を一旦格納
する。そして制“御部１９からの制御信号４６により、
この格納したスキャ・ンデータ３．０をリードデータ信
号４７として比較部３３に送出する。これと同時に、メ
モリパターン発生部１４は、制御部１９からの制御信号
３１によりリードデータ信号の期待値３４を比較部３３
に送、出する。比較部３３は、これらのリードデータ信
号３４．４７を比較し、良否を判定する。
キャン出力端子２９から制御部１９にスキャンデータ３
０を送出する。そして、制御部１９は、このスキャンデ
ータ３０をスキャン出力格納部３６に転送し、スキャン
出力格納部３６は、このスキャンデータ３０を一旦格納
する。そして制“御部１９からの制御信号４６により、
この格納したスキャ・ンデータ３．０をリードデータ信
号４７として比較部３３に送出する。これと同時に、メ
モリパターン発生部１４は、制御部１９からの制御信号
３１によりリードデータ信号の期待値３４を比較部３３
に送、出する。比較部３３は、これらのリードデータ信
号３４．４７を比較し、良否を判定する。
このように、本発明のメモリ回路試験装置は、メモリパ
ターン発生部の発生したアルゴリズミックパターンに基
づいてスキャン入力バターン発生部が被試メモリ回路に
対してスキャン入力パターンのシリアルデータを印加し
、比較部がその結果得られるスキャン出力パターンと、
メモリパターン発生部からの被試メモリ回路に対するリ
ードデータの期待値とを比較することにより、パスの活
性化が困難な論理回路に囲まれたメモリ部の試験を容易
に実施することができる効果がある。また、メモリパタ
ーンを展開して、これを被試メモリ部にロードする必要
がなくパターン量を減らすことができる効果がある。
ターン発生部の発生したアルゴリズミックパターンに基
づいてスキャン入力バターン発生部が被試メモリ回路に
対してスキャン入力パターンのシリアルデータを印加し
、比較部がその結果得られるスキャン出力パターンと、
メモリパターン発生部からの被試メモリ回路に対するリ
ードデータの期待値とを比較することにより、パスの活
性化が困難な論理回路に囲まれたメモリ部の試験を容易
に実施することができる効果がある。また、メモリパタ
ーンを展開して、これを被試メモリ部にロードする必要
がなくパターン量を減らすことができる効果がある。
第１図は本発明によるメモリ回路試験装置の一実施例を
示すブロック図、第２図は被試メモリ回路の一実施例を
示すブロック図である。 １１・・・・・・メモリパターン発生部、１２・・・・
・・被試メモリ回路、 １４・・・・・・スキャン人力バターン発生部、３３・
・・・・・比較部。
示すブロック図、第２図は被試メモリ回路の一実施例を
示すブロック図である。 １１・・・・・・メモリパターン発生部、１２・・・・
・・被試メモリ回路、 １４・・・・・・スキャン人力バターン発生部、３３・
・・・・・比較部。
Claims (1)
- 【特許請求の範囲】 スキャン機能付論理回路に囲まれた被試メモリ回路を試
験するためのアルゴリズミックパターンを発生するメモ
リパターン発生部と、 このメモリパターン発生部からのメモリパターンをセッ
トされて被試メモリ回路にスキャン入力パターンである
シリアルデータを送出するスキャン入力パターン発生部
と、 このシリアルデータを被試メモリ回路に印加した結果得
られるスキャン出力パターンと、 前記メモリパターン発生部からの被試メモリ回路のリー
ドデータの期待値データとを比較する比較部 とを具備することを特徴とするメモリ回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028701A JPH01205800A (ja) | 1988-02-12 | 1988-02-12 | メモリ回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028701A JPH01205800A (ja) | 1988-02-12 | 1988-02-12 | メモリ回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205800A true JPH01205800A (ja) | 1989-08-18 |
Family
ID=12255767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028701A Pending JPH01205800A (ja) | 1988-02-12 | 1988-02-12 | メモリ回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04303777A (ja) * | 1990-12-28 | 1992-10-27 | Internatl Business Mach Corp <Ibm> | 埋め込みアレイを試験するためのテストパターンジェネレータ |
-
1988
- 1988-02-12 JP JP63028701A patent/JPH01205800A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04303777A (ja) * | 1990-12-28 | 1992-10-27 | Internatl Business Mach Corp <Ibm> | 埋め込みアレイを試験するためのテストパターンジェネレータ |
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