JP3607325B2 - 半導体試験装置用比較回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、被測定デバイスからの出力結果をストローブ比較する半導体試験装置に関し、特にストローブタイミングの設定裕度を高めた半導体試験装置の比較回路に関する。
【0002】
【従来の技術】
半導体試験装置では被測定デバイス(以下DUTと称す)からの出力をストローブ信号のタイミングで良否判定することが行われる。
【0003】
図4に、半導体試験装置における比較回路の従来例をブロック図で示す。図4に示すように、先ず、DUT1からの出力信号をレベルコンパレータ(5、6)で基準電圧とのレベル比較を行う。レベルコンパレータ5の反転入力端には、ハイレベルの比較レベル信号(VOH)を接続し、入力信号とのレベル比較結果をSHとして出力する。レベルコンパレータ6の非反転入力端には、ローレベルの比較レベル信号(VOL)を接続し、入力信号とのレベル比較結果をSLとして出力する。これらのレベル比較結果信号(SH、SL)はディジタル比較回路DC4に印加する。
【0004】
タイミング発生器3は、タイミング比較を行うためのストローブ信号(STBH、STBL)を発生する。これらのストローブ信号(STBH、STBL)はディジタル比較回路DC4に印加する。タイミング発生器3内では、メモリ31により記憶されていたタイミングデータに基づいて、これらののストローブ信号(STBH、STBL)は発生される。メモリ31のアドレスアクセスは、パターン発生器2からの制御信号(TSET)により行われる。
【0005】
パターン発生器2はこの他に、サイクル毎に変化するハイレベル/ローレベルの期待値信号(EXP)と、システムクロック(SCLK)を発生して、ディジタル比較回路DC4に印加する。
【0006】
ディジタル比較回路DC4では、上記の各印加信号について、論理比較を行い比較結果(COR)を出力する。このとき、ストローブとシステムクロックとは位相の異なる場合があるので、インタリーブ回路でシステムクロックに乗せ変えてSH、SLと期待値を比較し結果を出力するのが一般的である。
【0007】
図5に、従来のディジタル比較回路DC4の構成例を示す。図5に示すように、ハイレベル比較結果信号(SH)は、ストローブ信号(STBH)により、バッファ42でラッチ動作され、フリップフロップ43でリタイミングされる。ローレベル比較結果信号(SL)は、ストローブ信号(STBL)により、バッファ46でラッチ動作され、フリップフロップ47でリタイミングされる。システムクロック(SCLK)は試験レートにより動作しており、試験サイクル分のパルスが出力されている。期待値(EXP)はこのシステムクロック(SCLK)に同期して入力されてくる。ストローブ信号(STBH、STBL)に同期して取り込まれるレベル比較出力信号(SH、SL)をこの期待値(EXP)と比較するために、インターリーブ書き込み回路(44、48)で、システムクロックに乗せ変えを行う。
【0008】
ここで、システムクロック(SCLK)は、試験サイクル分のパルスが出力されるため、ストローブ信号(STBH、STBL)も試験サイクル中は常に出力されている必要がある。これは、ストローブの発生パルス数が異なると、インタリーブ動作が誤動作してしまうためである。すなわち、試験中はストローブ信号は常に連続で発生していなくてはならない。
【0009】
図6に、従来のストローブ信号のタイミングチャートを示す。DUTからの出力がOUT1、OUT2、…、OUT7とディジタル比較回路4に印加される。この時の期待値は図6のように、H、L、H、…、Zであるとする。これに対して、ハイレベル用ストローブ信号(STBH)が図示のように印加され、ローレベル用ストローブ信号(STBL)が図示のように印加される。上述したように、インタリーブ動作を正常に行うためには、各ストローブ(STBH、STBL)は常に連続で発生させておく必要がある。そのため、期待値がローレベル(L)であっても、ハイレベル用のストローブ(STBH)を出力しておく必要がある。例えば、OUT2、OUT6の位置がこの条件に該当する。同様に、期待値がハイレベル(H)であっても、ローレベル用のストローブ(STBL)を出力しておく必要がある。例えば、OUT1、OUT3、OUT4の位置がこの条件に該当する。なお、図中の期待値をZと表示している部分は、ハイインピーダンス状態を意味し、この測定のためには、ハイレベル用のストローブ(STBH)と、ローレベル用のストローブ(STBL)の両方を必要とする。
【0010】
一般に、ある位置のストローブと隣接したストローブとの間隔には一定の制限があり、近接制限と呼ばれている。通常、ストローブとストローブ間(THX)のレートは、タイミング発生器とディジタル比較回路の最高論理動作レートと同等である。従って、試験装置の動作レートを高めていくと、ストローブの可変範囲は徐々に限定されていき、特に、試験装置の動作レートを最高動作レートに設定した場合には、サイクル毎のストローブのタイミング位置は動かすことができなくなってしまう。
【0011】
上述のストローブの近接制限は、隣接する期待値が、例えドントケアの場合であっても、ハイ又はローの互いに他のレベルの場合であっても考慮しなくてはならない。このように、従来の半導体試験装置用比較回路においては、本来比較に使用していないストローブタイミングを考慮して、近接制限内でストローブタイミングを設定しなければならないという欠点を有していた。
【0012】
【発明が解決しようとする課題】
この発明の目的はこれらの欠点を一掃し、ストローブ信号の発生を禁止するオープン回路を設け、ストローブタイミングの近接制限を緩和し、設定裕度を高めた半導体試験装置の比較回路を提供することを目的とする。
【0013】
【課題を解決するための手段】
被測定デバイス1からの出力結果をストローブ比較する半導体試験装置において、ハイレベルのオープン信号(STBHO)と、ローレベルのオープン信号(STBLO)とを、パターン発生器2からの期待値(EXP)信号をデコードして生成するデコーダ301を設ける。そして、当該オープン信号(STBHO)により読み出し禁止される第1インタリーブ読み出し回路とインタリーブカウンタ403を設ける。そして、当該オープン信号(STBLO)により読み出し禁止される第2インタリーブ読み出し回路とインタリーブカウンタ404を設ける。そして、当該第1インタリーブ読み出し回路とインタリーブカウンタ403の出力信号を1入力端に印加し、他の入力端に当該オープン信号(STBHO)を印加する第1マスクゲート408を設ける。そして、当該第2インタリーブ読み出し回路とインタリーブカウンタ404の出力信号を1入力端に印加し、他の入力端に当該オープン信号(STBLO)を印加する第2マスクゲート409を設けて、半導体試験装置用比較回路を構成する。
【0014】
また、上記のデコーダとして、ハイレベルのオープン信号(STBHO)を生成するハイレベルストローブ用デコーダ部300と、ローレベルのオープン信号(STBLO)を生成するローレベルストローブ用デコーダ部400とを設けて、半導体試験装置用比較回路を構成しても良い。
【0015】
また、上記デコーダ301の出力端に、従来のハイレベルのオープン信号(STBHO)やローレベルのオープン信号(STBLO)の出力信号か、当該デコーダ301の出力信号かを、モード信号305により選択出力するセレクタ303を設けて、半導体試験装置用比較回路を構成しても良い。
【0016】
【作用】
インタリーブ読み出し回路とインタリーブカウンタ403のイネーブル端子には、ストローブオープン(STBHO)をフリップフロップ401により整時した信号を印加する。同様に、インタリーブ読み出し回路とインタリーブカウンタ404のイネーブル端子には、ストローブオープン(STBLO)をフリップフロップ402により整時した信号を印加する。これらのストローブオープン信号(STBHO、STBLO)は、パターン発生器2からの期待値信号(EXP)をデコーダ301によりデコードして自動生成されたものである。このイネーブル信号により、各カウンタはオープン信号を受け取ったサイクルでは読みだし動作をホールドさせる。さらに、インタリーブ読み出し回路とインタリーブカウンタ403の後段にはマスクゲート408を設ける。そして、システムクロック(SCLK)に乗せ換えられたフリップフロップ405の出力信号によりオープンサイクルは比較動作をマスクする。その後、期待値(EXP)により、論理比較部41で論理比較を行い、比較結果(COR)を出力する。このように、ストローブが削除可能なディジタル比較動作を行う。このように、ストローブ信号が必要ない場合には、オープン信号により、ストローブ信号が削除されるので、ストローブ信号が発生しない。このため、近接制限は、時間間隔(THY)での値となる。従って、試験装置が例え最高動作レートであっても、余裕を持ったストローブ位置の設定が可能となる。このように、ストローブ近接制限を緩和することができる。
【0017】
【実施例】
本発明の実施例について図面を参照して説明する。
【0018】
図1は本発明の実施例を示す、半導体試験装置における比較回路のブロック図である。これはストローブ信号のサイクル単位での削除を可能とする回路を付加したものである。
【0019】
図1に示すように、ハイレベルのオープン信号(STBHO)とローレベルのオープン信号(STBLO)をタイミング発生器30から発生する。これらの両信号は、各ストローブを削除するときのデータである。
【0020】
図2は、タイミング発生器30内の構成例である。図2に示すように、タイミング発生器30内に、デコーダ301を設ける。デコーダ301は、期待値(EXP)に設定されたデータをデコードして、自動的にストローブ削除信号(STBHO、STBLO)を生成するものである。
【0021】
一般に、もし、期待値がハイであれば、ストローブ信号(STBH)の結果からのみでパス/フェイルの判定が可能である。もし、期待値がローであれば、ストローブ信号(STBL)の結果からのみでパス/フェイルの判定が可能である。同様に、もし、期待値がドントケア(X)であれば、比較しないことなので、両ストローブ信号(STBH、STBL)は必要としない。もし、期待値が高インピーダンス状態(Z)であれば、両ストローブ信号(STBH、STBL)共に必要である。
【0022】
すなわち、
このようなデコード条件をタイミング発生器30内のデコーダ301に回路として設ける。そして、ハイレベルストローブ用デコーダ部300を設け、ローレベルストローブ用デコーダ部400を設ける。上記構成により、ストローブオープンの設定が自動的に行える。
【0023】
なお、従来のメモリ302からの出力信号を使用したい場合や、従来のメモリ302からの出力信号と本実施例によるデコーダ301の出力信号との論理和出力304等を選択したい場合には、セレクタ303を設けて、モード信号305により、各ストローブオープン信号(STBHO、STBLO)を選択出力することもできる。
【0024】
図3に、本実施例によるディジタル比較回路DC40の構成例を示す。図3に示すように、ディジタル比較回路では、各ストローブよりシステムクロック(SCLK)に乗せ換えるインタリーブの読みだし回路をハイ側とロー側で独立させて設ける。さらに、各インタリーブ読み出し回路とインタリーブカウンタ(403、404)にイネーブル端子を設ける。インタリーブ読み出し回路とインタリーブカウンタ403のイネーブル端子には、ストローブオープン(STBHO)をフリップフロップ401により整時した信号を印加する。同様に、インタリーブ読み出し回路とインタリーブカウンタ404のイネーブル端子には、ストローブオープン(STBLO)をフリップフロップ402により整時した信号を印加する。このイネーブル信号により、各カウンタはオープン信号を受け取ったサイクルでは読みだし動作をホールドさせる。
【0025】
さらに、インタリーブ読み出し回路とインタリーブカウンタ403の後段にはマスクゲート408を設ける。そして、システムクロック(SCLK)に乗せ換えられた後、フリップフロップ405の出力信号によりオープンサイクルは比較動作をマスクする。同様に、インタリーブ読み出し回路とインタリーブカウンタ404の後段にはマスクゲート409を設ける。そして、システムクロック(SCLK)に乗せ換えられた後、フリップフロップ406の出力信号によりオープンサイクルは比較動作をマスクする。その後、期待値(EXP)により、各マスクゲート(408、409)の出力信号を論理比較部41で論理比較を行い、比較結果(COR)を出力する。このように、ストローブが削除可能なディジタル比較器を構成する。
【0026】
図7に、本実施例によるストローブ出力のタイミングチャートを示す。ストローブ信号が必要ない場合には、オープン信号により、ストローブ信号が削除されるので、図7の点線で示す位置では、ストローブ信号が発生しない。このため、近接制限は、時間間隔(THY)での値となる。従って、試験装置が例え最高動作レートであっても、余裕を持ったストローブ位置の設定が可能となる。従って、ストローブ近接制限を緩和することができる。
【0027】
以上のように、期待値ハイの時のSTBLの隣接ストローブ間の近接制限や、期待値ローの時のSTBHの隣接ストローブ間の近接制限がなくなる。また、比較しない場合もストローブが必要としないサイクルでオープンとすることにより、ディジタル比較回路としてはそのストローブに対する近接を考慮しなくて済む効果を生じる。
【0028】
【発明の効果】
以上説明したように本発明は構成されているので、次に記載する効果を奏する。ストローブ信号の発生を禁止するオープン回路を設け、ストローブタイミングの近接制限を緩和し、設定裕度を高めた半導体試験装置の比較回路を提供することができた。
【図面の簡単な説明】
【図1】本発明の実施例を示す、半導体試験装置における比較回路のブロック図である。
【図2】タイミング発生器30内の構成例である。
【図3】本実施例によるディジタル比較回路DC40の構成例を示す。
【図4】半導体試験装置における比較回路の従来例をブロック図で示す。
【図5】従来のディジタル比較回路DC4の構成例を示す。
【図6】従来のストローブ信号のタイミングチャートを示す。
【図7】本実施例によるストローブ出力のタイミングチャートを示す。
【符号の説明】
1 被測定デバイス
2 パターン発生器
3、30 タイミング発生器
4、40 ディジタル比較回路
5、6 レベル比較器
31、302 メモリ
41 論理比較部
44、48 インタリーブ書き込み回路
300、400 デコーダ部
301 デコーダ
303 セレクタ
403、404 インタリーブ読み出し回路とインタリーブカウンタ408、409 マスクゲート
Claims (3)
- 被測定デバイス(1)からの出力結果をストローブ比較する半導体試験装置において、
パターン発生器(2)からの期待値(EXP)信号がHの時はハイレベルのオープン信号(STBHO)を出力し、Lの時はローレベルのオープン信号(STBLO)を出力するデコーダ(301)を設け、
当該オープン信号(STBHO)により読み出し禁止される第1インタリーブ読み出し回路とインタリーブカウンタ(403)を設け、
当該オープン信号(STBLO)により読み出し禁止される第2インタリーブ読み出し回路とインタリーブカウンタ(404)を設け、
当該第1インタリーブ読み出し回路とインタリーブカウンタ(403)の出力信号を1入力端に印加し、他の入力端に当該オープン信号(STBHO)を印加する第1マスクゲート(408)を設け、
当該第2インタリーブ読み出し回路とインタリーブカウンタ(404)の出力信号を1入力端に印加し、他の入力端に当該オープン信号(STBLO)を印加する第2マスクゲート(409)を設け、
たことを特徴とする半導体試験装置用比較回路。 - 当該デコーダは、ハイレベルのオープン信号(STBHO)を生成するハイレベルストローブ用デコーダ部(300)と、ローレベルのオープン信号(STBLO)を生成するローレベルストローブ用デコーダ部(400)と、
から成ることを特徴とする、請求項1記載の半導体試験装置用比較回路。 - 当該デコーダ(301)の出力端に、メモリ(302)の出力するオープン信号(STBHO、STBLO)か、当該デコーダ(301)の出力するオープン信号(STBHO、STBLO)かを、モード信号(305)により選択出力するセレクタ(303)を設け、
上記構成を特徴とする、請求項1又は2記載の半導体試験装置用比較回路。
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