JPH0792496B2 - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- JPH0792496B2 JPH0792496B2 JP2314119A JP31411990A JPH0792496B2 JP H0792496 B2 JPH0792496 B2 JP H0792496B2 JP 2314119 A JP2314119 A JP 2314119A JP 31411990 A JP31411990 A JP 31411990A JP H0792496 B2 JPH0792496 B2 JP H0792496B2
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/865—Monitoring of software
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、集積回路の機能試験を行なう集積回路試験装
置に関し、特に、最大動作周波数等の評価におけるフェ
イルの観測を効率良く行なうことのできる集積回路試験
装置に関する。
置に関し、特に、最大動作周波数等の評価におけるフェ
イルの観測を効率良く行なうことのできる集積回路試験
装置に関する。
（従来の技術） 近年、集積回路（マイクロプロセッサ等）の高機能化、
高集積化に伴い、入出力ピン数が増加し、入出力のタイ
ミング関係が複雑になり、集積回路の試験方法も複雑
化、長大化の傾向を示している。この問題に対する設計
の側からの対処方法としては、スキャン・パス法や組込
み検査法等があり、これらにより試験の容易化を図って
いる。それに対し、試験の側からは、集積回路試験装置
（以下、LSIテスタと呼ぶ）が、集積回路の高機能化、
高集積化に追随しておらず、集積回路の開発・作成の支
障となっているのが現状である。
高集積化に伴い、入出力ピン数が増加し、入出力のタイ
ミング関係が複雑になり、集積回路の試験方法も複雑
化、長大化の傾向を示している。この問題に対する設計
の側からの対処方法としては、スキャン・パス法や組込
み検査法等があり、これらにより試験の容易化を図って
いる。それに対し、試験の側からは、集積回路試験装置
（以下、LSIテスタと呼ぶ）が、集積回路の高機能化、
高集積化に追随しておらず、集積回路の開発・作成の支
障となっているのが現状である。
この様なLSIテスタの一例を、第５図に示す。このLSIテ
スタは、試験を行なう際に必要なテストパターン名、電
源電圧、テスト周期等のテスト条件を入力する入力部
（例えばキーボード等）51と、後述するドライバ55、及
びコンパレータ57に対して、各クロック毎にドライバパ
ターン（Highレベル出力、Lowレベル出力）、コンパレ
ータパターン（Highレベル比較、Lowレベル比較）、テ
スト周期、セットアップ・ホールド位置、及びストロー
ブ位置等を指示する制御部53と、制御部53の指示により
被試験回路DUT（Device Under Test）61に対して、ドラ
イバパターンを出力するドライバ55と、制御部53の指示
によりコンパレータパターンとDUT61の出力とを比較す
るコンパレータ57と、テスト結果を表示する表示装置59
から構成されている。
スタは、試験を行なう際に必要なテストパターン名、電
源電圧、テスト周期等のテスト条件を入力する入力部
（例えばキーボード等）51と、後述するドライバ55、及
びコンパレータ57に対して、各クロック毎にドライバパ
ターン（Highレベル出力、Lowレベル出力）、コンパレ
ータパターン（Highレベル比較、Lowレベル比較）、テ
スト周期、セットアップ・ホールド位置、及びストロー
ブ位置等を指示する制御部53と、制御部53の指示により
被試験回路DUT（Device Under Test）61に対して、ドラ
イバパターンを出力するドライバ55と、制御部53の指示
によりコンパレータパターンとDUT61の出力とを比較す
るコンパレータ57と、テスト結果を表示する表示装置59
から構成されている。
このLSIテスタの基本動作は、スキャン機能を有し、特
定ピンをアクティブにすると、内蔵するフリップフロッ
プ、レジスタの情報を出力する機能を有するDUT61の試
験を行なう場合、入力装置51よりテスト条件を入力し、
制御部53によりドライバ55を制御してDUT61にテストパ
ターンを印加し、更に制御部53によりコンパレータ57を
制御してDUT61の出力と期待値とを比較し、その結果を
表示部59に表示するというものである。
定ピンをアクティブにすると、内蔵するフリップフロッ
プ、レジスタの情報を出力する機能を有するDUT61の試
験を行なう場合、入力装置51よりテスト条件を入力し、
制御部53によりドライバ55を制御してDUT61にテストパ
ターンを印加し、更に制御部53によりコンパレータ57を
制御してDUT61の出力と期待値とを比較し、その結果を
表示部59に表示するというものである。
集積回路の開発において行なわれる試験として、最大動
作周波数評価がある。これは、動作周波数を最も律速
（1stフェイル）するクロックを調べ、そのクロックだ
け動作速度が遅い理由がそのクロックで使用している特
定の回路に起因していることから、その原因を調査し、
設計上の不備がある場合には修正を行なうものである。
つまり、第６図に示すようなテストパターンでテストを
行なう場合に、あるクロックのドライバパターンに対し
て、最も低い動作周波数で被試験回路の出力が期待値で
あるコンパレータパターンと比較して一致しない（フェ
イルする）とき、そのクロックを1stフェイルクロック
と呼び、次に低い動作周波数でフェイルするクロックを
2ndフェイルクロックと呼ぶ。
作周波数評価がある。これは、動作周波数を最も律速
（1stフェイル）するクロックを調べ、そのクロックだ
け動作速度が遅い理由がそのクロックで使用している特
定の回路に起因していることから、その原因を調査し、
設計上の不備がある場合には修正を行なうものである。
つまり、第６図に示すようなテストパターンでテストを
行なう場合に、あるクロックのドライバパターンに対し
て、最も低い動作周波数で被試験回路の出力が期待値で
あるコンパレータパターンと比較して一致しない（フェ
イルする）とき、そのクロックを1stフェイルクロック
と呼び、次に低い動作周波数でフェイルするクロックを
2ndフェイルクロックと呼ぶ。
第５図のLSIテスタによって、この最大動作周波数を測
定する手順を、第７図に従って説明する。
定する手順を、第７図に従って説明する。
先ず、ステップ151で動作周波数の初期値（例えば、1MH
z）を設定し、ステップ153でテストパターンを実行す
る。次に、ステップ155でテストパターンがパスしたか
フェイルしたかを判断する。パスしたい場合には、まだ
最大動作周波数に達していないので、ステップ157で動
作周波数を（例えば、1MHzずつ）増加させ、再びステッ
プ153でテストパターンを実行する。また、フェイルし
ていた場合には、最大動作周波数を越えたことを意味
し、それが最初のフェイルであれば1stフェイルとし
て、ステップ159で実行結果を出力する。次に、ステッ
プ161で動作周波数が予め設定されている最大値である
かどうかを判断し、最大値であれば終了し、最大値に達
していなければ、ステップ157で動作周波数を増加させ
てステップ153に戻り、次のフェイルの存在を確認す
る。
z）を設定し、ステップ153でテストパターンを実行す
る。次に、ステップ155でテストパターンがパスしたか
フェイルしたかを判断する。パスしたい場合には、まだ
最大動作周波数に達していないので、ステップ157で動
作周波数を（例えば、1MHzずつ）増加させ、再びステッ
プ153でテストパターンを実行する。また、フェイルし
ていた場合には、最大動作周波数を越えたことを意味
し、それが最初のフェイルであれば1stフェイルとし
て、ステップ159で実行結果を出力する。次に、ステッ
プ161で動作周波数が予め設定されている最大値である
かどうかを判断し、最大値であれば終了し、最大値に達
していなければ、ステップ157で動作周波数を増加させ
てステップ153に戻り、次のフェイルの存在を確認す
る。
この手順によれば、1stフェイルクロックについては、
見い出すことが可能であるが、次に起こりうるフェイ
ル、即ち、2ndフェイルについては、1stフェイルと重複
するか、又は、1stフェイルにマスクされて、その状況
を観測することが不可能な場合がある。例えば、第６図
に示すテストパターンにおいて、動作周波数が5MHzで第
８クロックのときに1stフェイルが発生したとすると、2
ndフェイルクロックとして第１クロックから第７クロッ
クまでに存在する場合には、その状況を観測することが
できるが、第８クロックから第16クロックまでに存在す
る場合には、1stフェイルと重複するか、又は、1stフェ
イルにマスクされて（動作周波数を上げても、1stフェ
イルクロックで必ず先に1stフェイルが発生するために2
ndフェイルが隠されて）、2ndフェイルの状況を観測す
ることができない。
見い出すことが可能であるが、次に起こりうるフェイ
ル、即ち、2ndフェイルについては、1stフェイルと重複
するか、又は、1stフェイルにマスクされて、その状況
を観測することが不可能な場合がある。例えば、第６図
に示すテストパターンにおいて、動作周波数が5MHzで第
８クロックのときに1stフェイルが発生したとすると、2
ndフェイルクロックとして第１クロックから第７クロッ
クまでに存在する場合には、その状況を観測することが
できるが、第８クロックから第16クロックまでに存在す
る場合には、1stフェイルと重複するか、又は、1stフェ
イルにマスクされて（動作周波数を上げても、1stフェ
イルクロックで必ず先に1stフェイルが発生するために2
ndフェイルが隠されて）、2ndフェイルの状況を観測す
ることができない。
更に、回路ブロックとしてアダー（加算を行なう回
路）、シフター（シフト演算を行なう回路）、及びマル
チプライヤー（乗算を行なう回路）を含むマイクロプロ
セッサを具体例として、最大動作周波数の測定について
説明する。この様なマイクロプロセッサを検証する場
合、通常、アダーにはADD命令、シフターにはSHF命令、
マルチプライヤーにはMUL命令というように、機械語命
令を外部より入力する。また、各回路ブロックの最大動
作周波数はばらつくのが一般的であり、ここでは、説明
のために、アダーは13MHz、シフターは12MHz、マルチプ
ライヤーは11MHzであるとする（本来は測定の結果とし
てわかるものである）。
路）、シフター（シフト演算を行なう回路）、及びマル
チプライヤー（乗算を行なう回路）を含むマイクロプロ
セッサを具体例として、最大動作周波数の測定について
説明する。この様なマイクロプロセッサを検証する場
合、通常、アダーにはADD命令、シフターにはSHF命令、
マルチプライヤーにはMUL命令というように、機械語命
令を外部より入力する。また、各回路ブロックの最大動
作周波数はばらつくのが一般的であり、ここでは、説明
のために、アダーは13MHz、シフターは12MHz、マルチプ
ライヤーは11MHzであるとする（本来は測定の結果とし
てわかるものである）。
このマイクロプロセッサの最大動作周波数を測定する場
合、以下の６通りのテストパターンが考えられる。
合、以下の６通りのテストパターンが考えられる。
ａ） 第１クロック ADD命令 第２クロック SHF命令 第３クロック MUL命令 ｂ） 第１クロック ADD命令 第２クロック MUL命令 第３クロック SHF命令 ｃ） 第１クロック SHF命令 第２クロック ADD命令 第３クロック MUL命令 ｄ） 第１クロック SHF命令 第２クロック MUL命令 第３クロック ADD命令 ｅ） 第１クロック MUL命令 第２クロック ADD命令 第３クロック SHF命令 ｆ） 第１クロック MUL命令 第２クロック SHF命令 第３クロック ADD命令 第５図のLSIテスタで、マイクロプロセッサをこれら
ａ）〜ｆ）のテストパターンによってテストすると、先
ず、11MHzで動作させたとき各テストパターンはパスす
る。次に、12MHzで動作させたときは各テストパターン
のMUL命令のクロックでフェイルし、1stフェイルが観測
される。次に、13MHzで動作させたときは、テストパタ
ーンａ）、ｃ）、及びｄ）のSHF命令のクロックでフェ
イルし、2ndフェイルが観測されるが、他のテストパタ
ーンでは、1stフェイルにマスクされて観測できない。
更に、14MHzで動作させたときは、テストパターンａ）
及びｂ）のADD命令のクロックでフェイルし、3rdフェイ
ルが観測されるが、テストパターンｃ）では2ndフェイ
ルに、テストパターンｄ）、ｅ）、及びｆ）では1stフ
ェイルにマスクされて観測できない。つまり、テストパ
ターンａ）では、全てのフェイルを観測でき、各回路ブ
ロックの最大動作周波数を測定することができるが、他
のテストパターンでは、全てのフェイルを観測できず、
一部の回路ブロックの最大動作周波数しか測定できな
い。更に、一般に、第ｎクロックまであるテストパター
ンにおいては、ｎの階乗個の組み合わせがあり、上記テ
ストパターンａ）の様な理想的なテストパターンを作成
することは困難である。
ａ）〜ｆ）のテストパターンによってテストすると、先
ず、11MHzで動作させたとき各テストパターンはパスす
る。次に、12MHzで動作させたときは各テストパターン
のMUL命令のクロックでフェイルし、1stフェイルが観測
される。次に、13MHzで動作させたときは、テストパタ
ーンａ）、ｃ）、及びｄ）のSHF命令のクロックでフェ
イルし、2ndフェイルが観測されるが、他のテストパタ
ーンでは、1stフェイルにマスクされて観測できない。
更に、14MHzで動作させたときは、テストパターンａ）
及びｂ）のADD命令のクロックでフェイルし、3rdフェイ
ルが観測されるが、テストパターンｃ）では2ndフェイ
ルに、テストパターンｄ）、ｅ）、及びｆ）では1stフ
ェイルにマスクされて観測できない。つまり、テストパ
ターンａ）では、全てのフェイルを観測でき、各回路ブ
ロックの最大動作周波数を測定することができるが、他
のテストパターンでは、全てのフェイルを観測できず、
一部の回路ブロックの最大動作周波数しか測定できな
い。更に、一般に、第ｎクロックまであるテストパター
ンにおいては、ｎの階乗個の組み合わせがあり、上記テ
ストパターンａ）の様な理想的なテストパターンを作成
することは困難である。
（発明が解決しようとする課題） 以上の様に、従来の集積回路試験装置では、最大動作周
波数等の評価において、ｎ＋１番目に低い動作周波数で
発生するフェイルが、ｎ番目以下の低い動作周波数で発
生するフェイルに重複したりマスクされたりして、その
状況を観測することができない、従って、被試験回路に
存在している不良を見い出すことができない場合が多く
あるという問題があった。本発明は、上記問題点を解決
するもので、その目的は、最大動作周波数の評価におけ
るフェイルの観測を効率良く行なうことのできる集積回
路試験装置を提供することである。又、他の目的は、電
源電圧の評価におけるフェイルの観測を効率良く行うこ
とのできる集積回路試験装置を提供することである。
波数等の評価において、ｎ＋１番目に低い動作周波数で
発生するフェイルが、ｎ番目以下の低い動作周波数で発
生するフェイルに重複したりマスクされたりして、その
状況を観測することができない、従って、被試験回路に
存在している不良を見い出すことができない場合が多く
あるという問題があった。本発明は、上記問題点を解決
するもので、その目的は、最大動作周波数の評価におけ
るフェイルの観測を効率良く行なうことのできる集積回
路試験装置を提供することである。又、他の目的は、電
源電圧の評価におけるフェイルの観測を効率良く行うこ
とのできる集積回路試験装置を提供することである。
［発明の構成］ （課題を解決するための手段） 前記課題を解決するために、本発明の特徴は、集積回路
の機能試験を行なう装置において、第１図（ａ）に示す
如く、試験パターンの各試験サイクル毎に、被試験回路
13の実行結果と期待値とを比較する比較部１と、前記比
較部１の比較結果の情報により被試験回路13に印加する
各試験サイクルの周期を制御する試験周期制御部３と、
前記比較部１の比較結果の情報により被試験回路13に印
加する試験パターンを変化させる試験パターン制御部７
と、前記試験周期制御部の指示により被試験回路13に試
験パターンを印加する駆動部５とを具備することであ
る。
の機能試験を行なう装置において、第１図（ａ）に示す
如く、試験パターンの各試験サイクル毎に、被試験回路
13の実行結果と期待値とを比較する比較部１と、前記比
較部１の比較結果の情報により被試験回路13に印加する
各試験サイクルの周期を制御する試験周期制御部３と、
前記比較部１の比較結果の情報により被試験回路13に印
加する試験パターンを変化させる試験パターン制御部７
と、前記試験周期制御部の指示により被試験回路13に試
験パターンを印加する駆動部５とを具備することであ
る。
また、本発明の他の特徴は、第１図（ｂ）に示す如く、
試験パターンの各試験サイクル毎に、被試験回路13の実
行結果と期待値とを比較する比較部１と、前記比較部１
の比較結果の情報により被試験回路13に印加する電源電
圧を各試験サイクル毎に独立に制御する電源電圧制御部
９と、前記比較部１の比較結果の情報により被試験回路
13に印加する試験パターンを変化させる試験パターン制
御部７と、前記電源電圧制御部９の指示により被試験回
路13に試験パターンを印加する駆動部５とを具備するこ
とである。
試験パターンの各試験サイクル毎に、被試験回路13の実
行結果と期待値とを比較する比較部１と、前記比較部１
の比較結果の情報により被試験回路13に印加する電源電
圧を各試験サイクル毎に独立に制御する電源電圧制御部
９と、前記比較部１の比較結果の情報により被試験回路
13に印加する試験パターンを変化させる試験パターン制
御部７と、前記電源電圧制御部９の指示により被試験回
路13に試験パターンを印加する駆動部５とを具備するこ
とである。
（作用） 本発明の第１の特徴の集積回路試験装置では、被試験回
路13の実行結果と期待値とを比較する比較部１から、試
験周期制御部３がその比較結果の情報を入力して、被試
験回路13に印加する各試験サイクルの周期を制御する信
号を駆動部５に出力し、また、試験パターン制御部７が
比較部１の比較結果の情報を入力して、被試験回路13に
印加する試験パターンを変化させる信号を駆動部５に出
力することにより、駆動部５は被試験回路13に対して、
比較部１の比較結果を反映して試験サイクルの周期及び
試験パターンを特定する。
路13の実行結果と期待値とを比較する比較部１から、試
験周期制御部３がその比較結果の情報を入力して、被試
験回路13に印加する各試験サイクルの周期を制御する信
号を駆動部５に出力し、また、試験パターン制御部７が
比較部１の比較結果の情報を入力して、被試験回路13に
印加する試験パターンを変化させる信号を駆動部５に出
力することにより、駆動部５は被試験回路13に対して、
比較部１の比較結果を反映して試験サイクルの周期及び
試験パターンを特定する。
本発明の第２の特徴の集積回路試験装置では、被試験回
路13の実行結果と期待値とを比較する比較部１から、電
源電圧制御部９がその比較結果の情報を入力して、被試
験回路13に印加する電源電圧を制御する信号を駆動部５
に出力し、また、試験パターン制御部７が比較部１の比
較結果の情報を入力して、被試験回路13に印加する試験
パターンを変化させる信号を駆動部５に出力し、更に、
駆動部５は被試験回路13に対して、比較部１の比較結果
を反映して電源電圧を各試験サイクル毎に特定する。
路13の実行結果と期待値とを比較する比較部１から、電
源電圧制御部９がその比較結果の情報を入力して、被試
験回路13に印加する電源電圧を制御する信号を駆動部５
に出力し、また、試験パターン制御部７が比較部１の比
較結果の情報を入力して、被試験回路13に印加する試験
パターンを変化させる信号を駆動部５に出力し、更に、
駆動部５は被試験回路13に対して、比較部１の比較結果
を反映して電源電圧を各試験サイクル毎に特定する。
（実施例） 第２図に本発明による集積回路試験装置の実施例を示
す。この集積回路試験装置（以下、LSIテスタと呼ぶ）
は、試験を行なう際に必要なテストパターン名、電源電
圧、テスト周期等のテスト条件を入力する入力部（キー
ボード等）21と、後述するドライバ25に対してテスト周
期及びセットアップ・ホールド位置を、コンパレータ27
に対してテスト周期及びストローブ位置を、それぞれク
ロック毎に指示し、更にコンパレータ27から比較結果
（パス／フェイルの情報）を入力するタイミング制御部
23と、後述するドライバ25に対してドライバパターン
（Highレベル出力、Lowレベル出力）をコンパレータ27
に対してコンパレータパターン（Highレベル比較、Low
レベル比較）をそれぞれ指示し、更にコンパレータ27か
ら比較結果を入力するパターン制御部29と、タイミング
制御部23及びパターン制御部29の指示によりDUT33に対
して、各クロック毎に特定されたドライバパターンを出
力するドライバ25と、タイミング制御部23及びパターン
制御部29の指示によりコンパレータパターンとDUT33の
出力とを比較するコンパレータ27と、テスト結果を表示
する表示部31から構成されている。
す。この集積回路試験装置（以下、LSIテスタと呼ぶ）
は、試験を行なう際に必要なテストパターン名、電源電
圧、テスト周期等のテスト条件を入力する入力部（キー
ボード等）21と、後述するドライバ25に対してテスト周
期及びセットアップ・ホールド位置を、コンパレータ27
に対してテスト周期及びストローブ位置を、それぞれク
ロック毎に指示し、更にコンパレータ27から比較結果
（パス／フェイルの情報）を入力するタイミング制御部
23と、後述するドライバ25に対してドライバパターン
（Highレベル出力、Lowレベル出力）をコンパレータ27
に対してコンパレータパターン（Highレベル比較、Low
レベル比較）をそれぞれ指示し、更にコンパレータ27か
ら比較結果を入力するパターン制御部29と、タイミング
制御部23及びパターン制御部29の指示によりDUT33に対
して、各クロック毎に特定されたドライバパターンを出
力するドライバ25と、タイミング制御部23及びパターン
制御部29の指示によりコンパレータパターンとDUT33の
出力とを比較するコンパレータ27と、テスト結果を表示
する表示部31から構成されている。
このLSIテスタの基本的動作は、DUT33の試験を行なう場
合、入力部21よりテストパターン名、テスト条件等を入
力し、タイミング制御部23及びパターン制御部29により
ドライバ25を制御して、DUT33に各クロックに対応する
周期でテストパターンを印加し、更にタイミング制御部
23及びパターン制御部29によりコンパレータ27を制御し
てDUT33の出力と期待値とを比較し、その結果をタイミ
ング制御部23及びパターン制御部29にフィードバックす
る。そして、最終結果を表示部31に表示するというもの
である。
合、入力部21よりテストパターン名、テスト条件等を入
力し、タイミング制御部23及びパターン制御部29により
ドライバ25を制御して、DUT33に各クロックに対応する
周期でテストパターンを印加し、更にタイミング制御部
23及びパターン制御部29によりコンパレータ27を制御し
てDUT33の出力と期待値とを比較し、その結果をタイミ
ング制御部23及びパターン制御部29にフィードバックす
る。そして、最終結果を表示部31に表示するというもの
である。
第２図のLSIテスタによって、最大動作周波数を測定す
る手順を、第３図に従って説明する。
る手順を、第３図に従って説明する。
尚、Ｍをテストパターンのクロックとし、Ｎを動作周波
数とする。また、説明に使用するLSIテスタの動作周波
数の最小値を1MHz、最大値を10MHzとし、動作周波数Ｎ
は、この間を1MHz刻みで変化させるものとする。
数とする。また、説明に使用するLSIテスタの動作周波
数の最小値を1MHz、最大値を10MHzとし、動作周波数Ｎ
は、この間を1MHz刻みで変化させるものとする。
先ず、ステップ101で動作周波数Ｎを最小値1MHzに設定
し、ステップ103でテストパターン全体を実行する。ス
テップ105で、その実行結果によりパス／フェイルを判
定する。フェイルした場合はファンクション不良と評価
されてテストを終了し、パスした場合はステップ107に
進む。ステップ107でＭ＝１クロックに初期化し、更
に、ステップ109でＮ＝2MHzに初期化する。次に、ステ
ップ111で第ＭクロックのみNMHzで動作させ、第Ｍクロ
ック以外のクロックは1MHzで動作させる。ステップ113
で、その実行結果によりパス／フェイルを判定する。パ
スした場合には、ステップ115で、動作周波数Ｎが最大
値10MHzであるか否かを判断し、最大値に至っていない
場合には、ステップ117で動作周波数Ｎを1MHz高くして
ステップ111に戻る。また、ステップ113で、フェイルし
た場合には、ステップ119において、1stフェイルクロッ
クでスキャン出力をイネーブルにして、再度テストパタ
ーンを実行させDUT33内部のフリップフロップの内容を
出力させ、ステップ121で、クロックを１クロック増加
させ、ステップ109に戻る。更に、ステップ115で、動作
周波数Ｎが最大値である場合には、ステップ123でＭク
ロックが最終クロックであるか否か、即ち、テストパタ
ーンの最後であるか否かを判断し、最終クロックでない
場合には、ステップ121でクロックを１クロック増加さ
せてステップ109に戻り、最終クロックの場合には終了
とする。つまり、各特定のクロックに対して、動作周波
数を1MHzずつ増加させてテストを行ない、フェイルした
場合、若しくは動作周波数Ｎが最大値に達した場合に、
次のクロックへ進んで繰り返しテストを行なっていき、
フェイルした時点で、DUT33内のフリップフロップの内
容を出力させるものである。
し、ステップ103でテストパターン全体を実行する。ス
テップ105で、その実行結果によりパス／フェイルを判
定する。フェイルした場合はファンクション不良と評価
されてテストを終了し、パスした場合はステップ107に
進む。ステップ107でＭ＝１クロックに初期化し、更
に、ステップ109でＮ＝2MHzに初期化する。次に、ステ
ップ111で第ＭクロックのみNMHzで動作させ、第Ｍクロ
ック以外のクロックは1MHzで動作させる。ステップ113
で、その実行結果によりパス／フェイルを判定する。パ
スした場合には、ステップ115で、動作周波数Ｎが最大
値10MHzであるか否かを判断し、最大値に至っていない
場合には、ステップ117で動作周波数Ｎを1MHz高くして
ステップ111に戻る。また、ステップ113で、フェイルし
た場合には、ステップ119において、1stフェイルクロッ
クでスキャン出力をイネーブルにして、再度テストパタ
ーンを実行させDUT33内部のフリップフロップの内容を
出力させ、ステップ121で、クロックを１クロック増加
させ、ステップ109に戻る。更に、ステップ115で、動作
周波数Ｎが最大値である場合には、ステップ123でＭク
ロックが最終クロックであるか否か、即ち、テストパタ
ーンの最後であるか否かを判断し、最終クロックでない
場合には、ステップ121でクロックを１クロック増加さ
せてステップ109に戻り、最終クロックの場合には終了
とする。つまり、各特定のクロックに対して、動作周波
数を1MHzずつ増加させてテストを行ない、フェイルした
場合、若しくは動作周波数Ｎが最大値に達した場合に、
次のクロックへ進んで繰り返しテストを行なっていき、
フェイルした時点で、DUT33内のフリップフロップの内
容を出力させるものである。
第４図は、本実施例による最大動作周波数測定に使用す
るテストパターンとフェイルの発生状況の一例を示して
いる。この例のように、1stから4thまでのフェイルにつ
いて、ｎ＋１番目に低い動作周波数で発生するフェイル
が、ｎ番目以下の低い動作周波数で発生するフェイルに
マスクされることなく、複数個のフェイルを同時に観測
することができる。
るテストパターンとフェイルの発生状況の一例を示して
いる。この例のように、1stから4thまでのフェイルにつ
いて、ｎ＋１番目に低い動作周波数で発生するフェイル
が、ｎ番目以下の低い動作周波数で発生するフェイルに
マスクされることなく、複数個のフェイルを同時に観測
することができる。
また、従来例で説明した、回路ブロックとしてアダー、
シフター、及びマルチプライヤーを含むマイクロプロセ
ッサについて測定する場合にも、第３図のフローチャー
トにおいて、ステップ115をＮ＝20MHz程度に設定するこ
とで、従来例で示したａ）〜ｆ）のどのテストパターン
を用いても、ｎ＋１番目に低い動作周波数で発生するフ
ェイルが、ｎ番目以下の低い動作周波数で発生するフェ
イルにマスクされることなく観測することができる。
シフター、及びマルチプライヤーを含むマイクロプロセ
ッサについて測定する場合にも、第３図のフローチャー
トにおいて、ステップ115をＮ＝20MHz程度に設定するこ
とで、従来例で示したａ）〜ｆ）のどのテストパターン
を用いても、ｎ＋１番目に低い動作周波数で発生するフ
ェイルが、ｎ番目以下の低い動作周波数で発生するフェ
イルにマスクされることなく観測することができる。
以上の実施例では、特定のクロック（１クロック）の周
期を変化させたが、複数クロックでも可能である。ま
た、DUT33がフェイルした場合、１クロックのみスキャ
ンさせたが、複数クロックでも可能である。更に、本実
施例では、特定クロックの周期を変化させたが、周期に
限らず電源電圧の変化とした実施例も第１図（ｂ）に示
す如くに、同様にして容易に実現できる。
期を変化させたが、複数クロックでも可能である。ま
た、DUT33がフェイルした場合、１クロックのみスキャ
ンさせたが、複数クロックでも可能である。更に、本実
施例では、特定クロックの周期を変化させたが、周期に
限らず電源電圧の変化とした実施例も第１図（ｂ）に示
す如くに、同様にして容易に実現できる。
［発明の効果］ 以上の様に本発明によれば、被試験回路の実行結果と期
待値との比較結果の情報から、被試験回路に対する試験
サイクルの周期及び試験パターンを特定することとした
ので、最大動作周波数等の評価において、ｎ＋１番目に
低い動作周波数で発生するフェイルが、ｎ番目以下の低
い動作周波数で発生するフェイルにマスクされることな
く、フェイルの観測を効率良く行なうことのできる集積
回路試験装置を実現できる。
待値との比較結果の情報から、被試験回路に対する試験
サイクルの周期及び試験パターンを特定することとした
ので、最大動作周波数等の評価において、ｎ＋１番目に
低い動作周波数で発生するフェイルが、ｎ番目以下の低
い動作周波数で発生するフェイルにマスクされることな
く、フェイルの観測を効率良く行なうことのできる集積
回路試験装置を実現できる。
第１図は本発明に従う集積回路試験装置の概略機能ブロ
ック図、 第２図は本発明の一実施例に係る集積回路試験装置の構
成図、 第３図は本発明の一実施例に係る集積回路試験装置によ
る最大動作周波数測定のフローチャート、 第４図は最大動作周波数測定に使用するテストパターン
とフェイルの発生状況を説明する図、 第５図は、従来の集積回路試験装置の構成図、 第６図は最大動作周波数測定に使用するテストパターン
図、 第７図は従来の集積回路試験装置による最大動作周波数
測定のフローチャートである。 １……比較部 ３……試験周期制御部 ５……駆動部 ７……試験パターン制御部 ９……電源電圧制御部 11……第２の試験周期制御部 13,33……被試験回路（DUT） 21……入力部 23……タイミング制御部 25……ドライバ 27……コンパレータ 29……パターン制御部 31……表示部
ック図、 第２図は本発明の一実施例に係る集積回路試験装置の構
成図、 第３図は本発明の一実施例に係る集積回路試験装置によ
る最大動作周波数測定のフローチャート、 第４図は最大動作周波数測定に使用するテストパターン
とフェイルの発生状況を説明する図、 第５図は、従来の集積回路試験装置の構成図、 第６図は最大動作周波数測定に使用するテストパターン
図、 第７図は従来の集積回路試験装置による最大動作周波数
測定のフローチャートである。 １……比較部 ３……試験周期制御部 ５……駆動部 ７……試験パターン制御部 ９……電源電圧制御部 11……第２の試験周期制御部 13,33……被試験回路（DUT） 21……入力部 23……タイミング制御部 25……ドライバ 27……コンパレータ 29……パターン制御部 31……表示部
Claims (2)
- 【請求項１】集積回路の機能試験を行なう装置におい
て、試験パターンの各試験サイクル毎に、被試験回路の
実行結果と期待値とを比較する比較部と、前記比較部の
比較結果の情報により被試験回路に印加する各試験サイ
クルの周期を夫々独立に制御する試験周期制御部と、前
記比較部の比較結果の情報により被試験回路に印加する
試験パターンを変化させる試験パターン制御部と、前記
試験周期制御部及び前記試験パターン制御部の指示によ
り被試験回路に試験パターンを印加する駆動部とを有す
ることを特徴とする集積回路試験装置。 - 【請求項２】集積回路の機能試験を行なう装置におい
て、試験パターンの各試験サイクル毎に、被試験回路の
実行結果と期待値とを比較する比較部と、前記比較部の
比較結果の情報により被試験回路に印加する電源電圧を
各試験サイクル毎に独立に制御する電源電圧制御部と、
前記比較部の比較結果の情報により被試験回路に印加す
る試験パターンを変化させる試験パターン制御部と、前
記電源電圧制御部及び試験パターン制御部の指示により
被試験回路に試験パターンを印加する駆動部とを有する
ことを特徴とする集積回路試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314119A JPH0792496B2 (ja) | 1990-11-21 | 1990-11-21 | 集積回路試験装置 |
| US07/794,894 US5398252A (en) | 1990-11-21 | 1991-11-20 | Integrated circuit tester |
| KR1019910020789A KR950010411B1 (ko) | 1990-11-21 | 1991-11-21 | 집적회로시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314119A JPH0792496B2 (ja) | 1990-11-21 | 1990-11-21 | 集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186176A JPH04186176A (ja) | 1992-07-02 |
| JPH0792496B2 true JPH0792496B2 (ja) | 1995-10-09 |
Family
ID=18049474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314119A Expired - Fee Related JPH0792496B2 (ja) | 1990-11-21 | 1990-11-21 | 集積回路試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5398252A (ja) |
| JP (1) | JPH0792496B2 (ja) |
| KR (1) | KR950010411B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590136A (en) * | 1995-01-25 | 1996-12-31 | Hewlett-Packard Co | Method for creating an in-circuit test for an electronic device |
| JP2002131371A (ja) * | 2000-10-23 | 2002-05-09 | Ando Electric Co Ltd | Ｉｃ試験装置の警報表示装置 |
| US20070240013A1 (en) * | 2006-01-27 | 2007-10-11 | Sony Computer Entertainment Inc. | Methods And Apparatus For Managing Defective Processors Through Clock Programming |
| US8230278B2 (en) * | 2007-11-26 | 2012-07-24 | AT&T Intellectual Property, I, LP | Test system having a sub-system to sub-system bridge |
| US8553469B2 (en) * | 2011-04-06 | 2013-10-08 | Dell Products L.P. | Memory buffer for buffer-on-board applications |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493045A (en) * | 1981-10-19 | 1985-01-08 | Fairchild Camera & Instrument Corp. | Test vector indexing method and apparatus |
| US4773071A (en) * | 1986-10-02 | 1988-09-20 | Grumman Aerospace Corporation | Memory for storing response patterns in an automatic testing instrument |
| US5144225A (en) * | 1989-03-31 | 1992-09-01 | Schlumberger Technologies, Inc. | Methods and apparatus for acquiring data from intermittently failing circuits |
-
1990
- 1990-11-21 JP JP2314119A patent/JPH0792496B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-20 US US07/794,894 patent/US5398252A/en not_active Expired - Lifetime
- 1991-11-21 KR KR1019910020789A patent/KR950010411B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04186176A (ja) | 1992-07-02 |
| KR950010411B1 (ko) | 1995-09-16 |
| US5398252A (en) | 1995-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |