JPH05203708A - 順序回路の縮退故障テスト方法 - Google Patents
順序回路の縮退故障テスト方法Info
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- JPH05203708A JPH05203708A JP4012742A JP1274292A JPH05203708A JP H05203708 A JPH05203708 A JP H05203708A JP 4012742 A JP4012742 A JP 4012742A JP 1274292 A JP1274292 A JP 1274292A JP H05203708 A JPH05203708 A JP H05203708A
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【目的】 本発明は、非スキャンまたは部分スキャンの
同期式順序回路について縮退故障のテストを行なう方法
に関し、テスト所要時間を短縮して実用上の故障検出率
を高めることが可能となる方法の提供を目的とする。 【構成】 順序回路を時間軸上で整列する組合せ回路に
展開し（１０）、テストパターンを各組合せ回路につい
て作成し（１２）、記憶素子へ供給される値が固定され
た条件下で他の故障が検出される外部入力の値を各テス
トパターンについて生成し（１４）、テストパターンの
値を対応した組合せ回路へ時間順で供給し（１６）、テ
ストパターンの値が組合せ回路の記憶素子と外部入力へ
各々供給されるときに、記憶素子の入力値を固定したま
ま、組合せ回路の外部入力へ対応のテストパターンにつ
いて生成された値の全てを逐次供給し（１８）、入力値
の供給時に組合せ回路の外部出力を参照する（ステップ
２０）。
同期式順序回路について縮退故障のテストを行なう方法
に関し、テスト所要時間を短縮して実用上の故障検出率
を高めることが可能となる方法の提供を目的とする。 【構成】 順序回路を時間軸上で整列する組合せ回路に
展開し（１０）、テストパターンを各組合せ回路につい
て作成し（１２）、記憶素子へ供給される値が固定され
た条件下で他の故障が検出される外部入力の値を各テス
トパターンについて生成し（１４）、テストパターンの
値を対応した組合せ回路へ時間順で供給し（１６）、テ
ストパターンの値が組合せ回路の記憶素子と外部入力へ
各々供給されるときに、記憶素子の入力値を固定したま
ま、組合せ回路の外部入力へ対応のテストパターンにつ
いて生成された値の全てを逐次供給し（１８）、入力値
の供給時に組合せ回路の外部出力を参照する（ステップ
２０）。
Description
【０００１】
【産業上の利用分野】本発明は、非スキャンまたは部分
スキャンの同期式順序回路について縮退故障のテストを
行なう方法に関する。
スキャンの同期式順序回路について縮退故障のテストを
行なう方法に関する。
【０００２】電子回路（非スキャンまたは部分スキャン
の同期式順序回路）が製造されると、回路内信号線の論
理値が常に’１’または’０’のままとなる故障（縮退
故障）の有無がテストされる。
の同期式順序回路）が製造されると、回路内信号線の論
理値が常に’１’または’０’のままとなる故障（縮退
故障）の有無がテストされる。
【０００３】このテスト結果を用いて不良品が特定され
ており、その不良品を取り除くことで回路製品の信頼性
を高めることが可能となる。
ており、その不良品を取り除くことで回路製品の信頼性
を高めることが可能となる。
【０００４】
【従来の技術】非スキャンまたは部分スキャンの同期式
順序回路に関する縮退故障のテストは時間軸上で整列す
る複数の組合せ回路に展開し（繰り返し展開の処理）、
各組合せ回路の未検出故障を全て調べて各組合せ回路に
対するテストパターンを生成し（テストパターン生成の
処理）、各テストパターンを対応した組合せ回路へ時間
順に供給して組合せ回路の外部出力を観測する手順で行
なわれている。
順序回路に関する縮退故障のテストは時間軸上で整列す
る複数の組合せ回路に展開し（繰り返し展開の処理）、
各組合せ回路の未検出故障を全て調べて各組合せ回路に
対するテストパターンを生成し（テストパターン生成の
処理）、各テストパターンを対応した組合せ回路へ時間
順に供給して組合せ回路の外部出力を観測する手順で行
なわれている。
【０００５】図８には同期式順序回路（非スキャンまた
は部分スキャンの同期式順序回路）のモデルが示されて
おり、同図のモデルは組合せ回路部３０（Ｃ）と記憶素
子部３２（Ｍ）で構成されている。
は部分スキャンの同期式順序回路）のモデルが示されて
おり、同図のモデルは組合せ回路部３０（Ｃ）と記憶素
子部３２（Ｍ）で構成されている。
【０００６】そして、組合せ回路部３０には外部入力Ｐ
Ｉが与えられ、また、記憶素子部３２との間にフィード
バックループが形成され、この組合せ回路部３０から外
部出力ＰＯが得られる。
Ｉが与えられ、また、記憶素子部３２との間にフィード
バックループが形成され、この組合せ回路部３０から外
部出力ＰＯが得られる。
【０００７】図９はこのモデルの繰り返し展開を説明す
る概念図であり、図８のフィードバックループを切り離
すために各時刻ti（i=1,2・・・t-1,t0,t+1,・・・）における
組合せ回路３４（Ｃ1，Ｃ2・・・Ｃt-1，Ｃt0，Ｃt+1・
・・）が生成される。
る概念図であり、図８のフィードバックループを切り離
すために各時刻ti（i=1,2・・・t-1,t0,t+1,・・・）における
組合せ回路３４（Ｃ1，Ｃ2・・・Ｃt-1，Ｃt0，Ｃt+1・
・・）が生成される。
【０００８】なお、組合せ回路３４（Ｃ1，Ｃ2・・・Ｃ
t-1，Ｃt0，Ｃt+1・・・）の各時刻tにおける外部入力
Ｉ1，Ｉ2・・・Ｉt-1，Ｉt0，Ｉt+1・・・と外部出力Ｏ
1，Ｏ2・・・Ｏt-1，Ｏt0，Ｏt+1・・・は、図９のモデ
ルにおける外部入力ＰＩ，外部出力ＰＯとなる。
t-1，Ｃt0，Ｃt+1・・・）の各時刻tにおける外部入力
Ｉ1，Ｉ2・・・Ｉt-1，Ｉt0，Ｉt+1・・・と外部出力Ｏ
1，Ｏ2・・・Ｏt-1，Ｏt0，Ｏt+1・・・は、図９のモデ
ルにおける外部入力ＰＩ，外部出力ＰＯとなる。
【０００９】また、全てのフリップフロップは等価な論
理ゲートに置き換えられ、例えばＤフリップフロップは
肯定出力が単なる信号線に、否定出力はインバータに置
き換えられる。
理ゲートに置き換えられ、例えばＤフリップフロップは
肯定出力が単なる信号線に、否定出力はインバータに置
き換えられる。
【００１０】その結果、図８の順序回路と動作が同一な
組合せ回路が構築される。ただし、通常は単一故障がテ
スト対象となるが、この展開が行なわれた場合には多重
故障がテスト対象となる。
組合せ回路が構築される。ただし、通常は単一故障がテ
スト対象となるが、この展開が行なわれた場合には多重
故障がテスト対象となる。
【００１１】以上のようにしてモデルが繰り返し展開さ
れると、故障の多重挿入を行なってからＤアルゴリズ
ム，ＰＯＤＥＭ法などを適用することで回路入力値を求
め、この入力値を時系列に戻してモデルに対する外部入
力Ｉ1，Ｉ2・・・Ｉt-1，Ｉt0，Ｉt+1・・・のパターン
（テストパターン）を生成する処理が行なわれる。
れると、故障の多重挿入を行なってからＤアルゴリズ
ム，ＰＯＤＥＭ法などを適用することで回路入力値を求
め、この入力値を時系列に戻してモデルに対する外部入
力Ｉ1，Ｉ2・・・Ｉt-1，Ｉt0，Ｉt+1・・・のパターン
（テストパターン）を生成する処理が行なわれる。
【００１２】そのテストパターンの各入力値（Ｉ1，Ｉ2
・・・Ｉt-1，Ｉt0，Ｉt+1・・・）は対応の組合せ回路
３４（Ｃ1，Ｃ2・・・Ｃt-1，Ｃt0，Ｃt+1・・・）へ各
時刻tに供給されてこれらの各時刻tで組合せ回路３４
（Ｃ1，Ｃ2・・・Ｃt-1，Ｃt0，Ｃt+1・・・）の外部出
力Ｏ1，Ｏ2・・・Ｏt-1，Ｏt0，Ｏt+1・・・が観測さ
れ、故障の有無が判断される。
・・・Ｉt-1，Ｉt0，Ｉt+1・・・）は対応の組合せ回路
３４（Ｃ1，Ｃ2・・・Ｃt-1，Ｃt0，Ｃt+1・・・）へ各
時刻tに供給されてこれらの各時刻tで組合せ回路３４
（Ｃ1，Ｃ2・・・Ｃt-1，Ｃt0，Ｃt+1・・・）の外部出
力Ｏ1，Ｏ2・・・Ｏt-1，Ｏt0，Ｏt+1・・・が観測さ
れ、故障の有無が判断される。
【００１３】すなわち、ある故障についてテストパター
ンが得られると、記憶素子の初期化後に、パターン設
定，クロック投入，出力値観測の手順がパターン数だけ
繰り返される（図１０参照）。
ンが得られると、記憶素子の初期化後に、パターン設
定，クロック投入，出力値観測の手順がパターン数だけ
繰り返される（図１０参照）。
【００１４】図１１ではテストパターン生成の作用がよ
り具体的に説明されており、同図（Ａ）の回路を繰り返
し展開することで、同図（Ｂ）のように時間軸上で整列
する３つの組合せ回路３４が生成される。
り具体的に説明されており、同図（Ａ）の回路を繰り返
し展開することで、同図（Ｂ）のように時間軸上で整列
する３つの組合せ回路３４が生成される。
【００１５】さらに、時刻tにおける故障（ここではイ
ンバータ入力側の単一故障）を検出する目的で、Ｄアル
ゴリズム，ＰＯＤＥＭ法などがこの回路に適用される
と、入力値［Ｘ，１，１］が得られる（その際の出力は
値Ｘ，￣Ｄとなる）。
ンバータ入力側の単一故障）を検出する目的で、Ｄアル
ゴリズム，ＰＯＤＥＭ法などがこの回路に適用される
と、入力値［Ｘ，１，１］が得られる（その際の出力は
値Ｘ，￣Ｄとなる）。
【００１６】また、入力に値’１’を設定して出力￣Ｄ
を外部に与えるために、時刻t-1,t+1についても同様な
処理が行なわれ、入力値［Ｘ，Ｘ，１］，［０，１，￣
Ｄ］が各々得られる。
を外部に与えるために、時刻t-1,t+1についても同様な
処理が行なわれ、入力値［Ｘ，Ｘ，１］，［０，１，￣
Ｄ］が各々得られる。
【００１７】その場合、Ｄ−ＦＦ３２（フリップフロッ
プ）の初期値がいかなる値であっても、時刻t-1におけ
るフリップフロップ値への要求条件が満足されるので、
これが初期状態とされる。
プ）の初期値がいかなる値であっても、時刻t-1におけ
るフリップフロップ値への要求条件が満足されるので、
これが初期状態とされる。
【００１８】さらに、以上のテストパターンを時系列に
戻す処理が行なわれ、故障（インバータ入力側の単一故
障）について最終的なテストパターン（時刻０，１，２
の入力パターンが［Ｘ，Ｘ］，［Ｘ，１］，［０，１］
となる）が得られる。
戻す処理が行なわれ、故障（インバータ入力側の単一故
障）について最終的なテストパターン（時刻０，１，２
の入力パターンが［Ｘ，Ｘ］，［Ｘ，１］，［０，１］
となる）が得られる。
【００１９】そして、回路の故障全てを網羅する多重故
障のテストを行なうために、以上と同様な処理が各故障
について行なわれると、対象となる回路の規模が繰り返
し展開で順序回路の数倍以上となっているので、その際
の処理量が膨大となる。
障のテストを行なうために、以上と同様な処理が各故障
について行なわれると、対象となる回路の規模が繰り返
し展開で順序回路の数倍以上となっているので、その際
の処理量が膨大となる。
【００２０】このため、ある故障に関するテストパター
ンが得られると、故障シミュレーションが行なわれて同
テストパターンで同時に検出できる故障の全てが求めら
れて故障テストが行なわれ、次回以降も同様な処理が、
前回に検出されなかった故障について、繰り返えされる
（図１０参照）。
ンが得られると、故障シミュレーションが行なわれて同
テストパターンで同時に検出できる故障の全てが求めら
れて故障テストが行なわれ、次回以降も同様な処理が、
前回に検出されなかった故障について、繰り返えされる
（図１０参照）。
【００２１】
【発明が解決しようとする課題】非スキャンの同期式順
序回路について繰り返し展開が行なわれると、展開後の
回路規模が展開前のものに比して数倍以上となり、テス
トパターン生成の処理量が回路規模とともに指数オーダ
ー（平均して二乗オーダー）で増加することから、その
処理量は組合せ回路の数十倍ないし数百倍となる。
序回路について繰り返し展開が行なわれると、展開後の
回路規模が展開前のものに比して数倍以上となり、テス
トパターン生成の処理量が回路規模とともに指数オーダ
ー（平均して二乗オーダー）で増加することから、その
処理量は組合せ回路の数十倍ないし数百倍となる。
【００２２】そしてこのテストの時間は限られており、
回路規模が増大すると、テストパターン生成中の選択肢
が増えてバックトラック数も増加し、故障当りの処理時
間が増加するので、回路規模が大きな場合にはテストが
しばしば途中で打ち切られ、このため、本来は検出可能
な故障が数多く検出されないままとなる。
回路規模が増大すると、テストパターン生成中の選択肢
が増えてバックトラック数も増加し、故障当りの処理時
間が増加するので、回路規模が大きな場合にはテストが
しばしば途中で打ち切られ、このため、本来は検出可能
な故障が数多く検出されないままとなる。
【００２３】また部分スキャンの同期式順序回路に関し
ては、一部の記憶素子の値をスキャンレジスタに置き換
えることでこれらを外部からアクセスできることから、
非スキャンの回路に比してその可観測性，可制御性が向
上している。
ては、一部の記憶素子の値をスキャンレジスタに置き換
えることでこれらを外部からアクセスできることから、
非スキャンの回路に比してその可観測性，可制御性が向
上している。
【００２４】しかしながら、通常は回路に非スキャンの
記憶素子が多く含まれており、このため、規模の大きな
回路の場合にはテストパターンの生成に時間を要し、テ
スト時間の制限から故障検出率を高めることが困難とな
る。
記憶素子が多く含まれており、このため、規模の大きな
回路の場合にはテストパターンの生成に時間を要し、テ
スト時間の制限から故障検出率を高めることが困難とな
る。
【００２５】本発明は上記従来の事情に鑑みてなされた
ものであり、その目的は、故障テストの所要時間を短縮
して実用上の故障検出率を高めることが可能となる方法
を提供することにある。
ものであり、その目的は、故障テストの所要時間を短縮
して実用上の故障検出率を高めることが可能となる方法
を提供することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に図１において、第１発明は、非スキャンまたは部分ス
キャンの同期式順序回路を時間軸上で整列する複数の組
合せ回路に展開し（ステップ１０）、組合せ回路の記憶
素子入力と外部入力へ供給される値により形成され組合
せ回路に対する値の供給で特定の故障が検出されるテス
トパターンを各組合せ回路について作成し（ステップ１
２）、記憶素子入力へ供給される値が固定された条件下
で他の故障が検出される外部入力の値を各テストパター
ンについて生成し（ステップ１４）、テストパターンの
値を対応した組合せ回路の記憶素子入力と外部入力へ時
間順で各々供給し（ステップ１６）、テストパターンの
値が組合せ回路の記憶素子入力と外部入力へ各々供給さ
れるときに記憶素子入力の値を固定したまま組合せ回路
の外部入力へ対応のテストパターンについて生成された
値の全てを逐次供給し（ステップ１８）、組合せ回路の
記憶素子入力と外部入力へ値が供給されているときに組
合せ回路の外部出力を参照する（ステップ２０）、こと
を特徴としている。
に図１において、第１発明は、非スキャンまたは部分ス
キャンの同期式順序回路を時間軸上で整列する複数の組
合せ回路に展開し（ステップ１０）、組合せ回路の記憶
素子入力と外部入力へ供給される値により形成され組合
せ回路に対する値の供給で特定の故障が検出されるテス
トパターンを各組合せ回路について作成し（ステップ１
２）、記憶素子入力へ供給される値が固定された条件下
で他の故障が検出される外部入力の値を各テストパター
ンについて生成し（ステップ１４）、テストパターンの
値を対応した組合せ回路の記憶素子入力と外部入力へ時
間順で各々供給し（ステップ１６）、テストパターンの
値が組合せ回路の記憶素子入力と外部入力へ各々供給さ
れるときに記憶素子入力の値を固定したまま組合せ回路
の外部入力へ対応のテストパターンについて生成された
値の全てを逐次供給し（ステップ１８）、組合せ回路の
記憶素子入力と外部入力へ値が供給されているときに組
合せ回路の外部出力を参照する（ステップ２０）、こと
を特徴としている。
【００２７】また第２発明は、非スキャンまたは部分ス
キャンの同期式順序回路を時間軸上で整列する複数の組
合せ回路に展開し（ステップ１０）、組合せ回路の記憶
素子入力と外部入力へ供給される値により形成され組合
せ回路に対する値の供給で特定の故障が検出されるテス
トパターンを各組合せ回路について作成し（ステップ１
２）、各テストパターンについて記憶素子入力へ供給さ
れる値が固定された条件下で乱数を発生させて外部入力
の値とする組合せ回路の故障シミュレーションを行なう
ことにより他の故障が検出される外部入力の値を生成し
（ステップ２２）、テストパターンの値を対応した組合
せ回路の記憶素子入力と外部入力へ時間順で各々供給し
（ステップ１６）、テストパターンの値が組合せ回路の
記憶素子入力と外部入力へ各々供給されるときに記憶素
子の入力値を固定したまま組合せ回路の外部入力へ対応
のテストパターンについて生成された値の全てを逐次供
給し（ステップ１８）、組合せ回路の記憶素子入力と外
部入力へ値が供給されているときに組合せ回路の外部出
力を参照する（ステップ２０）、ことを特徴としてい
る。
キャンの同期式順序回路を時間軸上で整列する複数の組
合せ回路に展開し（ステップ１０）、組合せ回路の記憶
素子入力と外部入力へ供給される値により形成され組合
せ回路に対する値の供給で特定の故障が検出されるテス
トパターンを各組合せ回路について作成し（ステップ１
２）、各テストパターンについて記憶素子入力へ供給さ
れる値が固定された条件下で乱数を発生させて外部入力
の値とする組合せ回路の故障シミュレーションを行なう
ことにより他の故障が検出される外部入力の値を生成し
（ステップ２２）、テストパターンの値を対応した組合
せ回路の記憶素子入力と外部入力へ時間順で各々供給し
（ステップ１６）、テストパターンの値が組合せ回路の
記憶素子入力と外部入力へ各々供給されるときに記憶素
子の入力値を固定したまま組合せ回路の外部入力へ対応
のテストパターンについて生成された値の全てを逐次供
給し（ステップ１８）、組合せ回路の記憶素子入力と外
部入力へ値が供給されているときに組合せ回路の外部出
力を参照する（ステップ２０）、ことを特徴としてい
る。
【００２８】そして第３発明は、非スキャンまたは部分
スキャンの同期式順序回路を時間軸上で整列する複数の
組合せ回路に展開し（ステップ１０）、組合せ回路の記
憶素子入力と外部入力へ供給される値により形成され組
合せ回路に対する値の供給で特定の故障が検出されるテ
ストパターンを各組合せ回路について作成し（ステップ
１２）、各組合せ回路の外部入力へ供給される値で形成
され記憶素子入力へ供給される値が固定された条件下で
他の故障が検出される外部入力値のパターンを全ての基
本テストパターンについて生成し（ステップ２４）、基
本テストパターンの値を対応した組合せ回路の記憶素子
入力と外部入力へ時間順で各々供給し（ステップ１
６）、基本テストパターンの値が組合せ回路の記憶素子
入力と外部入力へ各々供給されるときに、記憶素子入力
の値を固定したまま、組合せ回路の外部入力へ対応のテ
ストパターンについて生成された外部入力値のパターン
を逐次供給し（ステップ１８）、組合せ回路の記憶素子
入力と外部入力へ値が供給されているときに該組合せ回
路の外部出力を参照する（ステップ２０）、ことを特徴
としている。
スキャンの同期式順序回路を時間軸上で整列する複数の
組合せ回路に展開し（ステップ１０）、組合せ回路の記
憶素子入力と外部入力へ供給される値により形成され組
合せ回路に対する値の供給で特定の故障が検出されるテ
ストパターンを各組合せ回路について作成し（ステップ
１２）、各組合せ回路の外部入力へ供給される値で形成
され記憶素子入力へ供給される値が固定された条件下で
他の故障が検出される外部入力値のパターンを全ての基
本テストパターンについて生成し（ステップ２４）、基
本テストパターンの値を対応した組合せ回路の記憶素子
入力と外部入力へ時間順で各々供給し（ステップ１
６）、基本テストパターンの値が組合せ回路の記憶素子
入力と外部入力へ各々供給されるときに、記憶素子入力
の値を固定したまま、組合せ回路の外部入力へ対応のテ
ストパターンについて生成された外部入力値のパターン
を逐次供給し（ステップ１８）、組合せ回路の記憶素子
入力と外部入力へ値が供給されているときに該組合せ回
路の外部出力を参照する（ステップ２０）、ことを特徴
としている。
【００２９】
【作用】第１発明では、繰り返し展開の処理とテストパ
ターン作成の処理が行なわれ、故障テスト時に、各テス
トパターンの値が対応する組合せ回路の記憶素子入力と
外部入力へ時間順で供給される（ステップ１０，１２，
１６：これらには従来と同様な手順を適用できる）。
ターン作成の処理が行なわれ、故障テスト時に、各テス
トパターンの値が対応する組合せ回路の記憶素子入力と
外部入力へ時間順で供給される（ステップ１０，１２，
１６：これらには従来と同様な手順を適用できる）。
【００３０】ただし各テストパターンについて、組合せ
回路の記憶素子入力へ供給される値が固定された条件下
で、他の故障が検出される外部入力の値が、故障テスト
の前に予め生成される（ステップ１４）。
回路の記憶素子入力へ供給される値が固定された条件下
で、他の故障が検出される外部入力の値が、故障テスト
の前に予め生成される（ステップ１４）。
【００３１】そして故障テスト時には、組合せ回路の記
憶素子入力に対する入力値が固定されたまま、同組合せ
回路について予め生成された値の全てがその外部入力へ
切り替え入力される（ステップ１８）。
憶素子入力に対する入力値が固定されたまま、同組合せ
回路について予め生成された値の全てがその外部入力へ
切り替え入力される（ステップ１８）。
【００３２】このとき及びテストパターンの供給時に外
部出力値が参照されており（ステップ２０）、その結
果、各テストパターンの供給で故障が検出され、さら
に、パターン供給時に他の故障も外部入力値の切り替え
で検出される。
部出力値が参照されており（ステップ２０）、その結
果、各テストパターンの供給で故障が検出され、さら
に、パターン供給時に他の故障も外部入力値の切り替え
で検出される。
【００３３】以上のように、故障検出用テストパターン
の作成処理が行なわれると、それらのテストパターンを
外部入力値に関して拡張する一種のパターンが副次的に
各々作成される。
の作成処理が行なわれると、それらのテストパターンを
外部入力値に関して拡張する一種のパターンが副次的に
各々作成される。
【００３４】したがって、テスト動作を変更することな
く故障の検出漏れが有効に防止され、処理量の多いテス
トパターンの作成処理が未検出故障のために繰り返され
る無駄が省れてテストの所要時間が短縮される。
く故障の検出漏れが有効に防止され、処理量の多いテス
トパターンの作成処理が未検出故障のために繰り返され
る無駄が省れてテストの所要時間が短縮される。
【００３５】このため、大規模な回路の故障テストも制
限された時間内に完了させることが可能となり、その結
果、実用上の故障検出率が高められる。
限された時間内に完了させることが可能となり、その結
果、実用上の故障検出率が高められる。
【００３６】第２発明では、全てのテストパターンにつ
いて、対応した組合せ回路の記憶素子へ供給される値が
固定された条件下で乱数を発生させてこれを外部入力の
値とした組合せ回路の故障シミュレーションが行なれ、
他の故障が検出される外部入力の値がその故障シミュレ
ーションで決定される（ステップ２２）。
いて、対応した組合せ回路の記憶素子へ供給される値が
固定された条件下で乱数を発生させてこれを外部入力の
値とした組合せ回路の故障シミュレーションが行なれ、
他の故障が検出される外部入力の値がその故障シミュレ
ーションで決定される（ステップ２２）。
【００３７】また第３発明においては、各組合せ回路の
外部入力へ供給される値により形成されるパターンで、
記憶素子へ供給される値を固定した条件下で他の故障の
検出が可能となるパターンが、全ての基本テストパター
ンについて、その基本パターンと同様にして生成される
（ステップ２４）。
外部入力へ供給される値により形成されるパターンで、
記憶素子へ供給される値を固定した条件下で他の故障の
検出が可能となるパターンが、全ての基本テストパター
ンについて、その基本パターンと同様にして生成される
（ステップ２４）。
【００３８】
【実施例】以下、図面に基づいて本発明にかかる縮退故
障テスト方法の好適な実施例を説明する。
障テスト方法の好適な実施例を説明する。
【００３９】／＊ テストパターンの生成 ＊／ 図２では第１実施例におけるテストパターンの生成手順
がフローチャートを用いて説明されており、図８（Ａ）
の回路について全故障が検出されなかった場合（ステッ
プ２００でＮｏ）、従来のときと同様にしてインバータ
入力の０縮退故障が選択され（ステップ２０２）、テス
トパターン（基本のテストパターン）が生成されて図１
１（Ｂ）のように時系列の入力値［０，Ｘ，Ｘ］，
［０，Ｘ，１］，［０，０，１］（ここでは外部入力値
を［１，１］，［１，１］，［０，１］とする）が得ら
れる（ステップ２０４）。
がフローチャートを用いて説明されており、図８（Ａ）
の回路について全故障が検出されなかった場合（ステッ
プ２００でＮｏ）、従来のときと同様にしてインバータ
入力の０縮退故障が選択され（ステップ２０２）、テス
トパターン（基本のテストパターン）が生成されて図１
１（Ｂ）のように時系列の入力値［０，Ｘ，Ｘ］，
［０，Ｘ，１］，［０，０，１］（ここでは外部入力値
を［１，１］，［１，１］，［０，１］とする）が得ら
れる（ステップ２０４）。
【００４０】なお、この例ではＤ−ＦＦ３２（Ｄフリッ
プフロップ）の初期値として’０’を仮定している（多
くの同期式順序回路には記憶素子部Ｍを初期化するため
の端子が用意されており、したがって、その仮定は十分
に一般的なものである）。
プフロップ）の初期値として’０’を仮定している（多
くの同期式順序回路には記憶素子部Ｍを初期化するため
の端子が用意されており、したがって、その仮定は十分
に一般的なものである）。
【００４１】次に、生成されたテストパターンで故障が
検出されるか否かが判断され（ステップ２０６）、検出
されない場合（ステップ２０６でＮｏ）にはそのマーキ
ングが行なわれ（ステップ２０８）、検出される場合
（ステップ２０６でＹｅｓ）にはテストパターンが拡張
される（ステップ２１０）。
検出されるか否かが判断され（ステップ２０６）、検出
されない場合（ステップ２０６でＮｏ）にはそのマーキ
ングが行なわれ（ステップ２０８）、検出される場合
（ステップ２０６でＹｅｓ）にはテストパターンが拡張
される（ステップ２１０）。
【００４２】／＊ テストパターンの拡張 ＊／ ｛時刻０｝図３では時刻０におけるテストパターンの拡
張作用が説明されており、Ｄ−ＦＦ３２（Ｄフリップフ
ロップ）から入力される値を’０’に固定する条件が定
められ、その条件下で外部入力へ供給される値が変更さ
れる（ここでは、０縮退故障を対象としている）。
張作用が説明されており、Ｄ−ＦＦ３２（Ｄフリップフ
ロップ）から入力される値を’０’に固定する条件が定
められ、その条件下で外部入力へ供給される値が変更さ
れる（ここでは、０縮退故障を対象としている）。
【００４３】そして、同図（Ａ）の外部入力［１，１］
が同図（Ｂ）のように変更されると（ここでは外部入力
の値を［０，０］としている）、オアゲートの入出力側
とインバータの入力側で計４つの１縮退故障が新たに検
出される。
が同図（Ｂ）のように変更されると（ここでは外部入力
の値を［０，０］としている）、オアゲートの入出力側
とインバータの入力側で計４つの１縮退故障が新たに検
出される。
【００４４】なお、同図（Ｃ）に示されるインバータ入
力の１縮退故障，インバータ出力の０縮退故障は検出さ
れないが、これらはＤ−ＦＦ３２（Ｄフリップフロッ
プ）の値を変更する故障として次の時刻１へ引き継がれ
る。
力の１縮退故障，インバータ出力の０縮退故障は検出さ
れないが、これらはＤ−ＦＦ３２（Ｄフリップフロッ
プ）の値を変更する故障として次の時刻１へ引き継がれ
る。
【００４５】｛時刻１｝時刻１において、テストパター
ンの外部入力値［１，１］が［０，１］または［０，
０］へ変更されると新たな故障が検出され、特に、外部
入力値［０，１］へ変更された場合には、時刻０から引
き継がれた２つの故障が検出される。
ンの外部入力値［１，１］が［０，１］または［０，
０］へ変更されると新たな故障が検出され、特に、外部
入力値［０，１］へ変更された場合には、時刻０から引
き継がれた２つの故障が検出される。
【００４６】｛時刻２｝テストパターンの外部入力値は
拡張されない（拡張されても、新しい故障は検出されな
い）。 ／＊ テストパターンを用いた故障テスト ＊／ 図４においては故障テストの手順がフローチャートを用
いて説明されており、パターン出力で記憶素子が初期化
（例えば、非同期リセット）されると（ステップ４０
０）、テストパターン及び拡張パターン（外部入力の値
を拡張したもの）の残存有無が判断される（ステップ４
０２，４０４）。
拡張されない（拡張されても、新しい故障は検出されな
い）。 ／＊ テストパターンを用いた故障テスト ＊／ 図４においては故障テストの手順がフローチャートを用
いて説明されており、パターン出力で記憶素子が初期化
（例えば、非同期リセット）されると（ステップ４０
０）、テストパターン及び拡張パターン（外部入力の値
を拡張したもの）の残存有無が判断される（ステップ４
０２，４０４）。
【００４７】このときにテストパターン及び拡張パター
ンの残存が確認されると（ステップ４０４でＹｅｓ）、
いずれかの拡張パターン（外部入力の値）が選択されて
出力され（ステップ４０６）、外部出力が観測される
（ステップ４０８）。
ンの残存が確認されると（ステップ４０４でＹｅｓ）、
いずれかの拡張パターン（外部入力の値）が選択されて
出力され（ステップ４０６）、外部出力が観測される
（ステップ４０８）。
【００４８】それら拡張パターンの選択出力及び外部出
力観測の処理は全ての拡張パターンが選択されて出力さ
れるまで繰り返され、最後の拡張パターンが選択出力さ
れて外部出力が観測されると、テストパターンにおける
外部入力の値が設定されて出力される（ステップ４１
０）。
力観測の処理は全ての拡張パターンが選択されて出力さ
れるまで繰り返され、最後の拡張パターンが選択出力さ
れて外部出力が観測されると、テストパターンにおける
外部入力の値が設定されて出力される（ステップ４１
０）。
【００４９】さらにクロックが投入され（ステップ４１
２）、外部出力の値が観測されると（ステップ４１
４）、テストパターンの残存有無が再び判断され（ステ
ップ４０２）、次のテストパターンについて以上と同様
な処理が繰り返される。
２）、外部出力の値が観測されると（ステップ４１
４）、テストパターンの残存有無が再び判断され（ステ
ップ４０２）、次のテストパターンについて以上と同様
な処理が繰り返される。
【００５０】以下に、前記の場合における故障テストの
手順を示す ・記憶素子を初期化するパターンを出力 ・時刻０で拡張パターン［０，０］を設定し、外部出力
値を観測 ・時刻０で基本パターン［１，１］を設定 ・クロックを投入し、外部出力値を観測 ・時刻１で拡張パターン［０，０］を設定し、外部出力
値を観測 ・時刻１で拡張パターン［０，１］を設定し、外部出力
値を観測 ・時刻１で基本パターン［１，１］を設定し、外部出力
値を観測 ・クロックを投入し、外部出力値を観測 ・時刻２で基本パターン［０，１］を設定 ・クロックを投入し、外部出力値を観測 ／＊ 拡張パターンの求め方 ＊／ 拡張パターン（外部入力へ供給される値）は、乱数を加
える方法、検出されていない故障について組合せ回路の
テストパターンを生成する方法によって求めることが可
能である。
手順を示す ・記憶素子を初期化するパターンを出力 ・時刻０で拡張パターン［０，０］を設定し、外部出力
値を観測 ・時刻０で基本パターン［１，１］を設定 ・クロックを投入し、外部出力値を観測 ・時刻１で拡張パターン［０，０］を設定し、外部出力
値を観測 ・時刻１で拡張パターン［０，１］を設定し、外部出力
値を観測 ・時刻１で基本パターン［１，１］を設定し、外部出力
値を観測 ・クロックを投入し、外部出力値を観測 ・時刻２で基本パターン［０，１］を設定 ・クロックを投入し、外部出力値を観測 ／＊ 拡張パターンの求め方 ＊／ 拡張パターン（外部入力へ供給される値）は、乱数を加
える方法、検出されていない故障について組合せ回路の
テストパターンを生成する方法によって求めることが可
能である。
【００５１】｛乱数を加える方法｝図５に処理手順が示
されており、テストパターンの存在確認（ステップ５０
０），記憶素子入力値の固定（ステップ５０２）、乱数
の発生及び乱数発生数のチェックが行なわれると（ステ
ップ５０４）、乱数パターンが設定され（ステップ５０
６）、設定されたパターンを用いて組合せ回路の故障シ
ミュレーション（外部入力に乱数パターンが与えられ
る）が行なわれる（ステップ５０８）。
されており、テストパターンの存在確認（ステップ５０
０），記憶素子入力値の固定（ステップ５０２）、乱数
の発生及び乱数発生数のチェックが行なわれると（ステ
ップ５０４）、乱数パターンが設定され（ステップ５０
６）、設定されたパターンを用いて組合せ回路の故障シ
ミュレーション（外部入力に乱数パターンが与えられ
る）が行なわれる（ステップ５０８）。
【００５２】そして、シミュレーション結果から故障の
検出されることが確認されると（ステップ５１０でＹｅ
ｓ）、このときの乱数パターンが拡張パターンに追加さ
れ（ステップ５１２）、全故障が検出されるまで（ステ
ップ５１４）、乱数発生（ステップ５０４）以下の処理
が繰り返される。
検出されることが確認されると（ステップ５１０でＹｅ
ｓ）、このときの乱数パターンが拡張パターンに追加さ
れ（ステップ５１２）、全故障が検出されるまで（ステ
ップ５１４）、乱数発生（ステップ５０４）以下の処理
が繰り返される。
【００５３】この場合には、拡張パターンの発生に乱数
が利用されるので、その処理量が僅かとなり、処理速度
も極めて高速となる。
が利用されるので、その処理量が僅かとなり、処理速度
も極めて高速となる。
【００５４】｛未検出故障について組合せ回路のテスト
パターンを生成する方法｝図６に処理手順が示されてお
り、テストパターンの存在確認（ステップ６００），記
憶素子入力値の固定（ステップ６０２）の処理が行なわ
れると、検出されていない故障が選択され（ステップ６
０４）、選択された故障の検出されるテストパターンが
拡張パターンとしてこのときの組合せ回路について生成
される（ステップ６０６：拡張パターンの生成には従来
方法をそのまま適用できる）。
パターンを生成する方法｝図６に処理手順が示されてお
り、テストパターンの存在確認（ステップ６００），記
憶素子入力値の固定（ステップ６０２）の処理が行なわ
れると、検出されていない故障が選択され（ステップ６
０４）、選択された故障の検出されるテストパターンが
拡張パターンとしてこのときの組合せ回路について生成
される（ステップ６０６：拡張パターンの生成には従来
方法をそのまま適用できる）。
【００５５】そして、拡張パターンで故障の検出される
ことが確認されると（ステップ６０８でＹｅｓ）、この
ときの拡張パターンがそれまでのものに追加されて保持
され（ステップ６１０）、全故障が検出されるまで（ス
テップ６１２）、以上の処理が繰り返される。
ことが確認されると（ステップ６０８でＹｅｓ）、この
ときの拡張パターンがそれまでのものに追加されて保持
され（ステップ６１０）、全故障が検出されるまで（ス
テップ６１２）、以上の処理が繰り返される。
【００５６】この場合には、パターン発生の処理が複雑
となるので、乱数を発生させる場合より処理量が増加す
るが、記憶素子入力の値が固定された条件下で検出の可
能な故障が全て網羅されるので、故障の検出率を高める
ことが可能となる。
となるので、乱数を発生させる場合より処理量が増加す
るが、記憶素子入力の値が固定された条件下で検出の可
能な故障が全て網羅されるので、故障の検出率を高める
ことが可能となる。
【００５７】図７では拡張パターン生成の処理内容が説
明されており、同図（Ａ）において前述の場合と同様に
時刻０でテストパターンが［１，１，０］のときには、
オアゲート出力の１縮退故障は検出されない。
明されており、同図（Ａ）において前述の場合と同様に
時刻０でテストパターンが［１，１，０］のときには、
オアゲート出力の１縮退故障は検出されない。
【００５８】このときに、Ｄ−ＦＦ３２（Ｄフリップフ
ロップ）から入力される値０が固定されてオアゲート出
力の１縮退故障が選択されると（ステップ６０２，６０
４）、テストパターン生成の処理（ステップ６０６）が
開始される。
ロップ）から入力される値０が固定されてオアゲート出
力の１縮退故障が選択されると（ステップ６０２，６０
４）、テストパターン生成の処理（ステップ６０６）が
開始される。
【００５９】その処理では、最初にオアゲート及びイン
バータに対するアンドゲートの出力値０とインバータの
出力値１が含意操作で求められ、次に、オアゲートの出
力を０とするゲート入力値が求められる。
バータに対するアンドゲートの出力値０とインバータの
出力値１が含意操作で求められ、次に、オアゲートの出
力を０とするゲート入力値が求められる。
【００６０】このときには含意操作で他方の入力値が０
とされているので、オアゲートの入力値が０と定められ
る。さらに、そのオアゲート入力が外部入力となること
から、外部入力の値が同図（Ｂ）のように０とされる。
とされているので、オアゲートの入力値が０と定められ
る。さらに、そのオアゲート入力が外部入力となること
から、外部入力の値が同図（Ｂ）のように０とされる。
【００６１】そして、オアゲートの出力がそのまま外部
出力となるので、テストパターン［０，Ｘ］が拡張パタ
ーンとして求められ（以上、ステップ６０６）、実際の
拡張パターンとしては、Ｘに０または１を割り当てたパ
ターン［０，０］またはパターン［０，１］が選択され
る（ステップ６１０）。
出力となるので、テストパターン［０，Ｘ］が拡張パタ
ーンとして求められ（以上、ステップ６０６）、実際の
拡張パターンとしては、Ｘに０または１を割り当てたパ
ターン［０，０］またはパターン［０，１］が選択され
る（ステップ６１０）。
【００６２】以上説明したように本実施例によれば、テ
ストパターンを外部入力値に関して拡張するパターンが
用意されるので、故障の検出漏れが招くテストの繰り返
しを防止できる。
ストパターンを外部入力値に関して拡張するパターンが
用意されるので、故障の検出漏れが招くテストの繰り返
しを防止できる。
【００６３】したがって、処理量が削減されて故障テス
トが効率良く高速に行なわれ、このためテストの所要時
間が短縮されてその途中打ち切りが回避され、大規模な
回路であっても時間内にその故障テストを完了させるこ
とが可能となるので、故障検出率が高められる。
トが効率良く高速に行なわれ、このためテストの所要時
間が短縮されてその途中打ち切りが回避され、大規模な
回路であっても時間内にその故障テストを完了させるこ
とが可能となるので、故障検出率が高められる。
【００６４】
【発明の効果】以上説明したように本発明によれば、各
テストパターンが拡張されて故障の検出漏れが防止され
るので、テストの繰り返しが回避されてその処理量が削
減され、したがって、テストの所要時間を短縮してその
途中打ち切りを回避でき、このため、故障の検出率をさ
らに向上させて回路製品の信頼性をより高めることが可
能となる。
テストパターンが拡張されて故障の検出漏れが防止され
るので、テストの繰り返しが回避されてその処理量が削
減され、したがって、テストの所要時間を短縮してその
途中打ち切りを回避でき、このため、故障の検出率をさ
らに向上させて回路製品の信頼性をより高めることが可
能となる。
【図１】発明の原理説明図である。
【図２】実施例におけるテストパターンの生成手順を説
明するフローチャートである。
明するフローチャートである。
【図３】テストパターンの拡張作用説明図である。
【図４】実施例のテスト手順を説明するフローチャート
である。
である。
【図５】パターン拡張手順を説明するフローチャートで
ある。
ある。
【図６】パターン拡張手順を説明するフローチャートで
ある。
ある。
【図７】拡張パターンの作成する処理内容の説明図であ
る。
る。
【図８】順序モデルの説明図である。
【図９】順序回路の繰り返し展開説明図である。
【図１０】従来のテスト手順を説明するフローチャート
である。
である。
【図１１】繰り返し展開によるテストパターンの生成作
用説明図である。
用説明図である。
３０ 組合せ回路部 ３２ 記憶素子部（Ｄ−ＦＦ） ３４ 組合せ回路部
Claims (3)
- 【請求項１】 非スキャンまたは部分スキャンの同期式
順序回路を時間軸上で整列する複数の組合せ回路に展開
し（ステップ１０）、 組合せ回路の記憶素子入力と外部入力へ供給される値に
より形成され組合せ回路に対する値の供給で特定の故障
が検出されるテストパターンを各組合せ回路について作
成し（ステップ１２）、 記憶素子入力へ供給される値が固定された条件下で他の
故障が検出される外部入力の値を各テストパターンにつ
いて生成し（ステップ１４）、 テストパターンの値を対応した組合せ回路の記憶素子入
力と外部入力へ時間順で各々供給し（ステップ１６）、 テストパターンの値が組合せ回路の記憶素子入力と外部
入力へ各々供給されるときに記憶素子入力の値を固定し
たまま組合せ回路の外部入力へ対応のテストパターンに
ついて生成された値の全てを逐次供給し（ステップ１
８）、 組合せ回路の記憶素子入力と外部入力へ値が供給されて
いるときに組合せ回路の外部出力を参照する（ステップ
２０）、 ことを特徴とした順序回路の縮退故障テスト方法。 - 【請求項２】 非スキャンまたは部分スキャンの同期式
順序回路を時間軸上で整列する複数の組合せ回路に展開
し（ステップ１０）、 組合せ回路の記憶素子入力と外部入力へ供給される値に
より形成され組合せ回路に対する値の供給で特定の故障
が検出されるテストパターンを各組合せ回路について作
成し（ステップ１２）、 各テストパターンについて記憶素子入力へ供給される値
が固定された条件下で乱数を発生させて外部入力の値と
する組合せ回路の故障シミュレーションを行なうことに
より他の故障が検出される外部入力の値を生成し（ステ
ップ２２）、 テストパターンの値を対応した組合せ回路の記憶素子入
力と外部入力へ時間順で各々供給し（ステップ１６）、 テストパターンの値が組合せ回路の記憶素子入力と外部
入力へ各々供給されるときに記憶素子入力の値を固定し
たまま組合せ回路の外部入力へ対応のテストパターンに
ついて生成された値の全てを逐次供給し（ステップ１
８）、 組合せ回路の記憶素子入力と外部入力へ値が供給されて
いるときに組合せ回路の外部出力を参照する（ステップ
２０）、 ことを特徴とした順序回路の縮退故障テスト方法。 - 【請求項３】 非スキャンまたは部分スキャンの同期式
順序回路を時間軸上で整列する複数の組合せ回路に展開
し（ステップ１０）、 組合せ回路の記憶素子入力と外部入力へ供給される値に
より形成され組合せ回路に対する値の供給で特定の故障
が検出されるテストパターンを各組合せ回路について作
成し（ステップ１２）、 組合せ回路の外部入力へ供給される値で形成され記憶素
子入力へ供給される値が固定された条件下で他の故障が
検出される外部入力値のパターンを全ての基本テストパ
ターンについて生成し（ステップ２４）、 基本テストパターンの値を対応した組合せ回路の記憶素
子入力と外部入力へ時間順で各々供給し（ステップ１
６）、 基本テストパターンの値が組合せ回路の記憶素子入力と
外部入力へ各々供給されるときに、記憶素子入力の値を
固定したまま、組合せ回路の外部入力へ対応のテストパ
ターンについて生成された外部入力値のパターンを逐次
供給し（ステップ１８）、 組合せ回路の記憶素子入力と外部入力へ値が供給されて
いるときに該組合せ回路の外部出力を参照する（ステッ
プ２０）、 ことを特徴とした順序回路の縮退故障テスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012742A JPH05203708A (ja) | 1992-01-28 | 1992-01-28 | 順序回路の縮退故障テスト方法 |
| US08/010,180 US5502729A (en) | 1992-01-28 | 1993-01-28 | Method of testing for stuck-at fault in a synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012742A JPH05203708A (ja) | 1992-01-28 | 1992-01-28 | 順序回路の縮退故障テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05203708A true JPH05203708A (ja) | 1993-08-10 |
Family
ID=11813878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4012742A Withdrawn JPH05203708A (ja) | 1992-01-28 | 1992-01-28 | 順序回路の縮退故障テスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5502729A (ja) |
| JP (1) | JPH05203708A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292915B1 (en) | 1997-01-22 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Method of design for testability and method of test sequence generation |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4211162C2 (de) * | 1992-03-31 | 1996-03-21 | Manfred Dipl Ing Zeiner | Hardware-Emulationssystem |
| US5831996A (en) * | 1996-10-10 | 1998-11-03 | Lucent Technologies Inc. | Digital circuit test generator |
| JPH11142482A (ja) * | 1997-11-13 | 1999-05-28 | Fujitsu Ltd | タイミング故障診断方法及び装置 |
| US6061819A (en) * | 1997-12-29 | 2000-05-09 | Hewlett-Packard Company | Generation of reproducible random initial states in RTL simulators |
| US6449743B1 (en) * | 1998-07-15 | 2002-09-10 | Matsushita Electric Industrial Co., Ltd. | Method of generating test sequences |
| US7036068B2 (en) | 2001-07-25 | 2006-04-25 | Hewlett-Packard Development Company, L.P. | Error correction coding and decoding in a solid-state storage device |
| JP4268367B2 (ja) * | 2002-03-18 | 2009-05-27 | 博幸 荻野 | 半導体メモリの検査および欠陥救済方法、並びに半導体メモリの検査および欠陥救済回路 |
| US7231571B2 (en) * | 2005-04-28 | 2007-06-12 | Yardstick Research, L.L.C. | Single-pass methods for generating test patterns for sequential circuits |
| US7958421B2 (en) | 2007-08-16 | 2011-06-07 | Yardstick Research, Llc | Single-pass, concurrent-validation methods for generating test patterns for sequential circuits |
| US8156395B2 (en) * | 2008-07-28 | 2012-04-10 | Yardstick Research, Llc | Methods for generating test patterns for sequential circuits |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4204633A (en) * | 1978-11-20 | 1980-05-27 | International Business Machines Corporation | Logic chip test system with path oriented decision making test pattern generator |
| US4493077A (en) * | 1982-09-09 | 1985-01-08 | At&T Laboratories | Scan testable integrated circuit |
| GB8327753D0 (en) * | 1983-10-17 | 1983-11-16 | Robinson G D | Test generation system |
| US4534028A (en) * | 1983-12-01 | 1985-08-06 | Siemens Corporate Research & Support, Inc. | Random testing using scan path technique |
| EP0248268B1 (de) * | 1986-06-06 | 1993-03-31 | Siemens Aktiengesellschaft | Verfahren zur Simulation eines Verzögerungsfehlers in einer Logikschaltung und Anordnungen zur Durchführung des Verfahrens |
| US5043985A (en) * | 1987-05-05 | 1991-08-27 | Industrial Technology Research Institute | Integrated circuit testing arrangement |
| US5172377A (en) * | 1990-09-07 | 1992-12-15 | Genrad, Inc. | Method for testing mixed scan and non-scan circuitry |
-
1992
- 1992-01-28 JP JP4012742A patent/JPH05203708A/ja not_active Withdrawn
-
1993
- 1993-01-28 US US08/010,180 patent/US5502729A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292915B1 (en) | 1997-01-22 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Method of design for testability and method of test sequence generation |
Also Published As
| Publication number | Publication date |
|---|---|
| US5502729A (en) | 1996-03-26 |
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