JPH10339762A - ディジタル論理回路のテスト回路 - Google Patents
ディジタル論理回路のテスト回路Info
- Publication number
- JPH10339762A JPH10339762A JP9149223A JP14922397A JPH10339762A JP H10339762 A JPH10339762 A JP H10339762A JP 9149223 A JP9149223 A JP 9149223A JP 14922397 A JP14922397 A JP 14922397A JP H10339762 A JPH10339762 A JP H10339762A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- logic circuit
- holding means
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 リアルタイムなテストが可能で、かつテスト
パターンおよびテスト時間を減少できるディジタル論理
回路のテスト回路を提供する。 【解決手段】 第１のＦＦ１１１に、排他的論理和１１
２と演算結果を保持する第２のＦＦ１１０を付加した構
成のレジスタ１０１，１０２，１０３，１０４を直列に
接続し、ＬＳＩの基準クロック周期毎に演算を行いなが
ら、シフト動作を繰り返し、外部ＳＨＩＦＴＯＵＴ端子
７でデータの正否を計測できるようにし、すべてのレジ
スタに対してほぼリアルタイムなテストを可能にする。
パターンおよびテスト時間を減少できるディジタル論理
回路のテスト回路を提供する。 【解決手段】 第１のＦＦ１１１に、排他的論理和１１
２と演算結果を保持する第２のＦＦ１１０を付加した構
成のレジスタ１０１，１０２，１０３，１０４を直列に
接続し、ＬＳＩの基準クロック周期毎に演算を行いなが
ら、シフト動作を繰り返し、外部ＳＨＩＦＴＯＵＴ端子
７でデータの正否を計測できるようにし、すべてのレジ
スタに対してほぼリアルタイムなテストを可能にする。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル論理回路
（以下、論理回路と称する）に関し、特に論理回路の良
否を判定するためのテスト回路に関する。
（以下、論理回路と称する）に関し、特に論理回路の良
否を判定するためのテスト回路に関する。
【０００２】
【従来の技術】論理回路において、その動作が正常であ
るかをテストすることは重要である。
るかをテストすることは重要である。
【０００３】従来、論理回路のテストは一般的に、外部
からテストパタンを入力し、これに対する出力パタンを
解析することによって回路をテストする方法がとられて
いる。
からテストパタンを入力し、これに対する出力パタンを
解析することによって回路をテストする方法がとられて
いる。
【０００４】特に、半導体集積回路（以下、ＬＳＩと称
する）のテストにおいて、回路の状態を観測しようとす
るとき、最も簡単な方法は観測したい内部ノードを直接
外部ピンに接続することである。しかし、ＬＳＩのパッ
ケージにおいて入出力ピンの数は有限個であり、内部ノ
ードをすべて外部に取り出すのは不可能である。
する）のテストにおいて、回路の状態を観測しようとす
るとき、最も簡単な方法は観測したい内部ノードを直接
外部ピンに接続することである。しかし、ＬＳＩのパッ
ケージにおいて入出力ピンの数は有限個であり、内部ノ
ードをすべて外部に取り出すのは不可能である。
【０００５】そこで、内部ノードの観測性を高めるため
に、スキャンパス法が考えられている。
に、スキャンパス法が考えられている。
【０００６】図６に論理回路のテスト回路の第１従来例
として最も基本的なスキャンパス法を示す。これは回路
中のフリップフロップ（以下、ＦＦと称する）を図示の
ようにスキャンパスレジスタ２０１，２０２，２０３，
２０４に置き換え、直列に接続することで実現される。
スキャンパスレジスタ２０１，２０２，２０３，２０４
は図７に示すように、通常のＦＦが持つ、ＤＩ（データ
イン）、ＤＯ（データアウト）、ＣＫ（クロック）端子
以外に、ＴＳ（テスト）、ＳＩ（シフトイン）、ＳＯ
（シフトアウト）端子を持ち、マルチプレクサ２１０と
ＦＦ２１１とから構成されている。通常のモード時に
は、マルチプレクサ２１０はＤＩを出力し、スキャンパ
スレジスタは通常のＦＦとして機能する。テストモード
になるとマルチプレクサ２１０はＳＩを出力し、図６に
示すようにスキャンパスレジスタ２０１，２０２，２０
３，２０４のＳＩ，ＳＯ端子を直列接続することで、ス
キャンパスレジスタはシフトレジスタとして機能する。
スキャンパスレジスタの最終段２０４のＳＯ端子を観測
点として、外部端子であるＳＨＩＦＴＯＵＴ端子２０５
に出力し、テストモードにおいて、クロックをスキャン
パスレジスタに入力することにより、内部のＦＦの値を
順次、観測することができる。
として最も基本的なスキャンパス法を示す。これは回路
中のフリップフロップ（以下、ＦＦと称する）を図示の
ようにスキャンパスレジスタ２０１，２０２，２０３，
２０４に置き換え、直列に接続することで実現される。
スキャンパスレジスタ２０１，２０２，２０３，２０４
は図７に示すように、通常のＦＦが持つ、ＤＩ（データ
イン）、ＤＯ（データアウト）、ＣＫ（クロック）端子
以外に、ＴＳ（テスト）、ＳＩ（シフトイン）、ＳＯ
（シフトアウト）端子を持ち、マルチプレクサ２１０と
ＦＦ２１１とから構成されている。通常のモード時に
は、マルチプレクサ２１０はＤＩを出力し、スキャンパ
スレジスタは通常のＦＦとして機能する。テストモード
になるとマルチプレクサ２１０はＳＩを出力し、図６に
示すようにスキャンパスレジスタ２０１，２０２，２０
３，２０４のＳＩ，ＳＯ端子を直列接続することで、ス
キャンパスレジスタはシフトレジスタとして機能する。
スキャンパスレジスタの最終段２０４のＳＯ端子を観測
点として、外部端子であるＳＨＩＦＴＯＵＴ端子２０５
に出力し、テストモードにおいて、クロックをスキャン
パスレジスタに入力することにより、内部のＦＦの値を
順次、観測することができる。
【０００７】また、図８にテスト回路の第２従来例を示
す。
す。
【０００８】第２従来例の構成は、第１従来例と同様、
回路中のＦＦをスキャンパスレジスタ３０１，３０２，
３０３，３０４に置き換え、直列に接続することで、実
現できる。
回路中のＦＦをスキャンパスレジスタ３０１，３０２，
３０３，３０４に置き換え、直列に接続することで、実
現できる。
【０００９】スキャンパスレジスタ３０１，３０２，３
０３，３０４は、図９に示すように、第１のＦＦ３１１
と第２のＦＦ３１０とマルチプレクサ３１２および３１
３とから構成されている。スキャンパスレジスタにおい
て、論理回路の状態を記憶する第１のＦＦ３１１はＤＩ
データを記憶してＤＯに出力する。第２のＦＦ３１０は
ＴＳがアクティブのとき、ＳＩのデータを記憶する。マ
ルチプレクサ３１２はＦＦ３１０のＱ端子のデータがア
クティブのときに、ＦＦ３１１のＱ端子のデータを出力
し、インアクティブのときＳＩを出力する。マルチプレ
クサ３１３はＴＳがアクティブのときＦＦ３１０のＱ端
子のデータをＳＯに出力し、インアクティブのときマル
チプレクサ３１２の出力をＳＯに出力する。
０３，３０４は、図９に示すように、第１のＦＦ３１１
と第２のＦＦ３１０とマルチプレクサ３１２および３１
３とから構成されている。スキャンパスレジスタにおい
て、論理回路の状態を記憶する第１のＦＦ３１１はＤＩ
データを記憶してＤＯに出力する。第２のＦＦ３１０は
ＴＳがアクティブのとき、ＳＩのデータを記憶する。マ
ルチプレクサ３１２はＦＦ３１０のＱ端子のデータがア
クティブのときに、ＦＦ３１１のＱ端子のデータを出力
し、インアクティブのときＳＩを出力する。マルチプレ
クサ３１３はＴＳがアクティブのときＦＦ３１０のＱ端
子のデータをＳＯに出力し、インアクティブのときマル
チプレクサ３１２の出力をＳＯに出力する。
【００１０】以下に図８の従来例の動作について図１０
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
【００１１】図８は内部に４個のスキャンレジスタ３０
１，３０２，３０３，３０４を持つ回路の例である。
今、スキャンレジスタ３０３のＤＯのデータを外部から
観測する場合を考える。
１，３０２，３０３，３０４を持つ回路の例である。
今、スキャンレジスタ３０３のＤＯのデータを外部から
観測する場合を考える。
【００１２】図１０に示すようにＴＥＳＴ端子８１をア
クティブするのと同時に１クロック間ＳＨＩＦＴＩＮ端
子８２をアクティブする。（ただし、すべての第２のＦ
Ｆ３１０はリセットされているものとする。）シフト動
作により、観測したいスキャンレジスタ３０３の第２の
ＦＦ３１０がセットされるまでＴＥＳＴ端子８１をアク
ティブ（この場合は３クロック。）に保つ。以上の作業
により、スキャンレジスタ３０１，３０２，３０３，３
０４中の第２のＦＦ３１０のみがセットされた状態にな
り、また選択されたことになる。
クティブするのと同時に１クロック間ＳＨＩＦＴＩＮ端
子８２をアクティブする。（ただし、すべての第２のＦ
Ｆ３１０はリセットされているものとする。）シフト動
作により、観測したいスキャンレジスタ３０３の第２の
ＦＦ３１０がセットされるまでＴＥＳＴ端子８１をアク
ティブ（この場合は３クロック。）に保つ。以上の作業
により、スキャンレジスタ３０１，３０２，３０３，３
０４中の第２のＦＦ３１０のみがセットされた状態にな
り、また選択されたことになる。
【００１３】ＴＥＳＴ端子８１をインアクティブしたと
ころで、テストしたいプログラム、パタン等を回路に入
力する。このときスキャンレジスタ３０３のＳＯには観
測しようとするスキャンレジスタ３０３のＤＯと等しい
データが出力される。また、スキャンレジスタ３０４の
ＳＯはスキャンレジスタ３０４のＳＩと等しい値が出力
されるため、ＳＨＩＦＴＯＵＴ端子８２でスキャンレジ
スタ３０３のＤＯの値を観測することができる。
ころで、テストしたいプログラム、パタン等を回路に入
力する。このときスキャンレジスタ３０３のＳＯには観
測しようとするスキャンレジスタ３０３のＤＯと等しい
データが出力される。また、スキャンレジスタ３０４の
ＳＯはスキャンレジスタ３０４のＳＩと等しい値が出力
されるため、ＳＨＩＦＴＯＵＴ端子８２でスキャンレジ
スタ３０３のＤＯの値を観測することができる。
【００１４】他のスキャンレジスタのデータを観測する
ときも同様に観測したいスキャンレジスタの第２のＦＦ
をセットすることで、実現できる。
ときも同様に観測したいスキャンレジスタの第２のＦＦ
をセットすることで、実現できる。
【００１５】
【発明が解決しようとする課題】上述した従来のテスト
回路は、図８で示すスキャンパス法では、テストモード
においては、内部のＦＦはシフトレジスタ動作をしてい
るため、すべてのＦＦのデータを出力端子へ出力するま
で、プログラムの実行を停止しなければならず、スキャ
ンデータのビット数、および入力するテストのパターン
数等が増大すればするほど、テストタイムも増大すると
いう欠点がある。
回路は、図８で示すスキャンパス法では、テストモード
においては、内部のＦＦはシフトレジスタ動作をしてい
るため、すべてのＦＦのデータを出力端子へ出力するま
で、プログラムの実行を停止しなければならず、スキャ
ンデータのビット数、および入力するテストのパターン
数等が増大すればするほど、テストタイムも増大すると
いう欠点がある。
【００１６】また、図８の方法では、リアルタイムに論
理回路動作のテストを行うことが可能であるが、１つの
スキャン回路で１ビットだけのみしか観測できないとい
う欠点がある。
理回路動作のテストを行うことが可能であるが、１つの
スキャン回路で１ビットだけのみしか観測できないとい
う欠点がある。
【００１７】本発明の目的は、論理回路の良否を判定す
るためのテストを行う際、すべてのスキャンデータの結
果を出力端子に反映させ、さらに、テストタイムの増加
を防ぐ論理回路のテスト回路を提供することである。
るためのテストを行う際、すべてのスキャンデータの結
果を出力端子に反映させ、さらに、テストタイムの増加
を防ぐ論理回路のテスト回路を提供することである。
【００１８】
【課題を解決するための手段】本発明のディジタル論理
回路のテスト回路は、被テスト論理回路の複数の出力信
号をラッチし、ラッチした信号を１ビット毎にシリアル
出力することによりディジタル論理回路の良否を判定す
るためのテスト回路において、前記ラッチした信号と前
記ラッチ後の被テスト論理回路の出力信号との論理演算
を行い、前記ラッチした信号にかえて前記演算結果を１
ビット毎にシリアル出力する。
回路のテスト回路は、被テスト論理回路の複数の出力信
号をラッチし、ラッチした信号を１ビット毎にシリアル
出力することによりディジタル論理回路の良否を判定す
るためのテスト回路において、前記ラッチした信号と前
記ラッチ後の被テスト論理回路の出力信号との論理演算
を行い、前記ラッチした信号にかえて前記演算結果を１
ビット毎にシリアル出力する。
【００１９】Ｎを２以上の整数として、被テスト論理回
路の出力データを保持する第１の保持手段と、第１の保
持手段に対応して設けられた第２の保持手段と、第１の
保持手段および第２の保持手段の出力信号を入力として
演算を行う演算手段とを含むＮ個の第１の回路を有し、
Ｍを１以上、Ｎ−１以下の整数として、Ｍ番目の第１の
回路の演算手段の出力信号とＭ＋１番目の第１の回路の
第２の保持手段の入力信号とによって、Ｎ個の第１の回
路が直列に接続され、１番目の第１の回路の第２の保持
手段の入力信号を任意の固定値とし、システムクロック
周期毎に出力される前記被テスト論理回路の出力信号を
もとに、前記クロック周期毎に演算を行いながらシフト
動作を繰返してＮ番目の第１の回路の演算手段の演算結
果を観測用外部端子に出力するものを含む。
路の出力データを保持する第１の保持手段と、第１の保
持手段に対応して設けられた第２の保持手段と、第１の
保持手段および第２の保持手段の出力信号を入力として
演算を行う演算手段とを含むＮ個の第１の回路を有し、
Ｍを１以上、Ｎ−１以下の整数として、Ｍ番目の第１の
回路の演算手段の出力信号とＭ＋１番目の第１の回路の
第２の保持手段の入力信号とによって、Ｎ個の第１の回
路が直列に接続され、１番目の第１の回路の第２の保持
手段の入力信号を任意の固定値とし、システムクロック
周期毎に出力される前記被テスト論理回路の出力信号を
もとに、前記クロック周期毎に演算を行いながらシフト
動作を繰返してＮ番目の第１の回路の演算手段の演算結
果を観測用外部端子に出力するものを含む。
【００２０】前記１番目の第１の回路の第２の保持手段
の入力信号がロウに固定されていてもよい。
の入力信号がロウに固定されていてもよい。
【００２１】さらに、前記第１、第２の保持手段がとも
にフリップフロップであり、前記演算手段が排他的論理
和であってもよい。
にフリップフロップであり、前記演算手段が排他的論理
和であってもよい。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２３】図１は本発明の論理回路のテスト回路の一
実施形態の回路図、図２は図１のレジスタ１０１，１０
２，１０３，１０４の回路図、図３は図１のテスト回路
の動作を示すタイミングチャート図、図４は図３のＤＩ
にある任意のデータを入力した場合のタイミングチャー
ト図、図５は図４のＤＩにある任意の故障データが入力
された場合のタイミングチャート図である。
実施形態の回路図、図２は図１のレジスタ１０１，１０
２，１０３，１０４の回路図、図３は図１のテスト回路
の動作を示すタイミングチャート図、図４は図３のＤＩ
にある任意のデータを入力した場合のタイミングチャー
ト図、図５は図４のＤＩにある任意の故障データが入力
された場合のタイミングチャート図である。
【００２４】この実施形態のテスト回路は、ｍ（ｍは自
然数）ビットの入力端子１とｎ（ｎは自然数）ビットの
出力端子２を持ち、論理回路部３および４と、レジスタ
１０１，１０２，１０３および１０４とから構成されて
いる。レジスタ１０１，１０２，１０３および１０４は
それぞれＣＫ端子によってクロック（ＣＬＯＣＫ）端子
５に接続され、また。ＳＩ，ＳＯ端子によって直列接続
されている。レジスタ１０１の端子ＳＩはＳＨＩＦＴＩ
Ｎ端子６に接続されＬ（ロウ）が入力されている。レジ
スタ１０４のＳＯ端子は外部端子であるＳＨＩＦＴＯＵ
Ｔ端子７に接続されている。
然数）ビットの入力端子１とｎ（ｎは自然数）ビットの
出力端子２を持ち、論理回路部３および４と、レジスタ
１０１，１０２，１０３および１０４とから構成されて
いる。レジスタ１０１，１０２，１０３および１０４は
それぞれＣＫ端子によってクロック（ＣＬＯＣＫ）端子
５に接続され、また。ＳＩ，ＳＯ端子によって直列接続
されている。レジスタ１０１の端子ＳＩはＳＨＩＦＴＩ
Ｎ端子６に接続されＬ（ロウ）が入力されている。レジ
スタ１０４のＳＯ端子は外部端子であるＳＨＩＦＴＯＵ
Ｔ端子７に接続されている。
【００２５】レジスタ１０１，１０２，１０３および１
０４は図２に示すように、第１のＦＦ１１１と第２のＦ
Ｆ１１０と排他的論理和１１２とからなる共通した構成
をもっている。
０４は図２に示すように、第１のＦＦ１１１と第２のＦ
Ｆ１１０と排他的論理和１１２とからなる共通した構成
をもっている。
【００２６】第１のＦＦ１１１は論理回路部３の状態を
記憶するＦＦで、ＤＩのデータを記憶しＤＯに出力す
る。第２のＦＦ１１０はＳＩのデータを記憶する。排他
的論理和１１２はＦＦ１１０とＦＦ１１１を入力し、Ｓ
Ｏに結果を出力する。
記憶するＦＦで、ＤＩのデータを記憶しＤＯに出力す
る。第２のＦＦ１１０はＳＩのデータを記憶する。排他
的論理和１１２はＦＦ１１０とＦＦ１１１を入力し、Ｓ
Ｏに結果を出力する。
【００２７】以下、図３のタイミングチャートにより、
このテスト回路の動作を説明する。
このテスト回路の動作を説明する。
【００２８】論理回路部３より出力され、レジスタ１０
１，１０２，１０３，１０４の第１のＦＦ１１１に記憶
されたデータをそれぞれＤＩ１，ＤＩ２，ＤＩ３，ＤＩ
４とし、排他的論理和１１２で演算を行ったデータをそ
れぞれＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４とし、
および演算結果を記憶する第２のＦＦ１０１のデータを
それぞれＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４で表す。
１，１０２，１０３，１０４の第１のＦＦ１１１に記憶
されたデータをそれぞれＤＩ１，ＤＩ２，ＤＩ３，ＤＩ
４とし、排他的論理和１１２で演算を行ったデータをそ
れぞれＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４とし、
および演算結果を記憶する第２のＦＦ１０１のデータを
それぞれＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４で表す。
【００２９】今、ある任意の時間をｔとすると時間ｔ時
のＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４はそれぞれ、ＳＯ１
は、時間（ｔ−１）のＤＩ１と０の排他的論理和、ＳＯ
２は、時間（ｔ−１）のＳＯ１と時間（ｔ−１）のＤＩ
２の排他的論理和、ＳＯ３は、時間（ｔ−１）のＳＯ２
と時間（ｔ−１）ＳＩ３の排他的論理和、ＳＯ４は、時
間（ｔ−１）のＳＯ３と時間（ｔ−１）のＤＩ４の排他
的論理和を出力している。
のＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４はそれぞれ、ＳＯ１
は、時間（ｔ−１）のＤＩ１と０の排他的論理和、ＳＯ
２は、時間（ｔ−１）のＳＯ１と時間（ｔ−１）のＤＩ
２の排他的論理和、ＳＯ３は、時間（ｔ−１）のＳＯ２
と時間（ｔ−１）ＳＩ３の排他的論理和、ＳＯ４は、時
間（ｔ−１）のＳＯ３と時間（ｔ−１）のＤＩ４の排他
的論理和を出力している。
【００３０】上述した内容を式にすると次の通りに表す
ことができる。（以下、排他的論理和を表す記号は＾で
示す。） ＳＯ１（ｔ）＝ＤＩ１（ｔ−１）＾０ ＳＯ２（ｔ）＝ＤＩ２（ｔ−１）＾ＳＯ１（ｔ−１） ＳＯ３（ｔ）＝ＤＩ３（ｔ−１）＾ＳＯ２（ｔ−１） ＳＯ４（ｔ）＝ＤＩ４（ｔ−１）＾ＳＯ３（ｔ−１） また、上記演算式は、 ＳＯ１（ｔ）＝ＤＩ１（ｔ−１）＾０ ＳＯ２（ｔ）＝ＤＩ１（ｔ−２）＾ＤＩ２（ｔ−１）＾
０ ＳＯ３（ｔ）＝ＤＩ１（ｔ−３）＾ＤＩ２（ｔ−２）＾
ＤＩ３（ｔ０１）＾０ ＳＯ４（ｔ）＝ＤＩ１（ｔ−４）＾ＤＩ２（ｔ−３）＾
ＤＩ３（ｔ−２）＾ＤＩ４（ｔ−１）＾０ で表すこともできる。
ことができる。（以下、排他的論理和を表す記号は＾で
示す。） ＳＯ１（ｔ）＝ＤＩ１（ｔ−１）＾０ ＳＯ２（ｔ）＝ＤＩ２（ｔ−１）＾ＳＯ１（ｔ−１） ＳＯ３（ｔ）＝ＤＩ３（ｔ−１）＾ＳＯ２（ｔ−１） ＳＯ４（ｔ）＝ＤＩ４（ｔ−１）＾ＳＯ３（ｔ−１） また、上記演算式は、 ＳＯ１（ｔ）＝ＤＩ１（ｔ−１）＾０ ＳＯ２（ｔ）＝ＤＩ１（ｔ−２）＾ＤＩ２（ｔ−１）＾
０ ＳＯ３（ｔ）＝ＤＩ１（ｔ−３）＾ＤＩ２（ｔ−２）＾
ＤＩ３（ｔ０１）＾０ ＳＯ４（ｔ）＝ＤＩ１（ｔ−４）＾ＤＩ２（ｔ−３）＾
ＤＩ３（ｔ−２）＾ＤＩ４（ｔ−１）＾０ で表すこともできる。
【００３１】ここで、ＳＨＩＦＴＯＵＴ端子７はＳＯ４
（ｔ）と同値であるので、つまり、ＳＨＩＦＴＯＵＴ端
子７からは、時間（ｔ−４）のＤＩ１と時間（ｔ−３）
のＤＩ２と時間（ｔ−２）のＤＩ３と時間（ｔ−１）の
ＤＩ４と０との排他的論理和演算を行ったデータを出力
することができ、また、最大でも４クロック分しか遅れ
ていない（ｎビット構成の場合はｎｔ分の遅れ。）ＤＩ
のデータから生成された演算結果データをＳＨＩＦＴＯ
ＵＴ端子７から観測できるため、ほぼリアルタイムのテ
スト実行が可能であることがわかる。
（ｔ）と同値であるので、つまり、ＳＨＩＦＴＯＵＴ端
子７からは、時間（ｔ−４）のＤＩ１と時間（ｔ−３）
のＤＩ２と時間（ｔ−２）のＤＩ３と時間（ｔ−１）の
ＤＩ４と０との排他的論理和演算を行ったデータを出力
することができ、また、最大でも４クロック分しか遅れ
ていない（ｎビット構成の場合はｎｔ分の遅れ。）ＤＩ
のデータから生成された演算結果データをＳＨＩＦＴＯ
ＵＴ端子７から観測できるため、ほぼリアルタイムのテ
スト実行が可能であることがわかる。
【００３２】次に、ＤＩに任意のあるデータを入力した
一例を考察してみる。図４にその場合のタイミングチャ
ートを示す。
一例を考察してみる。図４にその場合のタイミングチャ
ートを示す。
【００３３】前述したように、ＳＯ４からは、図の○印
しで示されているデータによって、 ＤＩ１（ｔ−４）＾ＤＩ２（ｔ−３）＾ＤＩ３（ｔ−
２）＾ＤＩ４（ｔ−１）＾０ で表すことのできるデータが出力されていることがわか
る。
しで示されているデータによって、 ＤＩ１（ｔ−４）＾ＤＩ２（ｔ−３）＾ＤＩ３（ｔ−
２）＾ＤＩ４（ｔ−１）＾０ で表すことのできるデータが出力されていることがわか
る。
【００３４】また、ＤＩに誤ったデータが記憶された場
合の一例について考察する。
合の一例について考察する。
【００３５】図５は図４のタイミングチャートに点線で
示すように誤ったデータが記憶されたとすると、ＳＯ４
からも図４のＳＯ４とは異なったデータが出力されてい
ることがわかり、つまり、論理回路部が誤ったデータを
出力した場合、ＳＨＩＦＴＯＵＴ端子７から論理回路の
正否を容易に判断できることがわかる。
示すように誤ったデータが記憶されたとすると、ＳＯ４
からも図４のＳＯ４とは異なったデータが出力されてい
ることがわかり、つまり、論理回路部が誤ったデータを
出力した場合、ＳＨＩＦＴＯＵＴ端子７から論理回路の
正否を容易に判断できることがわかる。
【００３６】この実施形態の論理回路のテスト回路は、
内部のレジスタの正否を容易に外部端子に出力できるの
で、論理回路のＬＳＩの良／不良や故障の有無を容易に
発見することができる。また、論理回路部の基準クロッ
ク周期毎に演算を行いながら出力端子に伝達するので、
プログラムを中断することなく、ほぼリアルタイムにデ
ータの観測を行えるため、テストパターンの削減および
テストタイムの短縮が計れ、効率のよいテストを行うこ
とができる。
内部のレジスタの正否を容易に外部端子に出力できるの
で、論理回路のＬＳＩの良／不良や故障の有無を容易に
発見することができる。また、論理回路部の基準クロッ
ク周期毎に演算を行いながら出力端子に伝達するので、
プログラムを中断することなく、ほぼリアルタイムにデ
ータの観測を行えるため、テストパターンの削減および
テストタイムの短縮が計れ、効率のよいテストを行うこ
とができる。
【００３７】
【発明の効果】以上説明したように、第１の保持手段と
第２の保持手段の出力信号を入力して演算を行う演算手
段を含むＮ個の回路を設けることにより、論理回路の動
作の正否が外部端子に出力されるので、ＬＳＩ等の良／
不良や故障の有無が容易に発見でき、また、基準クロッ
ク周期毎に演算を行いながら正否を外部端子に伝達する
ので、プログラムを中断することなく、ほぼリアルタイ
ムにデータの観測ができ、テストパターンの削減および
テスト時間の短縮が計れて、テスト効率が向上するとい
う効果ある。
第２の保持手段の出力信号を入力して演算を行う演算手
段を含むＮ個の回路を設けることにより、論理回路の動
作の正否が外部端子に出力されるので、ＬＳＩ等の良／
不良や故障の有無が容易に発見でき、また、基準クロッ
ク周期毎に演算を行いながら正否を外部端子に伝達する
ので、プログラムを中断することなく、ほぼリアルタイ
ムにデータの観測ができ、テストパターンの削減および
テスト時間の短縮が計れて、テスト効率が向上するとい
う効果ある。
【図１】本発明の論理回路のテスト回路の一実施形態の
回路図である。
回路図である。
【図２】図１のレジスタ１０１，１０２，１０３，１０
４の回路図である。
４の回路図である。
【図３】図１のテスト回路の動作を示すタイムチャート
図である。
図である。
【図４】図３のＤＩにある任意のデータを入力した場合
のタイミングチャート図である。
のタイミングチャート図である。
【図５】図４のＤＩにある任意の故障データが入力され
た場合のタイミングチャート図である。
た場合のタイミングチャート図である。
【図６】論理回路のテスト回路の第１従来例の回路図で
ある。
ある。
【図７】図６のスキャンパスレジスタ２０１，２０２，
２０３，２０４の回路図である。
２０３，２０４の回路図である。
【図８】論理回路のテスト回路の第２従来例の回路図で
ある。
ある。
【図９】図８のスキャンレジスタ３０１，３０２，３０
３，３０４の回路図である。
３，３０４の回路図である。
【図１０】図８のテスト回路の動作を示すタイミングチ
ャート図である。
ャート図である。
１ 入力端子 ２ 出力端子 ３，４ 論理回路部 ５ ＣＬＯＣＫ端子 ６ ＳＨＩＦＴＩＮ端子 ７ ＳＨＩＦＴＯＵＴ端子 １０１，１０２，１０３，１０４ レジスタ １１０ 第２のＦＦ １１１ 第１のＦＦ １１２ 排他的論理和 ＤＩ１，ＤＩ２，ＤＩ３，ＤＩ４ 第１のＦＦに記憶
されたデータ ＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４ 排他的論
理和で演算を行うデータ ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４ 第２のＦＦに記憶
されたデータ
されたデータ ＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４ 排他的論
理和で演算を行うデータ ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４ 第２のＦＦに記憶
されたデータ
Claims (4)
- 【請求項１】 被テスト論理回路の複数の出力信号をラ
ッチし、ラッチした信号を１ビット毎にシリアル出力す
ることによりディジタル論理回路の良否を判定するため
のテスト回路において、前記ラッチした信号と前記ラッ
チ後の被テスト論理回路の出力信号との論理演算を行
い、前記ラッチした信号にかえて前記演算結果を１ビッ
ト毎にシリアル出力することを特徴とするディジタル論
理回路のテスト回路。 - 【請求項２】 Ｎを２以上の整数として、被テスト論理
回路の出力データを保持する第１の保持手段と、第１の
保持手段に対応して設けられた第２の保持手段と、第１
の保持手段および第２の保持手段の出力信号を入力とし
て演算を行う演算手段とを含むＮ個の第１の回路を有
し、 Ｍを１以上、Ｎ−１以下の整数として、Ｍ番目の第１の
回路の演算手段の出力信号とＭ＋１番目の第１の回路の
第２の保持手段の入力信号とによって、Ｎ個の第１の回
路が直列に接続され、１番目の第１の回路の第２の保持
手段の入力信号を任意の固定値とし、システムクロック
周期毎に出力される前記被テスト論理回路の出力信号を
もとに、前記クロック周期毎に演算を行いながらシフト
動作を繰返してＮ番目の第１の回路の演算手段の演算結
果を観測用外部端子に出力する請求項１記載のディジタ
ル論理回路のテスト回路。 - 【請求項３】 前記１番目の第１の回路の第２の保持手
段の入力信号がロウに固定されている請求項２記載のデ
ィジタル論理回路のテスト回路。 - 【請求項４】 前記第１、第２の保持手段がともにフリ
ップフロップであり、前記演算手段が排他的論理和であ
る請求項２または３記載のディジタル論理回路のテスト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14922397A JP3275952B2 (ja) | 1997-06-06 | 1997-06-06 | ディジタル論理回路のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14922397A JP3275952B2 (ja) | 1997-06-06 | 1997-06-06 | ディジタル論理回路のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10339762A true JPH10339762A (ja) | 1998-12-22 |
| JP3275952B2 JP3275952B2 (ja) | 2002-04-22 |
Family
ID=15470560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14922397A Expired - Fee Related JP3275952B2 (ja) | 1997-06-06 | 1997-06-06 | ディジタル論理回路のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275952B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297662B1 (en) | 1999-07-02 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8441277B2 (en) | 2007-12-28 | 2013-05-14 | Nec Corporation | Semiconductor testing device, semiconductor device, and testing method |
-
1997
- 1997-06-06 JP JP14922397A patent/JP3275952B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297662B1 (en) | 1999-07-02 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8441277B2 (en) | 2007-12-28 | 2013-05-14 | Nec Corporation | Semiconductor testing device, semiconductor device, and testing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3275952B2 (ja) | 2002-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2770617B2 (ja) | テスト回路 | |
| JP2007187458A (ja) | スキャンフリップフロップ回路、及び、半導体集積回路装置 | |
| US20090240996A1 (en) | Semiconductor integrated circuit device | |
| JP3785388B2 (ja) | 故障検出方法 | |
| US7240262B2 (en) | Scan-path circuit, logic circuit including the same, and method for testing integrated circuit | |
| JP2006292646A (ja) | Ｌｓｉのテスト方法 | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| JP2937326B2 (ja) | 論理回路のテスト容易化回路 | |
| JP3275952B2 (ja) | ディジタル論理回路のテスト回路 | |
| JP3453460B2 (ja) | 半導体集積回路 | |
| JP4610919B2 (ja) | 半導体集積回路装置 | |
| JP2002236145A (ja) | テストセル回路 | |
| Angadi et al. | Architectural Design of Built in Self-Test for VLSI Circuits using LFSR | |
| JP3570944B2 (ja) | 半導体集積回路 | |
| JP4644966B2 (ja) | 半導体試験方法 | |
| JP2002196047A (ja) | Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法 | |
| JP2874248B2 (ja) | 診断用スキャンパス付き電子回路 | |
| JPH07174821A (ja) | バウンダリスキャンセルおよびテスト回路の検証方法 | |
| JP4272898B2 (ja) | 半導体テスト回路及びそのテスト方法 | |
| JPH06194416A (ja) | 順序回路を含む論理回路の診断システムおよび診断方法 | |
| JP2509685B2 (ja) | 論理回路装置 | |
| JP2000338188A (ja) | 半導体集積回路の試験回路 | |
| JP2002062338A (ja) | 電子装置およびその検査方法 | |
| JPH07294606A (ja) | 半導体集積回路の自己検査回路 | |
| JP2001033521A (ja) | 半導体集積回路装置及びその位相テスト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |