JP2001033521A - 半導体集積回路装置及びその位相テスト方法 - Google Patents
半導体集積回路装置及びその位相テスト方法Info
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- JP2001033521A JP2001033521A JP11202532A JP20253299A JP2001033521A JP 2001033521 A JP2001033521 A JP 2001033521A JP 11202532 A JP11202532 A JP 11202532A JP 20253299 A JP20253299 A JP 20253299A JP 2001033521 A JP2001033521 A JP 2001033521A
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Abstract
(57)【要約】
【課題】 複数のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫ
Ｎ）を必要とするシステムＬＳＩの内部に位相テスト回
路を備え、複数クロックの位相マージンテストを効率良
く行なうことを目的とする。 【解決手段】 複数のクロックを必要とする半導体集積
回路装置（システムＬＳＩ）の入力クロック間の位相テ
スト方法において、複数のクロック（ＣＬＯＣＫ１〜Ｃ
ＬＯＣＫＮ）から任意のクロック（例えばＣＬＯＣＫ１
とＣＬＯＣＫ２）を選択し、その選択されたクロックに
よりフリップフロップ２から転送される反転データ（Ｑ
バー）を選択し、タイミングチェック回路４００により
時系列データとして保持し、この時系列データを期待値
データと比較判定することにより、選択クロックに関し
て集中的に位相チェックを行なう。
Ｎ）を必要とするシステムＬＳＩの内部に位相テスト回
路を備え、複数クロックの位相マージンテストを効率良
く行なうことを目的とする。 【解決手段】 複数のクロックを必要とする半導体集積
回路装置（システムＬＳＩ）の入力クロック間の位相テ
スト方法において、複数のクロック（ＣＬＯＣＫ１〜Ｃ
ＬＯＣＫＮ）から任意のクロック（例えばＣＬＯＣＫ１
とＣＬＯＣＫ２）を選択し、その選択されたクロックに
よりフリップフロップ２から転送される反転データ（Ｑ
バー）を選択し、タイミングチェック回路４００により
時系列データとして保持し、この時系列データを期待値
データと比較判定することにより、選択クロックに関し
て集中的に位相チェックを行なう。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のクロック
を必要とするシステムＬＳＩ（半導体集積回路装置）の
タイミングマージンテスト手法に関するものである。
を必要とするシステムＬＳＩ（半導体集積回路装置）の
タイミングマージンテスト手法に関するものである。
【０００２】
【従来の技術】図１０は、複数のクロック（ＣＬＯＣＫ
１〜ＣＬＯＣＫＮ）を必要とするシステムＬＳＩの概略
構成を示すブロック図である。
１〜ＣＬＯＣＫＮ）を必要とするシステムＬＳＩの概略
構成を示すブロック図である。
【０００３】図１０において、フリップフロップ１は、
システムＬＳＩの入力データ（ＤＡＴＡ）をＣＬＯＣＫ
１の立ち上がりでラッチする。フリップフロップ２は、
フリップフロップ１の出力データ（Ｑ）が制御回路８に
より制御される組み合わせ回路Ｎｏ．１（符号５）を経
由したデータをＣＬＯＣＫ２の立ち上がりでラッチす
る。更に、フリップフロップ３は、制御回路８により制
御される組み合わせ回路Ｎｏ．Ｎ−１（図示せず）を経
由したデータをＣＬＯＣＫＮの立ち上がりでラッチし、
フリップフロップ４は、同様に制御回路８により制御さ
れる組み合わせ回路Ｎｏ．Ｎ（符号７）を経由したデー
タをＣＬＯＣＫ（Ｎ＋１）の立ち上がりでラッチする。
システムＬＳＩの入力データ（ＤＡＴＡ）をＣＬＯＣＫ
１の立ち上がりでラッチする。フリップフロップ２は、
フリップフロップ１の出力データ（Ｑ）が制御回路８に
より制御される組み合わせ回路Ｎｏ．１（符号５）を経
由したデータをＣＬＯＣＫ２の立ち上がりでラッチす
る。更に、フリップフロップ３は、制御回路８により制
御される組み合わせ回路Ｎｏ．Ｎ−１（図示せず）を経
由したデータをＣＬＯＣＫＮの立ち上がりでラッチし、
フリップフロップ４は、同様に制御回路８により制御さ
れる組み合わせ回路Ｎｏ．Ｎ（符号７）を経由したデー
タをＣＬＯＣＫ（Ｎ＋１）の立ち上がりでラッチする。
【０００４】このような複数のクロックを必要とするシ
ステムＬＳＩにおいて、入力クロック間の位相マージン
テストを行う場合は、各クロックの位相を変化させた時
にＬＳＩの機能が正常動作するか否かをＬＳＩの出力デ
ータを判定することにより行う。ここで問題になるの
は、多くの機能を持つシステムＬＳＩにおいて、全機能
を各クロックの位相の組み合わせでテストすると膨大な
テスト時間が必要になることである。
ステムＬＳＩにおいて、入力クロック間の位相マージン
テストを行う場合は、各クロックの位相を変化させた時
にＬＳＩの機能が正常動作するか否かをＬＳＩの出力デ
ータを判定することにより行う。ここで問題になるの
は、多くの機能を持つシステムＬＳＩにおいて、全機能
を各クロックの位相の組み合わせでテストすると膨大な
テスト時間が必要になることである。
【０００５】図１０のシステムＬＳＩにおいて、ＣＬＯ
ＣＫ１とＣＬＯＣＫ２に限定した場合のテスト回数は、
ＣＬＯＣＫ１とＣＬＯＣＫ２の位相の組み合わせがＩ
（１）通り、組み合わせ回路Ｎｏ．１の機能数がＦ
（１）通りあるとすると、Ｉ（１）×Ｆ（１）回のテス
トが必要となる。そして、ＬＳＩの機能が正常動作する
ことをＬＳＩの出力データを判定することによりテスト
を行なうために、ＣＬＯＣＫ１からＣＬＯＣＫＮまでで
は、｛Ｉ（１）×Ｆ（１）｝×｛Ｉ（２）×Ｆ（２）｝
×・・・×｛Ｉ（Ｎ）×Ｆ（Ｎ）｝回のテストが必要と
なる。
ＣＫ１とＣＬＯＣＫ２に限定した場合のテスト回数は、
ＣＬＯＣＫ１とＣＬＯＣＫ２の位相の組み合わせがＩ
（１）通り、組み合わせ回路Ｎｏ．１の機能数がＦ
（１）通りあるとすると、Ｉ（１）×Ｆ（１）回のテス
トが必要となる。そして、ＬＳＩの機能が正常動作する
ことをＬＳＩの出力データを判定することによりテスト
を行なうために、ＣＬＯＣＫ１からＣＬＯＣＫＮまでで
は、｛Ｉ（１）×Ｆ（１）｝×｛Ｉ（２）×Ｆ（２）｝
×・・・×｛Ｉ（Ｎ）×Ｆ（Ｎ）｝回のテストが必要と
なる。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
複数のクロックを必要とするシステムＬＳＩにおいて、
入力クロック間の位相マージンテストを行う場合、多く
の機能を持つシステムＬＳＩにおいて、全機能を各クロ
ックの位相の組み合わせでテストすると膨大なテスト時
間が必要になる問題があった。
複数のクロックを必要とするシステムＬＳＩにおいて、
入力クロック間の位相マージンテストを行う場合、多く
の機能を持つシステムＬＳＩにおいて、全機能を各クロ
ックの位相の組み合わせでテストすると膨大なテスト時
間が必要になる問題があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたものであり、複数のクロック（ＣＬＯ
ＣＫ１〜ＣＬＯＣＫＮ）を必要とするシステムＬＳＩの
内部に位相テスト回路を備え、複数クロックの位相マー
ジンテストを効率良く行なうことを目的とする。
るためになされたものであり、複数のクロック（ＣＬＯ
ＣＫ１〜ＣＬＯＣＫＮ）を必要とするシステムＬＳＩの
内部に位相テスト回路を備え、複数クロックの位相マー
ジンテストを効率良く行なうことを目的とする。
【０００８】この発明は、複数のクロック（ＣＬＯＣＫ
１〜ＣＬＯＣＫＮ）を必要とするシステムＬＳＩの内部
に位相テスト回路を具備し、複数クロックの位相マージ
ンテストを効率良く実施するものである。
１〜ＣＬＯＣＫＮ）を必要とするシステムＬＳＩの内部
に位相テスト回路を具備し、複数クロックの位相マージ
ンテストを効率良く実施するものである。
【０００９】
【課題を解決するための手段】請求項１の発明は、複数
のクロックを必要とする半導体集積回路装置の入力クロ
ック間の位相テスト方法であって、複数のクロックから
任意のクロックを選択し、その選択されたクロックによ
り転送されるデータを時系列データとして保持し、この
時系列データをチェックすることにより、選択クロック
に関して集中的に位相チェックを行なうことを特徴とす
る。
のクロックを必要とする半導体集積回路装置の入力クロ
ック間の位相テスト方法であって、複数のクロックから
任意のクロックを選択し、その選択されたクロックによ
り転送されるデータを時系列データとして保持し、この
時系列データをチェックすることにより、選択クロック
に関して集中的に位相チェックを行なうことを特徴とす
る。
【００１０】請求項２の発明は、複数のクロックを必要
とする半導体集積回路装置の入力クロック間の位相テス
ト方法であって、複数のクロックから任意のクロックを
選択し、その選択されたクロックにより転送されるデー
タを時系列データとして保持し、この時系列データを期
待値データと比較判定することにより、選択クロックに
関して集中的に位相チェックを行なうことを特徴とす
る。
とする半導体集積回路装置の入力クロック間の位相テス
ト方法であって、複数のクロックから任意のクロックを
選択し、その選択されたクロックにより転送されるデー
タを時系列データとして保持し、この時系列データを期
待値データと比較判定することにより、選択クロックに
関して集中的に位相チェックを行なうことを特徴とす
る。
【００１１】請求項３の発明は、複数のクロックを必要
とする半導体集積回路装置において、複数のクロックか
ら任意のクロックを選択し、その選択されたクロックに
より転送されるデータをセレクトする選択手段と、選択
された転送データを入力して時系列データとして保持す
るデータ保持手段とを備えたことを特徴とする。
とする半導体集積回路装置において、複数のクロックか
ら任意のクロックを選択し、その選択されたクロックに
より転送されるデータをセレクトする選択手段と、選択
された転送データを入力して時系列データとして保持す
るデータ保持手段とを備えたことを特徴とする。
【００１２】請求項４の発明は、請求項３の発明におい
て、さらに時系列データを予め設定された期待値と比較
判定する判定手段を設けたことを特徴とする。
て、さらに時系列データを予め設定された期待値と比較
判定する判定手段を設けたことを特徴とする。
【００１３】請求項５の発明は、前記データ保持手段内
に、時系列データの保持と共に、当該選択されたクロッ
クの入力クロック数をカウントし、そのカウント値を保
持する機能を備えたことを特徴とする。
に、時系列データの保持と共に、当該選択されたクロッ
クの入力クロック数をカウントし、そのカウント値を保
持する機能を備えたことを特徴とする。
【００１４】請求項６の発明は、前記データ保持手段に
おいて、時系列データを保持する機能としてシフトレジ
スタを使用したことを特徴とする。
おいて、時系列データを保持する機能としてシフトレジ
スタを使用したことを特徴とする。
【００１５】請求項７の発明は、前記データ保持手段に
おいて、時系列データを保持する機能としてメモリを使
用したことを特徴とする。
おいて、時系列データを保持する機能としてメモリを使
用したことを特徴とする。
【００１６】請求項８の発明は、前記データ保持手段に
おいて、選択されたクロックの入力クロック数のカウン
トをする機能としてカウンタを使用したことを特徴とす
る。
おいて、選択されたクロックの入力クロック数のカウン
トをする機能としてカウンタを使用したことを特徴とす
る。
【００１７】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１による複数のクロック（ＣＬＯＣＫ１〜Ｃ
ＬＯＣＫＮ）を必要とする半導体集積回路装置（システ
ムＬＳＩ）の概略構成を示すブロック図である。
実施の形態１による複数のクロック（ＣＬＯＣＫ１〜Ｃ
ＬＯＣＫＮ）を必要とする半導体集積回路装置（システ
ムＬＳＩ）の概略構成を示すブロック図である。
【００１８】図１において、フリップフロップ１はシス
テムＬＳＩの入力データ（ＤＡＴＡ）をＣＬＯＣＫ１の
立ち上がりでラッチし、フリップフロップ２は組み合わ
せ回路Ｎｏ．１（符号５）を経由したデータをＣＬＯＣ
Ｋ２の立ち上がりでラッチする。また、フリップフロッ
プ３は前段の組み合わせ回路Ｎｏ．Ｎ−１を経由したデ
ータをＣＬＯＣＫＮの立ち上がりでラッチし、フリップ
フロップ４は組み合わせ回路Ｎｏ．Ｎ（符号７）を経由
したデータをＣＬＯＣＫ（Ｎ＋１）の立ち上がりでラッ
チする。
テムＬＳＩの入力データ（ＤＡＴＡ）をＣＬＯＣＫ１の
立ち上がりでラッチし、フリップフロップ２は組み合わ
せ回路Ｎｏ．１（符号５）を経由したデータをＣＬＯＣ
Ｋ２の立ち上がりでラッチする。また、フリップフロッ
プ３は前段の組み合わせ回路Ｎｏ．Ｎ−１を経由したデ
ータをＣＬＯＣＫＮの立ち上がりでラッチし、フリップ
フロップ４は組み合わせ回路Ｎｏ．Ｎ（符号７）を経由
したデータをＣＬＯＣＫ（Ｎ＋１）の立ち上がりでラッ
チする。
【００１９】一方、組み合わせ回路Ｎｏ．１（符号
５），Ｎｏ．２（符号６），Ｎｏ．Ｎ（符号７）は、そ
れぞれフリップフロップ１，２，３の出力データ（Ｑ）
を入力し、制御回路８により制御されて多種の機能を附
加し、その出力データを次段のフリップフロップ２，
３，４のＤに入力する。なお、上記の構成及び機能は図
１０のシステムＬＳＩの構成及び機能と同様である。
５），Ｎｏ．２（符号６），Ｎｏ．Ｎ（符号７）は、そ
れぞれフリップフロップ１，２，３の出力データ（Ｑ）
を入力し、制御回路８により制御されて多種の機能を附
加し、その出力データを次段のフリップフロップ２，
３，４のＤに入力する。なお、上記の構成及び機能は図
１０のシステムＬＳＩの構成及び機能と同様である。
【００２０】本実施の形態１においては、システムＬＳ
Ｉの複数クロック（ＣＬＯＣＫ２〜ＣＬＯＣＫＮ）から
任意のクロックを選択するセレクタ３００と、そのクロ
ック（ＣＬＯＣＫ２〜ＣＬＯＣＫＮ）によりフリップフ
ロップ（２〜３）でラッチされたデータの反転データ
（Ｑバー）を選択するセレクタ２００と、セレクタ３０
０及びセレクタ２００の出力を、それぞれクロック入力
（ＣＫ）とデータ入力（ＤＩＮ）に入力し、出力データ
（ＢＵＳＯＵＴ＜Ｍ＋Ｐ：０＞）を発生するタイミング
チェック回路１００を備えている。
Ｉの複数クロック（ＣＬＯＣＫ２〜ＣＬＯＣＫＮ）から
任意のクロックを選択するセレクタ３００と、そのクロ
ック（ＣＬＯＣＫ２〜ＣＬＯＣＫＮ）によりフリップフ
ロップ（２〜３）でラッチされたデータの反転データ
（Ｑバー）を選択するセレクタ２００と、セレクタ３０
０及びセレクタ２００の出力を、それぞれクロック入力
（ＣＫ）とデータ入力（ＤＩＮ）に入力し、出力データ
（ＢＵＳＯＵＴ＜Ｍ＋Ｐ：０＞）を発生するタイミング
チェック回路１００を備えている。
【００２１】図２は、実施の形態１のタイミングチェッ
ク回路１００の内部構成を示すブロック図である。この
タイミングチェック回路１００は、クロック入力ＣＫを
源とするクロック（ＯＲゲート１０３の出力）を入力
し、そのクロックによりデータ（ＤＩＮ）をシフトする
（Ｍ＋１）段のフリップフロップ｛ＦＦ（Ｍ），ＦＦ
（Ｍ−１），・・・，ＦＦ（１）｝を有するシフトレジ
スタ１０１を備えている。また、カウンタ１０２は、ク
ロック入力（ＣＫ）の立ち下がりエッジをカウントし、
そのカウント値が（Ｍ＋１）になった時にＯＲゲート１
０３に対し“Ｈ”レベルの出力をする機能を持ち、カウ
ント値を出力信号ＢＵＳＯＵＴ＜Ｍ＋Ｐ：Ｍ＋１＞に出
力する。
ク回路１００の内部構成を示すブロック図である。この
タイミングチェック回路１００は、クロック入力ＣＫを
源とするクロック（ＯＲゲート１０３の出力）を入力
し、そのクロックによりデータ（ＤＩＮ）をシフトする
（Ｍ＋１）段のフリップフロップ｛ＦＦ（Ｍ），ＦＦ
（Ｍ−１），・・・，ＦＦ（１）｝を有するシフトレジ
スタ１０１を備えている。また、カウンタ１０２は、ク
ロック入力（ＣＫ）の立ち下がりエッジをカウントし、
そのカウント値が（Ｍ＋１）になった時にＯＲゲート１
０３に対し“Ｈ”レベルの出力をする機能を持ち、カウ
ント値を出力信号ＢＵＳＯＵＴ＜Ｍ＋Ｐ：Ｍ＋１＞に出
力する。
【００２２】次に、実施の形態１による半導体集積回路
装置（システムＬＳＩ）のクロックの位相マージンテス
トを説明する。ここでは、ＣＬＯＣＫ１とＣＬＯＣＫ２
の位相チェックを例に挙げて述べる。
装置（システムＬＳＩ）のクロックの位相マージンテス
トを説明する。ここでは、ＣＬＯＣＫ１とＣＬＯＣＫ２
の位相チェックを例に挙げて述べる。
【００２３】まず、図１のセレクタ３００，２００によ
り、ＣＬＯＣＫ２とフリップフロップ２の反転出力デー
タ（Ｑバー）をセレクトし、システムＬＳＩに対して実
仕様のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫＮ）及びデ
ータ（ＤＡＴＡ）を入力する。その際のタイミングチャ
ートの例を図３に示す。
り、ＣＬＯＣＫ２とフリップフロップ２の反転出力デー
タ（Ｑバー）をセレクトし、システムＬＳＩに対して実
仕様のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫＮ）及びデ
ータ（ＤＡＴＡ）を入力する。その際のタイミングチャ
ートの例を図３に示す。
【００２４】ＣＬＯＣＫ１，ＣＬＯＣＫ２にクロックが
１発入力された時、ＣＬＯＣＫ１の１発目の立ち上がり
エッジによりフリップフロップ２のＤにＤ０データが入
力され、ＣＬＯＣＫ２の１発目の立ち上がりエッジでそ
のデータＤ０をラッチし、フリップフロップ２のＱバー
にＤ０データの反転データ（Ｄ０バー）が出力される。
１発入力された時、ＣＬＯＣＫ１の１発目の立ち上がり
エッジによりフリップフロップ２のＤにＤ０データが入
力され、ＣＬＯＣＫ２の１発目の立ち上がりエッジでそ
のデータＤ０をラッチし、フリップフロップ２のＱバー
にＤ０データの反転データ（Ｄ０バー）が出力される。
【００２５】このデータ（Ｄ０バー）は、図２のシフト
レジスタ１０１の最初のフリップフロップ（Ｍ）により
ＯＲゲート１０３の出力信号の立ち上がりエッジでラッ
チされる。この時のカウンタ１０２のカウント値（ＢＵ
ＳＯＵＴ＜Ｍ＋Ｐ：Ｍ＋１＞）は、１を示す。したがっ
て、ＣＬＯＣＫ１，ＣＬＯＣＫ２のクロックに１発目が
入力された時のフリップフロップ２（図１）に転送され
たデータ（Ｄ０）は、シフトレジスタ１０１のＢＵＳＯ
ＵＴ＜Ｍ＞に保持される。
レジスタ１０１の最初のフリップフロップ（Ｍ）により
ＯＲゲート１０３の出力信号の立ち上がりエッジでラッ
チされる。この時のカウンタ１０２のカウント値（ＢＵ
ＳＯＵＴ＜Ｍ＋Ｐ：Ｍ＋１＞）は、１を示す。したがっ
て、ＣＬＯＣＫ１，ＣＬＯＣＫ２のクロックに１発目が
入力された時のフリップフロップ２（図１）に転送され
たデータ（Ｄ０）は、シフトレジスタ１０１のＢＵＳＯ
ＵＴ＜Ｍ＞に保持される。
【００２６】次にＣＬＯＣＫ１，ＣＬＯＣＫ２にクロッ
クの２発目が入力された時、ＣＬＯＣＫ１の２発目の立
ち上がりエッジによりフリップフロップ２のＤにＤ１デ
ータが入力され、ＣＬＯＣＫ２の２発目の立ち上がりエ
ッジでそのデータＤ１をラッチし、フリップフロップ２
の（Ｑバー）にＤ１の反転データ（Ｄ１バー）が出力さ
れる。
クの２発目が入力された時、ＣＬＯＣＫ１の２発目の立
ち上がりエッジによりフリップフロップ２のＤにＤ１デ
ータが入力され、ＣＬＯＣＫ２の２発目の立ち上がりエ
ッジでそのデータＤ１をラッチし、フリップフロップ２
の（Ｑバー）にＤ１の反転データ（Ｄ１バー）が出力さ
れる。
【００２７】このデータ（Ｄ１バー）を、図２のシフト
レジスタ１０１の最初のフリップフロップ（Ｍ）にてＯ
Ｒゲート１０３の出力信号の立ち上がりエッジでラッチ
し、１発目のデータ（Ｄ０バー）は次段のフリップフロ
ップ（Ｍ−１）にシフトされる。この時のカウンタ１０
２のカウント値（ＢＵＳＯＵＴ＜Ｍ＋Ｐ：Ｍ＋１＞）
は、２を示す。したがって、ＣＬＯＣＫ１，ＣＬＯＣＫ
２のクロックに２発目が入力された時のフリップフロッ
プ２（図１）に転送されたデータ（Ｄ１）は、タイミン
グチェック回路１００のＢＵＳＯＵＴ＜Ｍ＞に保持さ
れ、１発目に転送されたデータ（Ｄ０）は、シフトレジ
スタ１０１のＢＵＳＯＵＴ＜Ｍ−１＞に保持される。
レジスタ１０１の最初のフリップフロップ（Ｍ）にてＯ
Ｒゲート１０３の出力信号の立ち上がりエッジでラッチ
し、１発目のデータ（Ｄ０バー）は次段のフリップフロ
ップ（Ｍ−１）にシフトされる。この時のカウンタ１０
２のカウント値（ＢＵＳＯＵＴ＜Ｍ＋Ｐ：Ｍ＋１＞）
は、２を示す。したがって、ＣＬＯＣＫ１，ＣＬＯＣＫ
２のクロックに２発目が入力された時のフリップフロッ
プ２（図１）に転送されたデータ（Ｄ１）は、タイミン
グチェック回路１００のＢＵＳＯＵＴ＜Ｍ＞に保持さ
れ、１発目に転送されたデータ（Ｄ０）は、シフトレジ
スタ１０１のＢＵＳＯＵＴ＜Ｍ−１＞に保持される。
【００２８】以上のように、ＣＬＯＣＫ１，ＣＬＯＣＫ
２にクロックが１発目からＭ＋１発目まで入力された
時、図１のフリップフロップ２に転送されたデータ（Ｄ
０，Ｄ１，Ｄ２，・・・，Ｄ（Ｍ−２），Ｄ（Ｍ−
１），ＤＭ）は、タイミングチェック回路１００のシフ
トレジスタ１０１により、ＢＵＳＯＵＴ＜Ｍ：０＞に保
持される。すなわち、ＢＵＳＯＵＴ＜０＞＝Ｄ０、ＢＵ
ＳＯＵＴく１〉＝Ｄ１、・・・、ＢＵＳＯＵＴ＜Ｍ−２
＞＝Ｄ（Ｍ−２）、ＢＵＳＯＵＴ＜Ｍ−１＞＝Ｄ（Ｍ−
１）、ＢＵＳＯＵＴ＜Ｍ＞＝ＤＭとなる。
２にクロックが１発目からＭ＋１発目まで入力された
時、図１のフリップフロップ２に転送されたデータ（Ｄ
０，Ｄ１，Ｄ２，・・・，Ｄ（Ｍ−２），Ｄ（Ｍ−
１），ＤＭ）は、タイミングチェック回路１００のシフ
トレジスタ１０１により、ＢＵＳＯＵＴ＜Ｍ：０＞に保
持される。すなわち、ＢＵＳＯＵＴ＜０＞＝Ｄ０、ＢＵ
ＳＯＵＴく１〉＝Ｄ１、・・・、ＢＵＳＯＵＴ＜Ｍ−２
＞＝Ｄ（Ｍ−２）、ＢＵＳＯＵＴ＜Ｍ−１＞＝Ｄ（Ｍ−
１）、ＢＵＳＯＵＴ＜Ｍ＞＝ＤＭとなる。
【００２９】この時のカウンタ１０２のカウント値（Ｂ
ＵＳＯＵＴ＜Ｍ＋Ｐ：Ｍ＋１＞）はＭ＋１を示し、ＣＳ
ＴＰ信号は“Ｈ”レベルを出力し、Ｍ＋２発目以上のク
ロック（ＣＫ）をシフトレジスタ１０１へ伝送しない。
ＵＳＯＵＴ＜Ｍ＋Ｐ：Ｍ＋１＞）はＭ＋１を示し、ＣＳ
ＴＰ信号は“Ｈ”レベルを出力し、Ｍ＋２発目以上のク
ロック（ＣＫ）をシフトレジスタ１０１へ伝送しない。
【００３０】そして、このＢＵＳＯＵＴ＜Ｍ：０＞のデ
ータをリードすることにより、ＣＬＯＣＫ１，ＣＬＯＣ
Ｋ２のクロック間のデータの転送について１発目からＭ
＋１発目まで時系列に発生したデータを一括でリードチ
ェックできる。
ータをリードすることにより、ＣＬＯＣＫ１，ＣＬＯＣ
Ｋ２のクロック間のデータの転送について１発目からＭ
＋１発目まで時系列に発生したデータを一括でリードチ
ェックできる。
【００３１】以上のように実施の形態１によれば、複数
のクロックで構成されるシステムＬＳＩにおいて、選択
されたクロックに関して集中して位相チェックが可能に
なり、他のクロックとは切り分けてテストできることと
なり、テスト回数は選択されたクロック単位のテスト回
数（Ｉ（１）×Ｆ（１）回）の和になる。
のクロックで構成されるシステムＬＳＩにおいて、選択
されたクロックに関して集中して位相チェックが可能に
なり、他のクロックとは切り分けてテストできることと
なり、テスト回数は選択されたクロック単位のテスト回
数（Ｉ（１）×Ｆ（１）回）の和になる。
【００３２】従って、ＣＬＯＣＫ１からＣＬＯＣＫＮま
でのクロック数のＬＳＩの場合、［｛Ｉ（１）×Ｆ
（１）｝＋｛Ｉ（２）×Ｆ（２）｝＋・・・＋｛Ｉ
（Ｎ）×Ｆ（Ｎ）｝］回のテストで位相チェックがで
き、前述した従来例に比べて少ないテスト回数でテスト
ができる。また、時系列に発生するクロック間のデータ
を一括して最後にリードチェックできるので、組み合わ
せ回路の機能数がＭ＋１以下であれば、ＬＳＩの実仕様
の入力周波数で組み合わせ回路の機能を連続して切り替
えるテストが可能である。つまり、本実施の形態によ
り、複数のクロックの中でセレクトされたクロック間に
ついて、時系列の転送データをＬＳＩの実仕様動作実行
後に一括してチェックできる。
でのクロック数のＬＳＩの場合、［｛Ｉ（１）×Ｆ
（１）｝＋｛Ｉ（２）×Ｆ（２）｝＋・・・＋｛Ｉ
（Ｎ）×Ｆ（Ｎ）｝］回のテストで位相チェックがで
き、前述した従来例に比べて少ないテスト回数でテスト
ができる。また、時系列に発生するクロック間のデータ
を一括して最後にリードチェックできるので、組み合わ
せ回路の機能数がＭ＋１以下であれば、ＬＳＩの実仕様
の入力周波数で組み合わせ回路の機能を連続して切り替
えるテストが可能である。つまり、本実施の形態によ
り、複数のクロックの中でセレクトされたクロック間に
ついて、時系列の転送データをＬＳＩの実仕様動作実行
後に一括してチェックできる。
【００３３】実施の形態２．図４はこの発明の実施の形
態２による複数のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫ
Ｎ）を必要とする半導体集積回路装置（システムＬＳ
Ｉ）の概略構成を示すブロック図である。
態２による複数のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫ
Ｎ）を必要とする半導体集積回路装置（システムＬＳ
Ｉ）の概略構成を示すブロック図である。
【００３４】図４において、図１と同一符号は、同様の
構成及び機能を有するものである。本実施の形態におい
て、タイミングチェック回路４００は、システムＬＳＩ
の複数クロック（ＣＬＯＣＫ２〜ＣＬＯＣＫＮ）から任
意のクロックを選択するセレクタ３００の出力と、その
クロックによりフリップフロップ（２〜３）でラッチさ
れた反転データ（Ｑバー）を選択するセレクタ２００の
出力を、それぞれクロック入力（ＣＫ）とデータ入力
（ＤＩＮ）に入力し、出力データ（ＲＥＳＵＬＴ）を発
生する。ここで、出力データＲＥＳＵＬＴは、ＬＳＩの
ＴＥＳＴＯＵＴピンに出力され、ＢＵＳＩＮＤＴ＜Ｍ＋
Ｐ：０＞，ＣＫＤＴ＜Ｍ＋Ｐ：０＞はバス制御回路１０
と結線され、バスリード・ライトが可能となっている。
構成及び機能を有するものである。本実施の形態におい
て、タイミングチェック回路４００は、システムＬＳＩ
の複数クロック（ＣＬＯＣＫ２〜ＣＬＯＣＫＮ）から任
意のクロックを選択するセレクタ３００の出力と、その
クロックによりフリップフロップ（２〜３）でラッチさ
れた反転データ（Ｑバー）を選択するセレクタ２００の
出力を、それぞれクロック入力（ＣＫ）とデータ入力
（ＤＩＮ）に入力し、出力データ（ＲＥＳＵＬＴ）を発
生する。ここで、出力データＲＥＳＵＬＴは、ＬＳＩの
ＴＥＳＴＯＵＴピンに出力され、ＢＵＳＩＮＤＴ＜Ｍ＋
Ｐ：０＞，ＣＫＤＴ＜Ｍ＋Ｐ：０＞はバス制御回路１０
と結線され、バスリード・ライトが可能となっている。
【００３５】図５は、実施の形態２のタイミングチェッ
ク回路４００の内部機能を示すブロック図である。図５
において、シフトレジスタ４０１は、クロック入力ＣＫ
を源とするクロック（ＯＲゲート４０３の出力）により
データ（ＤＩＮ）をシフトするＭ＋１段のフリップフロ
ップ｛ＦＦ（Ｍ），ＦＦ（Ｍ−１），ＦＦ（０）｝から
構成される。カウンタ４０２は、クロック入力ＣＫの立
ち下がりエッジをカウントし、そのカウント値がＭ＋１
になった時にＯＲゲート４０３に対し“Ｈ”レベルの出
力をする機能を持ち、カウント値を出力信号ＣＫＤＴ＜
Ｍ＋Ｐ：Ｍ＋１＞に出力する。判定回路４０４は、シフ
トレジスタ４０１及びカウンタ４０２からのデータ（Ｃ
ＫＤＴ＜Ｍ＋Ｐ：０＞）を期待値データ（ＢＵＳＩＮ＜
Ｍ＋Ｐ：０＞）と一致するかを判定し、一致した場合に
はＲＥＳＵＬＴ信号に“Ｈ”レベルを出力する。
ク回路４００の内部機能を示すブロック図である。図５
において、シフトレジスタ４０１は、クロック入力ＣＫ
を源とするクロック（ＯＲゲート４０３の出力）により
データ（ＤＩＮ）をシフトするＭ＋１段のフリップフロ
ップ｛ＦＦ（Ｍ），ＦＦ（Ｍ−１），ＦＦ（０）｝から
構成される。カウンタ４０２は、クロック入力ＣＫの立
ち下がりエッジをカウントし、そのカウント値がＭ＋１
になった時にＯＲゲート４０３に対し“Ｈ”レベルの出
力をする機能を持ち、カウント値を出力信号ＣＫＤＴ＜
Ｍ＋Ｐ：Ｍ＋１＞に出力する。判定回路４０４は、シフ
トレジスタ４０１及びカウンタ４０２からのデータ（Ｃ
ＫＤＴ＜Ｍ＋Ｐ：０＞）を期待値データ（ＢＵＳＩＮ＜
Ｍ＋Ｐ：０＞）と一致するかを判定し、一致した場合に
はＲＥＳＵＬＴ信号に“Ｈ”レベルを出力する。
【００３６】次に、実施の形態２による半導体集積回路
装置（システムＬＳＩ）のクロックの位相マージンテス
トを説明する。ここでは、ＣＬＯＣＫ１とＣＬＯＣＫ２
の位相チェックを例に挙げて述べる。
装置（システムＬＳＩ）のクロックの位相マージンテス
トを説明する。ここでは、ＣＬＯＣＫ１とＣＬＯＣＫ２
の位相チェックを例に挙げて述べる。
【００３７】まず、図４のセレクタ３００，２００によ
り、ＣＬＯＣＫ２とフリップフロップ２の反転出力デー
タ（Ｑバー）をセレクトし、タイミングチェック回路４
００のバス入力信号ＢＵＳＩＮ＜Ｍ＋Ｐ：Ｍ＋１＞に期
待値データを設定する。続いて、システムＬＳＩに対し
て実仕様のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫＮ）及
びデータ（ＤＡＴＡ）を入力する。その際のタイミング
チャートの例を図６に示す。
り、ＣＬＯＣＫ２とフリップフロップ２の反転出力デー
タ（Ｑバー）をセレクトし、タイミングチェック回路４
００のバス入力信号ＢＵＳＩＮ＜Ｍ＋Ｐ：Ｍ＋１＞に期
待値データを設定する。続いて、システムＬＳＩに対し
て実仕様のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫＮ）及
びデータ（ＤＡＴＡ）を入力する。その際のタイミング
チャートの例を図６に示す。
【００３８】ＣＬＯＣＫ１，ＣＬＯＣＫ２にクロックが
１発入力された時、ＣＬＯＣＫ１の１発目の立ち上がり
エッジによりフリップフロップ２のＤにＤ０データが入
力され、ＣＬＯＣＫ２の１発目の立ち上がりエッジでそ
のデータをラッチし、フリップフロップ２の（Ｑバー）
にＤ０の反転データ（Ｄ０バー）が出力される。このデ
ータは図５のシフトレジスタ４０１の最初のフリップフ
ロップ（Ｍ）によりＯＲゲート４０３の出力信号の立ち
上がりエツジでラッチされる。この時のカウンタ４０２
のカウント値（ＣＫＤＴ＜Ｍ＋Ｐ：Ｍ＋１＞）は、１を
示す。
１発入力された時、ＣＬＯＣＫ１の１発目の立ち上がり
エッジによりフリップフロップ２のＤにＤ０データが入
力され、ＣＬＯＣＫ２の１発目の立ち上がりエッジでそ
のデータをラッチし、フリップフロップ２の（Ｑバー）
にＤ０の反転データ（Ｄ０バー）が出力される。このデ
ータは図５のシフトレジスタ４０１の最初のフリップフ
ロップ（Ｍ）によりＯＲゲート４０３の出力信号の立ち
上がりエツジでラッチされる。この時のカウンタ４０２
のカウント値（ＣＫＤＴ＜Ｍ＋Ｐ：Ｍ＋１＞）は、１を
示す。
【００３９】よって、ＣＬＯＣＫ１，ＣＬＯＣＫ２のク
ロックに１発目が入力された時のフリップフロップ２に
転送されたデータ（Ｄ０）は、シフトレジスタ４０１の
ＣＫＤＴ＜Ｍ＞に保持される。
ロックに１発目が入力された時のフリップフロップ２に
転送されたデータ（Ｄ０）は、シフトレジスタ４０１の
ＣＫＤＴ＜Ｍ＞に保持される。
【００４０】次に、ＣＬＯＣＫ１，ＣＬＯＣＫ２にクロ
ックの２発目が入力された時、ＣＬＯＣＫ２の２発目の
立上がりエッジによりフリップフロップ２のＤにＤ１デ
ータが入力され、ＣＬＯＣＫ２の２発目の立上がりエッ
ジでそのデータをラッチし、フリップフロップ２の（Ｑ
バー）にＤ１の反転データ（Ｄ１バー）が出力される。
このデータを、シフトレジスタ４０１の最初のフリップ
フロップ（Ｍ）によりＯＲゲート４０３の出力信号の立
ち上がりエッジでラツチし、１発目のデータＤ０は次段
のフリップフロップ（Ｍ−１）にシフトされる。この時
のカウンタ４０２のカウント値（ＣＫＤＴ＜Ｍ＋Ｐ：Ｍ
＋１＞）は、２を示す。
ックの２発目が入力された時、ＣＬＯＣＫ２の２発目の
立上がりエッジによりフリップフロップ２のＤにＤ１デ
ータが入力され、ＣＬＯＣＫ２の２発目の立上がりエッ
ジでそのデータをラッチし、フリップフロップ２の（Ｑ
バー）にＤ１の反転データ（Ｄ１バー）が出力される。
このデータを、シフトレジスタ４０１の最初のフリップ
フロップ（Ｍ）によりＯＲゲート４０３の出力信号の立
ち上がりエッジでラツチし、１発目のデータＤ０は次段
のフリップフロップ（Ｍ−１）にシフトされる。この時
のカウンタ４０２のカウント値（ＣＫＤＴ＜Ｍ＋Ｐ：Ｍ
＋１＞）は、２を示す。
【００４１】よって、ＣＬＯＣＫ１，ＣＬＯＣＫ２のク
ロックに２発目が入力された時のフリップフロップ２
（図４）に転送されたデータ（Ｄ１）は、シフトレジス
タ４０１のＣＫＤＴ＜Ｍ＞に保持され、１発目に転送さ
れたデータ（Ｄ０）は、シフトレジスタ４０１のＣＫＤ
Ｔ＜Ｍ−１＞に保持される。
ロックに２発目が入力された時のフリップフロップ２
（図４）に転送されたデータ（Ｄ１）は、シフトレジス
タ４０１のＣＫＤＴ＜Ｍ＞に保持され、１発目に転送さ
れたデータ（Ｄ０）は、シフトレジスタ４０１のＣＫＤ
Ｔ＜Ｍ−１＞に保持される。
【００４２】以上のように、ＣＬＯＣＫ１，ＣＬＯＣＫ
２にクロックが１発目からＭ＋１発目まで入力された
時、図４のフリップフロップ２に転送されたデータ｛Ｄ
０，Ｄ１，Ｄ２，・・・，Ｄ（Ｍ−２），Ｄ（Ｍ−
１），ＤＭ｝は、シフトレジスタ４０１により、ＣＫＤ
Ｔ＜Ｍ：０＞に保持される。すなわち、ＣＫＤＴ＜０＞
＝Ｄ０、ＣＫＤＴく１＞＝Ｄ１、・・・、ＣＫＤＴ＜Ｍ
−２＞＝Ｄ（Ｍ−２）、ＣＫＤＴ＜Ｍ−１＞＝Ｄ（Ｍ−
１）、ＣＫＤＴ＜Ｍ＞＝ＤＭとなる。
２にクロックが１発目からＭ＋１発目まで入力された
時、図４のフリップフロップ２に転送されたデータ｛Ｄ
０，Ｄ１，Ｄ２，・・・，Ｄ（Ｍ−２），Ｄ（Ｍ−
１），ＤＭ｝は、シフトレジスタ４０１により、ＣＫＤ
Ｔ＜Ｍ：０＞に保持される。すなわち、ＣＫＤＴ＜０＞
＝Ｄ０、ＣＫＤＴく１＞＝Ｄ１、・・・、ＣＫＤＴ＜Ｍ
−２＞＝Ｄ（Ｍ−２）、ＣＫＤＴ＜Ｍ−１＞＝Ｄ（Ｍ−
１）、ＣＫＤＴ＜Ｍ＞＝ＤＭとなる。
【００４３】この時のカウンタ４０２のカウント値（Ｃ
ＫＤＴ＜Ｍ＋Ｐ：Ｍ＋１＞）はＭ＋１を示し、ＣＳＴＰ
信号は“Ｈ”レベルを出力し、Ｍ＋２発目以上のクロッ
ク（ＣＫ）をシフトレジスタ４０１へ伝送しない。
ＫＤＴ＜Ｍ＋Ｐ：Ｍ＋１＞）はＭ＋１を示し、ＣＳＴＰ
信号は“Ｈ”レベルを出力し、Ｍ＋２発目以上のクロッ
ク（ＣＫ）をシフトレジスタ４０１へ伝送しない。
【００４４】この状態で、判定回路４０４において、シ
フトレジスタ４０１及びカウンタ４０２からのデータ
（ＣＫＤＴ＜Ｍ＋Ｐ：０＞）と予め入力された期待値デ
ータ（ＢＵＳＩＮ＜Ｍ＋Ｐ：０＞）とを比較し、データ
が一致した場合にはＲＥＳＵＬＴ信号に“Ｈ”レベルを
出力する。すなわち、この出力信号ＲＥＳＵＬＴをチェ
ックすることにより、ＣＬＯＣＫ１，ＣＬＯＣＫ２のク
ロック間のデータの転送が１発目からＭ＋１発目まで時
系列に発生するデータが期待値データと一致しているか
をチェックすることができる。
フトレジスタ４０１及びカウンタ４０２からのデータ
（ＣＫＤＴ＜Ｍ＋Ｐ：０＞）と予め入力された期待値デ
ータ（ＢＵＳＩＮ＜Ｍ＋Ｐ：０＞）とを比較し、データ
が一致した場合にはＲＥＳＵＬＴ信号に“Ｈ”レベルを
出力する。すなわち、この出力信号ＲＥＳＵＬＴをチェ
ックすることにより、ＣＬＯＣＫ１，ＣＬＯＣＫ２のク
ロック間のデータの転送が１発目からＭ＋１発目まで時
系列に発生するデータが期待値データと一致しているか
をチェックすることができる。
【００４５】以上のように実施の形態２によれば、複数
のクロックで構成されるＬＳＩにおいて、選択されたク
ロックに関して集中して位相チェックが可能になり、他
のクロックとは切り分けてテストできる。その結果、テ
スト回数は選択されたクロック単位のテスト回数（Ｉ
（１）×Ｆ（１）回）の和になる。
のクロックで構成されるＬＳＩにおいて、選択されたク
ロックに関して集中して位相チェックが可能になり、他
のクロックとは切り分けてテストできる。その結果、テ
スト回数は選択されたクロック単位のテスト回数（Ｉ
（１）×Ｆ（１）回）の和になる。
【００４６】従って、ＣＬ０ＣＫ１からＣＬ０ＣＫＮま
でのクロック数のＬＳＩの場合、［｛Ｉ（１）×Ｆ
（１）｝＋｛Ｉ（２）×Ｆ（２）｝・・・＋｛Ｉ（Ｎ）
×Ｆ（Ｎ）｝］回のテストで位相チェックができ、前述
した従来例に比べて少ないテスト回数でテストができ
る。
でのクロック数のＬＳＩの場合、［｛Ｉ（１）×Ｆ
（１）｝＋｛Ｉ（２）×Ｆ（２）｝・・・＋｛Ｉ（Ｎ）
×Ｆ（Ｎ）｝］回のテストで位相チェックができ、前述
した従来例に比べて少ないテスト回数でテストができ
る。
【００４７】また、時系列に発生するクロック間のデー
タをＬＳＩ内部にて一括でチェックできるので、実施の
形態１と同様にＬＳＩの実仕様の入力周波数で各組み合
わせ回路の機能を連続して切り替えてテストが可能とな
る。つまり、本実施の形態の機能部により、複数のクロ
ックの中でセレクトされたクロック間について、時系列
の転送データをＬＳＩの実仕様動作実行後に一括してチ
ェックできる。
タをＬＳＩ内部にて一括でチェックできるので、実施の
形態１と同様にＬＳＩの実仕様の入力周波数で各組み合
わせ回路の機能を連続して切り替えてテストが可能とな
る。つまり、本実施の形態の機能部により、複数のクロ
ックの中でセレクトされたクロック間について、時系列
の転送データをＬＳＩの実仕様動作実行後に一括してチ
ェックできる。
【００４８】更に、本実施の形態によれば、システムＬ
ＳＩ内部に判定回路４０４を設置し、その判定結果がＴ
ＥＳＴ０ＵＴピンに直接出力されるので、実施の形態１
のバス経路のリードチェックに比べて高速で結果をチェ
ックできる効果がある（バス信号は双方向の信号のた
め、読み出し制御やバスラインの選択等に時間が必要で
ある）。
ＳＩ内部に判定回路４０４を設置し、その判定結果がＴ
ＥＳＴ０ＵＴピンに直接出力されるので、実施の形態１
のバス経路のリードチェックに比べて高速で結果をチェ
ックできる効果がある（バス信号は双方向の信号のた
め、読み出し制御やバスラインの選択等に時間が必要で
ある）。
【００４９】実施の形態３．図７はこの発明の実施の形
態３による複数のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫ
Ｎ）を必要とする半導体集積回路装置（システムＬＳ
Ｉ）の概略構成を示すブロック図である。
態３による複数のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫ
Ｎ）を必要とする半導体集積回路装置（システムＬＳ
Ｉ）の概略構成を示すブロック図である。
【００５０】図７において、図１と同一符号は、同様の
構成及び機能を有するものである。本実施の形態におい
て、タイミングチェック回路５００は、システムＬＳＩ
の複数クロック（ＣＬＯＣＫ２〜ＣＬＯＣＫＮ）から任
意のクロックを選択するセレクタ３００の出力と、その
クロックによりフリップフロップ（２〜３）でラッチさ
れた反転データ（Ｑバー）を選択するセレクタ２００の
出力を、それぞれクロック入力（ＣＫ）とデータ入力
（ＤＩＮ）に入力し、バス制御回路１０からのＢＷ信号
により出力データ（ＯＵＴＤＡＴＡ）を発生する回路で
ある。
構成及び機能を有するものである。本実施の形態におい
て、タイミングチェック回路５００は、システムＬＳＩ
の複数クロック（ＣＬＯＣＫ２〜ＣＬＯＣＫＮ）から任
意のクロックを選択するセレクタ３００の出力と、その
クロックによりフリップフロップ（２〜３）でラッチさ
れた反転データ（Ｑバー）を選択するセレクタ２００の
出力を、それぞれクロック入力（ＣＫ）とデータ入力
（ＤＩＮ）に入力し、バス制御回路１０からのＢＷ信号
により出力データ（ＯＵＴＤＡＴＡ）を発生する回路で
ある。
【００５１】図５は、実施の形態３のタイミングチェッ
ク回路５００の内部機能を示すブロック図である。図８
において、メモリ５０１は、クロック入力ＣＫを源とす
るクロック（ＯＲゲート５０３の出力）をＷＲＩＴＥ信
号として入力し、カウンタ５０２からのＡＤＤ＜Ｍ：０
＞信号をアドレス信号として入力し、データ（ＤＩＮ）
をＤＡＴＡにて書き込む機能を有する。カウンター５０
２は、クロック入力ＣＫの立ち下がりエッジをカウント
し、そのカウント値がＭになった時にＯＲゲート５０３
に対し“Ｈ”レベルの出力を行い、メモリヘのＷＲＩＴ
Ｅ信号を停止する機能を持つ。また、バス制御回路１０
からのＢＷ信号の立ち上がりにより、カウンター５０２
はインクリメントされる。
ク回路５００の内部機能を示すブロック図である。図８
において、メモリ５０１は、クロック入力ＣＫを源とす
るクロック（ＯＲゲート５０３の出力）をＷＲＩＴＥ信
号として入力し、カウンタ５０２からのＡＤＤ＜Ｍ：０
＞信号をアドレス信号として入力し、データ（ＤＩＮ）
をＤＡＴＡにて書き込む機能を有する。カウンター５０
２は、クロック入力ＣＫの立ち下がりエッジをカウント
し、そのカウント値がＭになった時にＯＲゲート５０３
に対し“Ｈ”レベルの出力を行い、メモリヘのＷＲＩＴ
Ｅ信号を停止する機能を持つ。また、バス制御回路１０
からのＢＷ信号の立ち上がりにより、カウンター５０２
はインクリメントされる。
【００５２】次に、実施の形態３による半導体集積回路
装置（システムＬＳＩ）のクロックの位相マージンテス
トを説明する。ここでは、ＣＬＯＣＫ１とＣＬＯＣＫ２
の位相チェックを例に挙げて述べる。
装置（システムＬＳＩ）のクロックの位相マージンテス
トを説明する。ここでは、ＣＬＯＣＫ１とＣＬＯＣＫ２
の位相チェックを例に挙げて述べる。
【００５３】まず、図７のセレクタ２００，３００によ
り、ＣＬＯＣＫ２とフリップフロップ２の反転出力デー
タ（Ｑバー）をセレクトし、続いてＬＳＩに対して実仕
様のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫＮ）及びデー
タ（ＤＡＴＡ）を入力する。その際のタイミングチャー
トの例を図９に示す。
り、ＣＬＯＣＫ２とフリップフロップ２の反転出力デー
タ（Ｑバー）をセレクトし、続いてＬＳＩに対して実仕
様のクロック（ＣＬＯＣＫ１〜ＣＬＯＣＫＮ）及びデー
タ（ＤＡＴＡ）を入力する。その際のタイミングチャー
トの例を図９に示す。
【００５４】ＣＬＯＣＫ１，ＣＬＯＣＫ２にクロックが
１発入力された時、ＣＬＯＣＫ１の１発目の立ち上がり
エッジによりフリップフロップ２のＤにＤ０データが入
力され、ＣＬＯＣＫ２の１発目の立ち上がりエッジでそ
のデータをラッチし、フリップフロップ２の（Ｑバー）
にＤ０の反転データ（Ｄ０バー）が出力される。
１発入力された時、ＣＬＯＣＫ１の１発目の立ち上がり
エッジによりフリップフロップ２のＤにＤ０データが入
力され、ＣＬＯＣＫ２の１発目の立ち上がりエッジでそ
のデータをラッチし、フリップフロップ２の（Ｑバー）
にＤ０の反転データ（Ｄ０バー）が出力される。
【００５５】このデータ（Ｄ０バー）は、タイミングチ
ェック回路５００のＤＩＮに入力され、その反転データ
Ｄ０がメモリ５０１のＤＡＴＡとしてＡＤＤ＝“０”で
ＯＲゲート５０３の出力信号の立ち上がりエッジで書き
込まれる。その後、カウンター５０２が、ＣＫの反転を
遅延させた信号（図８のＤｅｌａｙ）によりカウントア
ップされＡＤＤ＝“１”となる。
ェック回路５００のＤＩＮに入力され、その反転データ
Ｄ０がメモリ５０１のＤＡＴＡとしてＡＤＤ＝“０”で
ＯＲゲート５０３の出力信号の立ち上がりエッジで書き
込まれる。その後、カウンター５０２が、ＣＫの反転を
遅延させた信号（図８のＤｅｌａｙ）によりカウントア
ップされＡＤＤ＝“１”となる。
【００５６】よって、ＣＬＯＣＫ１，ＣＬＯＣＫ２のク
ロックに１発目が入力された時のフリップフロップ２に
転送されたデータ（Ｄ０）は、メモリ５０１のＡＤＤ＝
“０”に保持される。
ロックに１発目が入力された時のフリップフロップ２に
転送されたデータ（Ｄ０）は、メモリ５０１のＡＤＤ＝
“０”に保持される。
【００５７】次に、ＣＬＯＣＫ１，ＣＬＯＣＫ２にクロ
ックの２発目が入力された時、ＣＬＯＣＫ１の２発目の
立ち上がりエッジによりフリップフロップ２のＤにＤ１
データが入力され、ＣＬＯＣＫ２の２発目の立ち上がり
エッジでそのデータをラッチしフリップフロップ２の
（Ｑバー）にＤ１の反転データ（Ｄ１バー）が出力され
る。
ックの２発目が入力された時、ＣＬＯＣＫ１の２発目の
立ち上がりエッジによりフリップフロップ２のＤにＤ１
データが入力され、ＣＬＯＣＫ２の２発目の立ち上がり
エッジでそのデータをラッチしフリップフロップ２の
（Ｑバー）にＤ１の反転データ（Ｄ１バー）が出力され
る。
【００５８】このデータ（Ｄ１バー）は、タイミングチ
ェック回路５００のＤＩＮに入力され、その反転データ
Ｄ１がメモリ５０１のＤＡＴＡとしてＡＤＤ＝“１”で
ＯＲゲート５０３の出力信号の立ち上がりエッジで書き
込まれる。その後、カウンタ５０２が、ＣＫの反転を遅
延させた信号（図８のＤｅｌａｙ）によりカウントアッ
プされＡＤＤ＝“２”となる。
ェック回路５００のＤＩＮに入力され、その反転データ
Ｄ１がメモリ５０１のＤＡＴＡとしてＡＤＤ＝“１”で
ＯＲゲート５０３の出力信号の立ち上がりエッジで書き
込まれる。その後、カウンタ５０２が、ＣＫの反転を遅
延させた信号（図８のＤｅｌａｙ）によりカウントアッ
プされＡＤＤ＝“２”となる。
【００５９】よって、ＣＬＯＣＫ１，ＣＬＯＣＫ２のク
ロックに１発目が入力された時のフリップフロップ２
（図７）に転送されたデータ（Ｄ０）は、メモリ５０１
のＡＤＤ＝“１”に保持される。
ロックに１発目が入力された時のフリップフロップ２
（図７）に転送されたデータ（Ｄ０）は、メモリ５０１
のＡＤＤ＝“１”に保持される。
【００６０】以上のように、ＣＬＯＣＫ１，ＣＬＯＣＫ
２にクロックが１発目からＭ発目まで入力された時、フ
リップフロップ２（図８）に転送されたデータ｛Ｄ０，
Ｄ１，Ｄ２，・・・，Ｄ（Ｍ−２），Ｄ（Ｍ−１），Ｄ
Ｍ｝は、メモリ５０１に保持される。すなわち、ＡＤＤ
＜０＞＝Ｄ０、ＡＤＤ＜１＞＝Ｄ１，・・・，ＡＤＤ＜
Ｍ−２＞＝Ｄ（Ｍ−２），ＡＤＤ＜Ｍ−１＞＝Ｄ（Ｍ−
１）、ＡＤＤ＜Ｍ＞＝ＤＭとなる。
２にクロックが１発目からＭ発目まで入力された時、フ
リップフロップ２（図８）に転送されたデータ｛Ｄ０，
Ｄ１，Ｄ２，・・・，Ｄ（Ｍ−２），Ｄ（Ｍ−１），Ｄ
Ｍ｝は、メモリ５０１に保持される。すなわち、ＡＤＤ
＜０＞＝Ｄ０、ＡＤＤ＜１＞＝Ｄ１，・・・，ＡＤＤ＜
Ｍ−２＞＝Ｄ（Ｍ−２），ＡＤＤ＜Ｍ−１＞＝Ｄ（Ｍ−
１）、ＡＤＤ＜Ｍ＞＝ＤＭとなる。
【００６１】そして、この時のカウンタ５０２のカウン
ト値（ＡＤＤ＜Ｍ：０＞）はＭを示し、ＣＳＴＰ信号は
“Ｈ”レベルを出力し、Ｍ＋１発目以上のクロック（Ｃ
Ｋ）をメモリ５０１へ伝送しない。
ト値（ＡＤＤ＜Ｍ：０＞）はＭを示し、ＣＳＴＰ信号は
“Ｈ”レベルを出力し、Ｍ＋１発目以上のクロック（Ｃ
Ｋ）をメモリ５０１へ伝送しない。
【００６２】この状態で、図９のメモリ５０１からの読
み出しのタイミングチャートに示すように、ＲＥＳＥＴ
信号によりカウンタ５０２の出力ＡＤＤ＜Ｍ：０＞＝
“０”にし、タイミングチェック回路５００のＢＷを、
随時バス制御回路１０より入力し、出力データＯＵＴＤ
ＡＴＡをバスで読み出しチェツクする。
み出しのタイミングチャートに示すように、ＲＥＳＥＴ
信号によりカウンタ５０２の出力ＡＤＤ＜Ｍ：０＞＝
“０”にし、タイミングチェック回路５００のＢＷを、
随時バス制御回路１０より入力し、出力データＯＵＴＤ
ＡＴＡをバスで読み出しチェツクする。
【００６３】以上のように本実施の形態によれば、複数
のクロックで構成されるＬＳＩにて、選択されたクロツ
クに関して集中して位相チェックが可能になり、他のク
ロックとは切り分けてテストできる。その結果、テスト
回数は選択されたクロック単位のテスト回数（Ｉ（１）
×Ｆ（１）回）の和になる。
のクロックで構成されるＬＳＩにて、選択されたクロツ
クに関して集中して位相チェックが可能になり、他のク
ロックとは切り分けてテストできる。その結果、テスト
回数は選択されたクロック単位のテスト回数（Ｉ（１）
×Ｆ（１）回）の和になる。
【００６４】従って、ＣＬ０ＣＫ１からＣＬ０ＣＫＮま
でのクロック数のＬＳＩの場合、［｛Ｉ（１）×Ｆ
（１）｝＋（Ｉ（２）×Ｆ（２）｝＋・・・＋｛Ｉ
（Ｎ）×Ｆ（Ｎ）｝］回のテストで位相チェックがで
き、前述した従来例に比べて少ないテスト回数でテスト
ができる。
でのクロック数のＬＳＩの場合、［｛Ｉ（１）×Ｆ
（１）｝＋（Ｉ（２）×Ｆ（２）｝＋・・・＋｛Ｉ
（Ｎ）×Ｆ（Ｎ）｝］回のテストで位相チェックがで
き、前述した従来例に比べて少ないテスト回数でテスト
ができる。
【００６５】また、時系列に発生するクロック間のデー
タをＬＳＩ内部で保持できるので、ＬＳＩの実仕様の入
力周波数で各組み合わせ回路の機能を連続して切り替え
てテストが可能である。つまり、本実施の形態の機能部
により、複数のクロックの中でセレクトされたクロック
間について、時系列の転送データをＬＳＩの実仕様動作
で実行した後、バスリードでチェックできる。
タをＬＳＩ内部で保持できるので、ＬＳＩの実仕様の入
力周波数で各組み合わせ回路の機能を連続して切り替え
てテストが可能である。つまり、本実施の形態の機能部
により、複数のクロックの中でセレクトされたクロック
間について、時系列の転送データをＬＳＩの実仕様動作
で実行した後、バスリードでチェックできる。
【００６６】
【発明の効果】請求項１から請求項８の発明によれば、
複数のクロックで構成される半導体集積回路装置（シス
テムＬＳＩ等）において、選択されたクロックに関して
集中して位相チェックが可能になり、他のクロックとは
切り分けてテストできることとなり、従来例に比べて格
段に少ないテスト回数でテストができる。
複数のクロックで構成される半導体集積回路装置（シス
テムＬＳＩ等）において、選択されたクロックに関して
集中して位相チェックが可能になり、他のクロックとは
切り分けてテストできることとなり、従来例に比べて格
段に少ないテスト回数でテストができる。
【００６７】また、時系列に発生するクロック間のデー
タを一括して最後にチェックできるので、ＬＳＩの実仕
様の入力周波数で組み合わせ回路の機能を連続して切り
替えるテストが可能である。つまり、複数のクロックの
中でセレクトされたクロック間について、時系列の転送
データをＬＳＩの実仕様動作実行後に一括してチェック
できる効果がある。
タを一括して最後にチェックできるので、ＬＳＩの実仕
様の入力周波数で組み合わせ回路の機能を連続して切り
替えるテストが可能である。つまり、複数のクロックの
中でセレクトされたクロック間について、時系列の転送
データをＬＳＩの実仕様動作実行後に一括してチェック
できる効果がある。
【００６８】更に、請求項２及び請求項４の発明によれ
ば、時系列データを期待値データと比較判定するように
したので、高速で結果をチェックできる効果がある。
ば、時系列データを期待値データと比較判定するように
したので、高速で結果をチェックできる効果がある。
【図１】 この発明の実施の形態１による半導体集積回
路装置（システムＬＳＩ）の概略構成を示すブロック図
である。
路装置（システムＬＳＩ）の概略構成を示すブロック図
である。
【図２】 実施の形態１の半導体集積回路装置に内蔵す
るタイミングチェック回路の構成を示すブロック図であ
る。
るタイミングチェック回路の構成を示すブロック図であ
る。
【図３】 実施の形態１のタイミングチェック回路のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図４】 この発明の実施の形態２による半導体集積回
路装置（システムＬＳＩ）の概略構成を示すブロック図
である。
路装置（システムＬＳＩ）の概略構成を示すブロック図
である。
【図５】 実施の形態２の半導体集積回路装置に内蔵す
るタイミングチェック回路の構成を示すブロック図であ
る。
るタイミングチェック回路の構成を示すブロック図であ
る。
【図６】 実施の形態２のタイミングチェック回路のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図７】 この発明の実施の形態３による半導体集積回
路装置（システムＬＳＩ）の概略構成を示すブロック図
である。
路装置（システムＬＳＩ）の概略構成を示すブロック図
である。
【図８】 実施の形態２の半導体集積回路装置に内蔵す
るタイミングチェック回路の構成を示すブロック図であ
る。
るタイミングチェック回路の構成を示すブロック図であ
る。
【図９】 実施の形態３のタイミングチェック回路のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図１０】 複数のクロックを必要とするシステムＬＳ
Ｉの概略構成を示すブロック図である。
Ｉの概略構成を示すブロック図である。
１，２，３，４ フリップフロップ（Ｄ−ＦＦ）、５，
６，７ 組み合わせ回路、８ 制御回路、１０ バス制
御回路、１００ タイミングチェック回路、１０１ シ
フトレジスタ、１０２ カウンタ、２００，３００ セ
レクタ、４００タイミングチェック回路、４０１ シフ
トレジスタ、４０２ カウンタ、４０４ 判定回路、５
００ タイミングチェック回路、５０１ メモリ、５０
２ カウンタ。
６，７ 組み合わせ回路、８ 制御回路、１０ バス制
御回路、１００ タイミングチェック回路、１０１ シ
フトレジスタ、１０２ カウンタ、２００，３００ セ
レクタ、４００タイミングチェック回路、４０１ シフ
トレジスタ、４０２ カウンタ、４０４ 判定回路、５
００ タイミングチェック回路、５０１ メモリ、５０
２ カウンタ。
Claims (8)
- 【請求項１】 複数のクロックを必要とする半導体集積
回路装置の入力クロック間の位相テスト方法であって、 複数のクロックから任意のクロックを選択し、その選択
されたクロックにより転送されるデータを時系列データ
として保持し、この時系列データをチェックすることに
より、選択クロックに関して集中的に位相チェックを行
なうことを特徴とする半導体集積回路装置の位相テスト
方法。 - 【請求項２】 複数のクロックを必要とする半導体集積
回路装置の入力クロック間の位相テスト方法であって、 複数のクロックから任意のクロックを選択し、その選択
されたクロックにより転送されるデータを時系列データ
として保持し、この時系列データを期待値データと比較
判定することにより、選択クロックに関して集中的に位
相チェックを行なうことを特徴とする半導体集積回路装
置の位相テスト方法。 - 【請求項３】 複数のクロックを必要とする半導体集積
回路装置において、 複数のクロックから任意のクロックを選択し、その選択
されたクロックにより転送されるデータをセレクトする
選択手段と、 前記選択されたクロックにより転送されるデータを入力
して時系列データとして保持するデータ保持手段とを備
えたことを特徴とする半導体集積回路装置。 - 【請求項４】 前記時系列データを予め設定された期待
値と比較判定する判定手段を設けたことを特徴とする請
求項３に記載の半導体集積回路装置。 - 【請求項５】 前記データ保持手段は、前記時系列デー
タの保持と共に、当該選択されたクロックの入力クロッ
ク数をカウントし、そのカウント値を保持することを特
徴とする請求項３または請求項４に記載の半導体集積回
路装置。 - 【請求項６】 前記データ保持手段において、前記時系
列データを保持する機能としてシフトレジスタを使用し
たことを特徴とする請求項３から請求項５のいずれか１
項に記載の半導体集積回路装置。 - 【請求項７】 前記データ保持手段において、前記時系
列データを保持する機能としてメモリを使用したことを
特徴とする請求項３から請求項５のいずれか１項に記載
の半導体集積回路装置。 - 【請求項８】 前記データ保持手段において、前記選択
されたクロックの入力クロック数のカウントをする機能
としてカウンタを使用したことを特徴とする請求項５か
ら請求項７のいずれか１項に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20253299A JP3934283B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体集積回路装置及びその位相テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20253299A JP3934283B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体集積回路装置及びその位相テスト方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001033521A true JP2001033521A (ja) | 2001-02-09 |
| JP2001033521A5 JP2001033521A5 (ja) | 2005-10-27 |
| JP3934283B2 JP3934283B2 (ja) | 2007-06-20 |
Family
ID=16459067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20253299A Expired - Fee Related JP3934283B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体集積回路装置及びその位相テスト方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3934283B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636920B1 (ko) | 2005-06-22 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 타이밍 마진 판별 회로 |
| CN112236384A (zh) * | 2018-06-14 | 2021-01-15 | 三菱电机株式会社 | 维护装置及电梯装置 |
-
1999
- 1999-07-16 JP JP20253299A patent/JP3934283B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636920B1 (ko) | 2005-06-22 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 타이밍 마진 판별 회로 |
| CN112236384A (zh) * | 2018-06-14 | 2021-01-15 | 三菱电机株式会社 | 维护装置及电梯装置 |
| CN112236384B (zh) * | 2018-06-14 | 2021-12-31 | 三菱电机株式会社 | 维护装置及电梯装置 |
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| Publication number | Publication date |
|---|---|
| JP3934283B2 (ja) | 2007-06-20 |
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