JPH1078476A - 半導体試験装置用パターン発生器 - Google Patents
半導体試験装置用パターン発生器Info
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- JPH1078476A JPH1078476A JP8250958A JP25095896A JPH1078476A JP H1078476 A JPH1078476 A JP H1078476A JP 8250958 A JP8250958 A JP 8250958A JP 25095896 A JP25095896 A JP 25095896A JP H1078476 A JPH1078476 A JP H1078476A
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- buffer memory
- signal
- pattern generator
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Abstract
(57)【要約】
【課題】 安価で高速でＪＵＭＰ命令やＬＯＯＰ命令も
設定できる半導体試験装置用パターン発生器を提供す
る。 【解決手段】 ＶＧＣ１５と関数回路Ｆ１６3 を有する
ＳＱＰＧ本体部１０と、ＴＴＢ１８ｉとＰＣ１７ｉを有
する複数のバッファメモリボード１１ｉと、上記ＳＱＰ
Ｇ本体部１０と上記複数のバッファメモリボード１１ｉ
との間に設けられたＵＰ信号ライン２５と少なくとも１
本以上のコントロール信号ライン３０とで構成し、上記
コントロール信号ライン３０に、予め決められたプロト
コルにしたがい、伝送スタート信号に続きジャンプ先の
格納番地を記述した信号を伝送し、ＰＣ１７ｉのＰＣ値
を置き換えるようにする。
設定できる半導体試験装置用パターン発生器を提供す
る。 【解決手段】 ＶＧＣ１５と関数回路Ｆ１６3 を有する
ＳＱＰＧ本体部１０と、ＴＴＢ１８ｉとＰＣ１７ｉを有
する複数のバッファメモリボード１１ｉと、上記ＳＱＰ
Ｇ本体部１０と上記複数のバッファメモリボード１１ｉ
との間に設けられたＵＰ信号ライン２５と少なくとも１
本以上のコントロール信号ライン３０とで構成し、上記
コントロール信号ライン３０に、予め決められたプロト
コルにしたがい、伝送スタート信号に続きジャンプ先の
格納番地を記述した信号を伝送し、ＰＣ１７ｉのＰＣ値
を置き換えるようにする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体試験装置、
特にＬＳＩ／ＶＬＳＩテストシステムのパターン発生器
の制御に関する。
特にＬＳＩ／ＶＬＳＩテストシステムのパターン発生器
の制御に関する。
【０００２】
【従来の技術】始めに、半導体試験装置の概略について
簡単に説明する。図３に半導体試験装置の基本的な構成
図を示す。テストプロセッサ１は装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。タイミング発生器２は装置のテストタイミングを取
るためにクロック・タイミング信号を発生して、パター
ン発生器３、波形整形器４やパターン比較器７等に与え
られテストのタイミングを取る。パターン発生器３はＤ
ＵＴ９に与える試験パターンとパターン比較器７やフェ
イルメモリ８に与える期待値パターンを発生させる。
簡単に説明する。図３に半導体試験装置の基本的な構成
図を示す。テストプロセッサ１は装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。タイミング発生器２は装置のテストタイミングを取
るためにクロック・タイミング信号を発生して、パター
ン発生器３、波形整形器４やパターン比較器７等に与え
られテストのタイミングを取る。パターン発生器３はＤ
ＵＴ９に与える試験パターンとパターン比較器７やフェ
イルメモリ８に与える期待値パターンを発生させる。
【０００３】波形整形器４はパターン発生器３からの試
験パターンを信号波形に整形しドライバ５を経て、ＤＵ
Ｔ９にテスト信号を与える。ＤＵＴ９からの応答信号は
コンパレータ６で電圧比較され、その結果の論理信号を
パターン比較器７に与える。パターン比較器７はコンパ
レータ６からの試験結果のパターンとパターン発生器３
からの期待値パターンとを論理比較して一致・不一致が
検出され、ＤＵＴ９の良否判定を行う。不良の場合には
フェイルメモリ８に情報を与え、パターン発生器３から
の情報と共に記憶させ、後に不良解析が行われる。
験パターンを信号波形に整形しドライバ５を経て、ＤＵ
Ｔ９にテスト信号を与える。ＤＵＴ９からの応答信号は
コンパレータ６で電圧比較され、その結果の論理信号を
パターン比較器７に与える。パターン比較器７はコンパ
レータ６からの試験結果のパターンとパターン発生器３
からの期待値パターンとを論理比較して一致・不一致が
検出され、ＤＵＴ９の良否判定を行う。不良の場合には
フェイルメモリ８に情報を与え、パターン発生器３から
の情報と共に記憶させ、後に不良解析が行われる。
【０００４】次にこの発明に関するパターン発生器３に
ついて説明する。ロジック・テスト・システムのパター
ン発生器３は、一般的にＳＱＰＧ（Sequential Pattern
Generator）で構成される。ＳＱＰＧとは試験パターン
をバッファメモリであるＴＴＢ（Truth Table Buffer）
に記憶しておき、このＴＴＢの記憶内容を高速に出力し
て試験パターンとする方式のパターン発生器である。
ついて説明する。ロジック・テスト・システムのパター
ン発生器３は、一般的にＳＱＰＧ（Sequential Pattern
Generator）で構成される。ＳＱＰＧとは試験パターン
をバッファメモリであるＴＴＢ（Truth Table Buffer）
に記憶しておき、このＴＴＢの記憶内容を高速に出力し
て試験パターンとする方式のパターン発生器である。
【０００５】図４に初期のパターン発生器３の構成図の
例を示す。複数のボードに分割されて構成され、バッフ
ァメモリボード数が多い場合には複数のユニットに格納
される。初期の装置は、ＤＵＴ９である半導体ＩＣの規
模が小さく種類も少なかったので、ボード数も少なくユ
ニットも１つでよかった。この例ではＳＱＰＧ本体部１
０と複数のバッファメモリボード１１ｉ（ｉ＝１〜ｎ）
とフェイルメモリ８が示されている。ＳＱＰＧ本体部１
０はＶＧＣ（ Vector Generation Control）１５と関数
回路Ｆ（Functional Circuit）１６とＰＣ（ Program C
ounter）１７とで構成されている。
例を示す。複数のボードに分割されて構成され、バッフ
ァメモリボード数が多い場合には複数のユニットに格納
される。初期の装置は、ＤＵＴ９である半導体ＩＣの規
模が小さく種類も少なかったので、ボード数も少なくユ
ニットも１つでよかった。この例ではＳＱＰＧ本体部１
０と複数のバッファメモリボード１１ｉ（ｉ＝１〜ｎ）
とフェイルメモリ８が示されている。ＳＱＰＧ本体部１
０はＶＧＣ（ Vector Generation Control）１５と関数
回路Ｆ（Functional Circuit）１６とＰＣ（ Program C
ounter）１７とで構成されている。
【０００６】ＶＧＣ１５は関数回路（Functional Circu
it）とメモリで構成された一種のＣＰＵであり、パター
ンプログラムにおいてＮＯＰ（No Operation）以外のパ
ターン発生シーケンスを制御する命令を生成するもの
で、パターン発生シーケンス信号を出力する。関数回路
Ｆ１６はゲートアレーで構成され、ＶＧＣ１５からの信
号を受けて予め決められた信号をＰＣ１７に出力する。
プログラムカウンタＰＣ１７はカウンタで構成されたア
ドレス発生器であり、Ｆ１６からの信号を受けて試験パ
ターンが格納されているＴＴＢ１８ｉ（ｉ＝１〜ｎ）の
格納番地、つまりアドレスを出力する。
it）とメモリで構成された一種のＣＰＵであり、パター
ンプログラムにおいてＮＯＰ（No Operation）以外のパ
ターン発生シーケンスを制御する命令を生成するもの
で、パターン発生シーケンス信号を出力する。関数回路
Ｆ１６はゲートアレーで構成され、ＶＧＣ１５からの信
号を受けて予め決められた信号をＰＣ１７に出力する。
プログラムカウンタＰＣ１７はカウンタで構成されたア
ドレス発生器であり、Ｆ１６からの信号を受けて試験パ
ターンが格納されているＴＴＢ１８ｉ（ｉ＝１〜ｎ）の
格納番地、つまりアドレスを出力する。
【０００７】ＴＴＢ１８ｉは試験パターンを番地毎に格
納するバッファメモリで、複数のバッファメモリボード
１１ｉにそれぞれ配置されている。ＰＣ１７から出力さ
れるＴＴＢ１８ｉの格納番地は、試験パターンの読み出
しを高速にするためパラレル（並列）に出力され、複数
のケーブルによってそれぞれのＴＴＢ１８ｉに分配され
る。当初のパターン発生器３は規模が比較的小さく、ボ
ード数も少なく、従って格納番地も少なく、ＰＣ値を分
配するケーブル数も１０数本と少ないので、図４の構成
でよかった。複数本のケーブルはそれぞれのボードに取
り付けられたコネクタを介して接続される。
納するバッファメモリで、複数のバッファメモリボード
１１ｉにそれぞれ配置されている。ＰＣ１７から出力さ
れるＴＴＢ１８ｉの格納番地は、試験パターンの読み出
しを高速にするためパラレル（並列）に出力され、複数
のケーブルによってそれぞれのＴＴＢ１８ｉに分配され
る。当初のパターン発生器３は規模が比較的小さく、ボ
ード数も少なく、従って格納番地も少なく、ＰＣ値を分
配するケーブル数も１０数本と少ないので、図４の構成
でよかった。複数本のケーブルはそれぞれのボードに取
り付けられたコネクタを介して接続される。
【０００８】しかしながら、ＤＵＴ９がＩＣからＬＳ
Ｉ、ＶＬＳＩとなるにしたがい、ＤＵＴ９の集積度は飛
躍的に増大し、機能が拡大し、しかも品種も多様で、種
類が多くなり、試験項目が飛躍的に増大した。従って、
ＴＴＢ１８ｉにメモリされる試験パターンもそれに従っ
て飛躍的に増大し、バッファメモリボード１１ｉの枚数
は１０数枚と多くなっている。１６枚以上の装置もあ
る。そして格納番地数は、４×１０6 を越えるようにな
り、従ってＰＣ１７のＰＣ値を分配するケーブル数は３
０本から４０本が必要となってきた。今後もこの傾向は
続くものである。
Ｉ、ＶＬＳＩとなるにしたがい、ＤＵＴ９の集積度は飛
躍的に増大し、機能が拡大し、しかも品種も多様で、種
類が多くなり、試験項目が飛躍的に増大した。従って、
ＴＴＢ１８ｉにメモリされる試験パターンもそれに従っ
て飛躍的に増大し、バッファメモリボード１１ｉの枚数
は１０数枚と多くなっている。１６枚以上の装置もあ
る。そして格納番地数は、４×１０6 を越えるようにな
り、従ってＰＣ１７のＰＣ値を分配するケーブル数は３
０本から４０本が必要となってきた。今後もこの傾向は
続くものである。
【０００９】このＳＱＰＧ本体部１０のＰＣ値を、ケー
ブルを介してそれぞれのバッファメモリボード１１ｉに
ばらまく方式では、コネクタ、線材、ボード基板の面
積、部品さらに設計量によるコストが相対的に上がり、
使用する半導体のコストが低下するにもかかわらずトー
タルコストは増大する。そこで、図５に示すように、バ
ッファメモリボード１１ｉやフェイルメモリ８のボード
に半導体ＩＣで構成されるＰＣ１７ｉ（ｉ＝１〜ｎ）や
ＰＣ２０を配置し、１本のＵＰ信号ライン２５でそれぞ
れのプログラムカウンタＰＣ１７ｉやＰＣ２０を１番地
毎にインクリメントし、ＴＴＢ１８ｉやＤＦＭ１９のア
ドレスを発生させる方式もでてきた。
ブルを介してそれぞれのバッファメモリボード１１ｉに
ばらまく方式では、コネクタ、線材、ボード基板の面
積、部品さらに設計量によるコストが相対的に上がり、
使用する半導体のコストが低下するにもかかわらずトー
タルコストは増大する。そこで、図５に示すように、バ
ッファメモリボード１１ｉやフェイルメモリ８のボード
に半導体ＩＣで構成されるＰＣ１７ｉ（ｉ＝１〜ｎ）や
ＰＣ２０を配置し、１本のＵＰ信号ライン２５でそれぞ
れのプログラムカウンタＰＣ１７ｉやＰＣ２０を１番地
毎にインクリメントし、ＴＴＢ１８ｉやＤＦＭ１９のア
ドレスを発生させる方式もでてきた。
【００１０】
【発明が解決しようとする課題】図５の構成にすると、
ＳＱＰＧ本体部１０からバッファメモリボード１１ｉ等
に接続するケーブルは、１本のＵＰ信号ライン２５のみ
でよいので、構成がすっきりするのみでなく、コストダ
ウンにもなり、更にＤＵＴ９の機能が増大し試験パター
ンが増大してバッファメモリボード１１ｉを追加するの
にも、簡単に容易に構成ができるので非常に有利であ
る。しかしながら、プログラムカウンタＰＣ１７ｉの任
意値のＰＣ値、つまりプログラムカウンタ値の設定がで
きず、従ってＪＵＮＰ命令やＬＯＯＰ命令が設定でき
ず、よって初期値から順次ＵＰ信号によってインクリメ
ントし、試験パターンを発生させる方法しかなかった。
ＳＱＰＧ本体部１０からバッファメモリボード１１ｉ等
に接続するケーブルは、１本のＵＰ信号ライン２５のみ
でよいので、構成がすっきりするのみでなく、コストダ
ウンにもなり、更にＤＵＴ９の機能が増大し試験パター
ンが増大してバッファメモリボード１１ｉを追加するの
にも、簡単に容易に構成ができるので非常に有利であ
る。しかしながら、プログラムカウンタＰＣ１７ｉの任
意値のＰＣ値、つまりプログラムカウンタ値の設定がで
きず、従ってＪＵＮＰ命令やＬＯＯＰ命令が設定でき
ず、よって初期値から順次ＵＰ信号によってインクリメ
ントし、試験パターンを発生させる方法しかなかった。
【００１１】この発明はコストダウンをはかった図５の
構成を踏襲しながら、更にバッファメモリボード１１ｉ
に設けられたプログラムカウンタＰＣ１７ｉに、任意の
クロック時に任意のＰＣ値、つまり試験パターンの格納
番地を設定でき、従ってＪＵＮＰ命令やＬＯＯＰ命令の
設定ができ、しかも安価で高速のパターン発生器を提供
するものである。
構成を踏襲しながら、更にバッファメモリボード１１ｉ
に設けられたプログラムカウンタＰＣ１７ｉに、任意の
クロック時に任意のＰＣ値、つまり試験パターンの格納
番地を設定でき、従ってＪＵＮＰ命令やＬＯＯＰ命令の
設定ができ、しかも安価で高速のパターン発生器を提供
するものである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は図５の構成、つまりバッファメモリボード
１１ｉにそれぞれＰＣ１７ｉを設け、ＳＱＰＧ本体部１
０からのＵＰ信号を受けてそれぞれのＰＣ１７ｉがアド
レス信号を発生させてＴＴＢ１７ｉの格納番地を指定す
るのに加えて、ＵＰ信号ライン２５に平行して少なくと
も１本以上のコントロール信号ラインを追加し、図５の
構成の欠陥を解決した。
に、本発明は図５の構成、つまりバッファメモリボード
１１ｉにそれぞれＰＣ１７ｉを設け、ＳＱＰＧ本体部１
０からのＵＰ信号を受けてそれぞれのＰＣ１７ｉがアド
レス信号を発生させてＴＴＢ１７ｉの格納番地を指定す
るのに加えて、ＵＰ信号ライン２５に平行して少なくと
も１本以上のコントロール信号ラインを追加し、図５の
構成の欠陥を解決した。
【００１３】上記コントロール信号ラインはＵＰ信号ラ
イン２５と平行して設けられ、予めデータの通信規約で
あるプロトコルを定めておき、コントロール信号でＰＣ
１７ｉに任意の格納番地を指定して置き換えらせ、ＪＵ
ＭＰ命令やＬＯＯＰ命令を与えて、試験パターン信号の
発生を円滑に行わしめるものである。
イン２５と平行して設けられ、予めデータの通信規約で
あるプロトコルを定めておき、コントロール信号でＰＣ
１７ｉに任意の格納番地を指定して置き換えらせ、ＪＵ
ＭＰ命令やＬＯＯＰ命令を与えて、試験パターン信号の
発生を円滑に行わしめるものである。
【００１４】
【発明の実施の形態】第１の発明は、図５の構成に加え
て、少なくとも１本以上のコントロール信号ラインをＵ
Ｐ信号ライン２５と平行して設けたものである。ＳＱＰ
Ｇ本体部１０はＶＣＧ１５と関数回路Ｆ１６3 とを有
し、パターン発生シーケンスの制御命令を生成する。そ
してＵＰ信号をＴＴＢ１８ｉとＰＣ１７ｉとを有するバ
ッファメモリボード１１ｉにＵＰ信号ライン２５で伝送
し、ＰＣ１７ｉのＰＣ値をインクリメントする。
て、少なくとも１本以上のコントロール信号ラインをＵ
Ｐ信号ライン２５と平行して設けたものである。ＳＱＰ
Ｇ本体部１０はＶＣＧ１５と関数回路Ｆ１６3 とを有
し、パターン発生シーケンスの制御命令を生成する。そ
してＵＰ信号をＴＴＢ１８ｉとＰＣ１７ｉとを有するバ
ッファメモリボード１１ｉにＵＰ信号ライン２５で伝送
し、ＰＣ１７ｉのＰＣ値をインクリメントする。
【００１５】このＵＰ信号ライン２５に並列して少なく
とも１本以上のコントロール信号ラインを設け、ＳＱＰ
Ｇ本体部１０からバッファメモリボード１１ｉ及びフェ
イルメモリ８3 にコントロール信号を伝送してＰＣ値を
任意の値に変更し、試験パターン及び期待値パターンを
発生させるものである。
とも１本以上のコントロール信号ラインを設け、ＳＱＰ
Ｇ本体部１０からバッファメモリボード１１ｉ及びフェ
イルメモリ８3 にコントロール信号を伝送してＰＣ値を
任意の値に変更し、試験パターン及び期待値パターンを
発生させるものである。
【００１６】第２の発明は、コントロール信号の構成で
ある。データの通信規約であるプロトコルは、設計段階
で設計者が任意に決めることができるが、少なくとも伝
送スタート信号とそれに続くジャンプ先の格納番地を伝
送する必要がある。
ある。データの通信規約であるプロトコルは、設計段階
で設計者が任意に決めることができるが、少なくとも伝
送スタート信号とそれに続くジャンプ先の格納番地を伝
送する必要がある。
【００１７】第３の発明は、この発明を具現化した全体
構成において、最も適切なパターン発生器である。つま
り、ＵＰ信号とコントロール信号を受信できるＰＣ１７
ｉを有する複数のバッファメモリボード１１ｉと、ＵＰ
信号とコントロール信号とを生成出力するＳＱＰＧ本体
部１０と、上記コントロール信号をそれぞれのＰＣ１７
ｉに伝送する少なくとも１本以上のコントロール信号ラ
インと、ＵＰ信号をそれぞれのＰＣ１７ｉに伝送するＵ
Ｐ信号ラインとで構成されている。以下実施例について
説明する。
構成において、最も適切なパターン発生器である。つま
り、ＵＰ信号とコントロール信号を受信できるＰＣ１７
ｉを有する複数のバッファメモリボード１１ｉと、ＵＰ
信号とコントロール信号とを生成出力するＳＱＰＧ本体
部１０と、上記コントロール信号をそれぞれのＰＣ１７
ｉに伝送する少なくとも１本以上のコントロール信号ラ
インと、ＵＰ信号をそれぞれのＰＣ１７ｉに伝送するＵ
Ｐ信号ラインとで構成されている。以下実施例について
説明する。
【００１８】
【実施例】図１に本発明の一実施例の構成図を、図２に
図１のタイミングチャート図を示す。図４及び図５と対
応する部分には同一符号を付す。図１から説明する。パ
ターン発生器３3 は、ＶＧＣ１５と関数回路Ｆ１６3 を
有するＳＱＰＧ本体部１０と、ＴＴＢ１８ｉとＰＣ１７
ｉとを有する複数のバッファメモリボード１１ｉと、Ｓ
ＱＰＧ本体部１０の関数回路１６3 からのＵＰ信号を複
数のＰＣ１７ｉに伝送するＵＰ信号ライン２５と、ＵＰ
信号ライン２５と並列にＳＱＰＧ本体部１０の関数回路
１６3 からのコントロール信号を複数のＰＣ１７ｉに伝
送する少なくとも１本以上のコントロール信号ライン３
０とから構成されている。
図１のタイミングチャート図を示す。図４及び図５と対
応する部分には同一符号を付す。図１から説明する。パ
ターン発生器３3 は、ＶＧＣ１５と関数回路Ｆ１６3 を
有するＳＱＰＧ本体部１０と、ＴＴＢ１８ｉとＰＣ１７
ｉとを有する複数のバッファメモリボード１１ｉと、Ｓ
ＱＰＧ本体部１０の関数回路１６3 からのＵＰ信号を複
数のＰＣ１７ｉに伝送するＵＰ信号ライン２５と、ＵＰ
信号ライン２５と並列にＳＱＰＧ本体部１０の関数回路
１６3 からのコントロール信号を複数のＰＣ１７ｉに伝
送する少なくとも１本以上のコントロール信号ライン３
０とから構成されている。
【００１９】ＵＰ信号は一種のクロック信号であり、そ
れぞれのＰＣ１７ｉに与えてＰＣ値を１づつインクリメ
ントする。コントロール信号は予め決められたプロトコ
ルに従って、伝送スタート信号に続いて任意のＰＣ値を
伝送し、ＰＣ１７ｉのＰＣ値を送られてきたジャンプ先
のＰＣ値に変換してＴＴＢ１８ｉに与え、その後はＵＰ
信号、つまりクロックにより１づつインクリメントす
る。
れぞれのＰＣ１７ｉに与えてＰＣ値を１づつインクリメ
ントする。コントロール信号は予め決められたプロトコ
ルに従って、伝送スタート信号に続いて任意のＰＣ値を
伝送し、ＰＣ１７ｉのＰＣ値を送られてきたジャンプ先
のＰＣ値に変換してＴＴＢ１８ｉに与え、その後はＵＰ
信号、つまりクロックにより１づつインクリメントす
る。
【００２０】図２は図１のタイミングチャート図であ
る。（Ａ）はＵＰ信号の波形である。（Ｂ）はコントロ
ール信号である。（Ｃ）はＴＴＢ１８ｉに与えられるＰ
Ｃ１７ｉのＰＣ値である。説明と図面の都合上、コント
ロール信号ラインは１本とし、伝送するＰＣ値の指定ビ
ット数は４ビットのシリアルで伝送することとする。そ
してこのプロトコルでは、ＰＣ値を置き換える５ＵＰ信
号前に伝送スタート信号１を立て、その後４ビットのＰ
Ｃ値をシリアルに伝送し、その次のＵＰ信号でＰＣ１７
ｉのＰＣ値を伝送されたＰＣ値に再設定し、ＴＴＢ１８
ｉへの指定番地から開始可能にする。
る。（Ａ）はＵＰ信号の波形である。（Ｂ）はコントロ
ール信号である。（Ｃ）はＴＴＢ１８ｉに与えられるＰ
Ｃ１７ｉのＰＣ値である。説明と図面の都合上、コント
ロール信号ラインは１本とし、伝送するＰＣ値の指定ビ
ット数は４ビットのシリアルで伝送することとする。そ
してこのプロトコルでは、ＰＣ値を置き換える５ＵＰ信
号前に伝送スタート信号１を立て、その後４ビットのＰ
Ｃ値をシリアルに伝送し、その次のＵＰ信号でＰＣ１７
ｉのＰＣ値を伝送されたＰＣ値に再設定し、ＴＴＢ１８
ｉへの指定番地から開始可能にする。
【００２１】先ず、初期のＰＣ値はのように３とす
る。のＵＰ信号が入力されるとＰＣ値はのように１
つインクリメントされて４になる。その後次々に入力さ
れるＵＰ信号で５、６、７、８、とインクリメントされ
ていく。のタイミングでコントロール信号ライン３０
に伝送スタート信号１が立つと、ＰＣ１７ｉは次に続く
ＰＣ３、ＰＣ２、ＰＣ１、ＰＣ０、のシリアルデータを
受け取るステータスに入る。０１１１と７がＰＣ１７ｉ
に入力されると、次のＵＰ信号でＰＣ値はのように
受信した７に置き換えられ、続いて入力されるＵＰ信号
で１づつインクリメントされていく。
る。のＵＰ信号が入力されるとＰＣ値はのように１
つインクリメントされて４になる。その後次々に入力さ
れるＵＰ信号で５、６、７、８、とインクリメントされ
ていく。のタイミングでコントロール信号ライン３０
に伝送スタート信号１が立つと、ＰＣ１７ｉは次に続く
ＰＣ３、ＰＣ２、ＰＣ１、ＰＣ０、のシリアルデータを
受け取るステータスに入る。０１１１と７がＰＣ１７ｉ
に入力されると、次のＵＰ信号でＰＣ値はのように
受信した７に置き換えられ、続いて入力されるＵＰ信号
で１づつインクリメントされていく。
【００２２】続いてのタイミングでスタート信号１が
立ち、００００と０が入力されるとのＵＰ信号でＰＣ
値はのように０にジャンプし、その後１、２、３、と
インクリメントされていく。このように、ＰＣ値を予め
定められたプロトコルでシリアルに伝送すると、コント
ロール信号ライン３０の本数が少なくてもＰＣ値を再設
定することができ、ＪＵＭＰ命令やＬＯＯＰ命令が可能
となる。
立ち、００００と０が入力されるとのＵＰ信号でＰＣ
値はのように０にジャンプし、その後１、２、３、と
インクリメントされていく。このように、ＰＣ値を予め
定められたプロトコルでシリアルに伝送すると、コント
ロール信号ライン３０の本数が少なくてもＰＣ値を再設
定することができ、ＪＵＭＰ命令やＬＯＯＰ命令が可能
となる。
【００２３】図２の例では４ビットのＰＣ値をシリアル
に伝送するのに、スタート信号＋４ビットが必要であっ
た。つまり、ＰＣ値のビット幅＋１、が必要となる。す
ると４０ビットのＰＣ値幅では４１クロックに１回しか
書き換えることができない。そこでコントロール信号ラ
イン３０を複数本に増やして、パラレル伝送とシリアル
伝送とを併せて伝送する、いわゆるシリアル・パラレル
データにして伝送するとよい。例えば先の例で、４０ビ
ットのＰＣ値幅を伝送するのにコントロール信号ライン
３０を２本にしてシリアル・パラレルデータを伝送する
と、２１クロックに１回書き換えられる。３本にする
と、１４クロックに１回書き換えられるようになる。
に伝送するのに、スタート信号＋４ビットが必要であっ
た。つまり、ＰＣ値のビット幅＋１、が必要となる。す
ると４０ビットのＰＣ値幅では４１クロックに１回しか
書き換えることができない。そこでコントロール信号ラ
イン３０を複数本に増やして、パラレル伝送とシリアル
伝送とを併せて伝送する、いわゆるシリアル・パラレル
データにして伝送するとよい。例えば先の例で、４０ビ
ットのＰＣ値幅を伝送するのにコントロール信号ライン
３０を２本にしてシリアル・パラレルデータを伝送する
と、２１クロックに１回書き換えられる。３本にする
と、１４クロックに１回書き換えられるようになる。
【００２４】
【発明の効果】以上詳細に説明したように、この発明は
従来のＳＱＰＧ本体部１０のＰＣ値を複数のケーブルを
介して複数のバッファメモリボード１１ｉにばらまく方
式では無く、プログラムカウンタＰＣ１７ｉを複数のバ
ッファメモリボード１１ｉ及びフェイルメモリ８3 に配
置して、ＳＱＰＧ本体部１０とそれぞれのＰＣ１７ｉ、
ＰＣ２０との間にＵＰ信号ライン２５と、少なくとも１
本以上のコントロール信号ライン３０を設置する構成と
した。従って、それぞれのＰＣ１７ｉをインクリメント
するＵＰ信号のみならず、任意のＵＰ信号時に任意のＰ
Ｃ値を与え、置き換えることができるようになった。
従来のＳＱＰＧ本体部１０のＰＣ値を複数のケーブルを
介して複数のバッファメモリボード１１ｉにばらまく方
式では無く、プログラムカウンタＰＣ１７ｉを複数のバ
ッファメモリボード１１ｉ及びフェイルメモリ８3 に配
置して、ＳＱＰＧ本体部１０とそれぞれのＰＣ１７ｉ、
ＰＣ２０との間にＵＰ信号ライン２５と、少なくとも１
本以上のコントロール信号ライン３０を設置する構成と
した。従って、それぞれのＰＣ１７ｉをインクリメント
するＵＰ信号のみならず、任意のＵＰ信号時に任意のＰ
Ｃ値を与え、置き換えることができるようになった。
【００２５】従って、コストダウンを保ちつつ、各種の
命令を設定することができ、その後のバッファメモリボ
ード１１ｉの増設も容易となり、安価で高速のパターン
発生器を提供できるようになった。その技術的効果は大
である。
命令を設定することができ、その後のバッファメモリボ
ード１１ｉの増設も容易となり、安価で高速のパターン
発生器を提供できるようになった。その技術的効果は大
である。
【図１】本発明の一実施例の構成図である。
【図２】図１のタイミングチャート図である。
【図３】半導体試験装置の構成図である。
【図４】従来例のパターン発生器の構成図である。
【図５】従来の他の例のパターン発生器の構成図であ
る。
る。
３、３2 、３3 パターン発生器 ８、８2 、８3 フェイルメモリ １０ ＳＱＰＧ本体部（シーケンスパターン発生本体
部） １１、１１ｉ バッファメモリ・ボード １５ ＶＧＣ（ベクター発生コントローラ） １６、１６2 、１６3 Ｆ（関数回路） １７、１７ｉ ＰＣ（プログラム・カウンタ） １８、１８ｉ ＴＴＢ（トルー・テーブル・バッフ
ァ） １９ ＤＦＭ（データ・フェイル・メモリ） ２０ ＰＣ（プログラムカウンタ） ２５ ＵＰ信号ライン ３０ コントロール信号ライン
部） １１、１１ｉ バッファメモリ・ボード １５ ＶＧＣ（ベクター発生コントローラ） １６、１６2 、１６3 Ｆ（関数回路） １７、１７ｉ ＰＣ（プログラム・カウンタ） １８、１８ｉ ＴＴＢ（トルー・テーブル・バッフ
ァ） １９ ＤＦＭ（データ・フェイル・メモリ） ２０ ＰＣ（プログラムカウンタ） ２５ ＵＰ信号ライン ３０ コントロール信号ライン
Claims (3)
- 【請求項１】 ＶＧＣ（１５）と関数回路Ｆ（１６3 ）
とを有するＳＱＰＧ本体部（１０）と、ＴＴＢ（１８
ｉ）とＰＣ（１７ｉ）を有する複数のバッファメモリボ
ード（１１ｉ）と、上記ＳＱＰＧ本体部（１０）と上記
複数のバッファメモリボード（１１ｉ）との間に設けら
れたＵＰ信号ライン（２５）とを有して試験パターンを
発生するパターン発生器（３3 ）において、 上記ＳＱＰＧ本体部（１０）と上記複数のバッファメモ
リボード（１１ｉ）との間に少なくとも１本以上のコン
トロール信号ライン（３０）を具備することを特徴とす
る半導体試験装置用パターン発生器。 - 【請求項２】 コントロール信号ライン（３０）は、予
め決められたプロトコルに従って、伝送スタート信号に
続きジャンプ先の格納番地が記述されたコントロール信
号を伝送するコントロール信号ライン（３０）であるこ
とを特徴とする請求項１記載の半導体試験装置用パター
ン発生器。 - 【請求項３】 ＳＱＰＧ本体部（１０）と複数のＴＴＢ
（１８ｉ）とが複数のボードに分散配置されたパターン
発生器（３3 ）において、 分散配置されたＴＴＢ（１８ｉ）を有するそれぞれのバ
ッファメモリボード（１１ｉ）に、ＵＰ信号を受けてＰ
Ｃ値を１づつインクリメントし、コントロール信号を受
けてジャンプ先のＰＣ値に再設定するアドレス発生用の
ＰＣ（１７ｉ）を設け、 パターン発生シーケンスにおいて、ＵＰ信号と、ジャン
プ先である任意のＰＣ値を生成しシリアルデータもしく
はシリアル・パラレルデータに変換したコントロール信
号とを生成し出力するＳＱＰＧ本体部（１０）を設け、 上記シリアルデータもしくはシリアル・パラレルデータ
のコントロール信号を個々のバッファメモリボード（１
１ｉ）のＰＣ（１７ｉ）に伝送する少なくとも１本以上
のコントロール信号ライン（３０）を設け、 上記ＵＰ信号を個々のバッファメモリボード（１１ｉ）
のＰＣ（１７ｉ）に伝送するＵＰ信号ライン（２５）を
設け、 以上を具備したことを特徴とする半導体試験装置用パタ
ーン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250958A JPH1078476A (ja) | 1996-09-02 | 1996-09-02 | 半導体試験装置用パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250958A JPH1078476A (ja) | 1996-09-02 | 1996-09-02 | 半導体試験装置用パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1078476A true JPH1078476A (ja) | 1998-03-24 |
Family
ID=17215549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8250958A Withdrawn JPH1078476A (ja) | 1996-09-02 | 1996-09-02 | 半導体試験装置用パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1078476A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008016117A1 (de) | 2007-03-20 | 2008-09-25 | Advantest Corp. | Prüfungsvorrichtung und elektronische Vorrichtung |
| DE112008000737T5 (de) | 2007-03-21 | 2010-01-14 | Advantest Corp. | Prüfgerät und elektronische Vorrichtung |
| US7716541B2 (en) | 2007-03-21 | 2010-05-11 | Advantest Corporation | Test apparatus and electronic device for generating test signal to a device under test |
-
1996
- 1996-09-02 JP JP8250958A patent/JPH1078476A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008016117A1 (de) | 2007-03-20 | 2008-09-25 | Advantest Corp. | Prüfungsvorrichtung und elektronische Vorrichtung |
| US7743305B2 (en) | 2007-03-20 | 2010-06-22 | Advantest Corporation | Test apparatus, and electronic device |
| DE112008000737T5 (de) | 2007-03-21 | 2010-01-14 | Advantest Corp. | Prüfgerät und elektronische Vorrichtung |
| US7716541B2 (en) | 2007-03-21 | 2010-05-11 | Advantest Corporation | Test apparatus and electronic device for generating test signal to a device under test |
| US7725794B2 (en) | 2007-03-21 | 2010-05-25 | Advantest Corporation | Instruction address generation for test apparatus and electrical device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |