JPH0434110B2

JPH0434110B2 -

Info

Publication number: JPH0434110B2
Application number: JP56092921A
Authority: JP
Inventors: Jerarudo Yakobuson Robaato
Original assignee: Zehntel Inc
Current assignee: Zehntel Inc
Priority date: 1980-06-17
Filing date: 1981-06-16
Publication date: 1992-06-04
Also published as: EP0042222A3; EP0042222A2; EP0042222B1; DE3174545D1; EP0154048A2; US4339819A; EP0154048A3; JPS5766369A; CA1158776A

Description

【発明の詳細な説明】

（産業上の利用分野）本発明はインサーキツトデイジタルテスタに関
し、特に例えばマイクロプロセツサの如きバス系
（バス指向）の電子部品を試験するための試験用
信号を発生する回路に関する。本文に使用しているように、インサーキツトデ
イジタルテスタは、試験信号が供給される電気的
接続部が別の論理素子の出力に接続されているか
いないかにかかわらず回路を試験することができ
るテスタのことをいう。インサーキツトテスター
はデイジタル試験信号を通常、論理的接地状態に
ある論理素子の出力端に発生供給し、その出力を
この論理素子を損傷させずに論理的高電位の状態
にする。つまり「インサーキツト」とは被試験素
子又は回路が、試験信号を供給しその出力をモニ
タする上で、周囲の回路から分離、即ち除去され
なくてよいことを意味する。（従来の技術および発明が解決しようとする課
題）米国特許第4216539号（本出願の譲受人に譲渡
されている。また本願にその内容をとり入れる。）
に見られる如く、従来のインサーキツトデイジタ
ルテスタは、被試験回路中の部品を試験するため
の各種のデイジタル試験信号を発生することので
きるネイルベツド固定板に各ピンを有するデイジ
タル試験信号発生器を備えている。しかし、一部
の部品は、その電気的性能を適当に試験するため
には特に複雑な試験信号パターンを必要とする。
かかる部品の一つとしてマイクロプロセツサチツ
プがある。かかる部品は一般に、バス系デバイス
であり、データ又はアドレスを表わす複数線デー
タバス信号の発生を必要とする。更に、データバ
ス信号の発生系列を正しく実行、即ち設定するた
めには、マイクロプロセツサがその内部シーケン
スを良好に行い得る前に一連の制御信号がデータ
バス信号と同時に進行即ち発生しなければならな
い。マイクロプロセツサは、命令フエツトサイク
ル、メモリ読取りサイクル、メモリ書き込みサイ
クル等の繰返し選択シーケンスを用いてその命令
の凡てを実行するから、この必要とする複雑な試
験信号パターンを発生し、かつこれらを長いパタ
ーン状に発生するためには、その必要とする試験
用パターンを発生するための試験サイクル中、使
用されるデータを発生する試験信号を記憶するの
に要するピンメモリの数をできるだけ少なくする
手段を設けなければならない。（課題を解決するための手段）従来のものより優れた利点と新規性を用いてこ
の複雑な試験信号パターンを発生する問題を解決
するために、本発明に於いては、バス系（バス指
向）デバイス用の試験信号をデータバス試験信号
とプロトコル試験信号又は制御試験（以下単にプ
ロトコル試験信号という）とに二分した。データ
バス試験信号は並列のワードの状態で複数本の線
を含むデータバスに供給し、データ又はアドレス
として働くようにした。複数のプロトコル試験信
号の各々は、全プロトコル試験信号を並列に見た
場合に、デバイスが通常の意図された機能遂行に
必要な情報をデバイスに伝えるプロトコル系列
（シーケンス）を決定するような時間的関係をも
つて発生される。デバイスの全機能は、この所定
のプロトコルシーケンスをもとにして、デバイス
の各機能を試験するのに必要とされるプロトコル
シーケンスを繰り返して発生することにより達成
される。本発明において、データバス試験信号、制御
（プロトコル）試験信号を発生して被試験回路の
バス系電子部品を試験するインサーキツトデイジ
タル試験装置に用いられる回路を開示する。この
回路は、複数のデータバス線に対するデータバス
試験信号発生データを記憶するためのデータメモ
リより構成される。このデータバス試験信号発生
データは所定の連続したデータメモリアドレスに
従つてこのデータメモリから出力されるものであ
る。複数のプロトコル試験信号によりそれぞれ規定
される複数のプロトコルシーケンスに対するプロ
トコル試験信号発生データを記憶するのにプロト
コルメモリが設けられる。このプロトコル試験信
号は所定の連続したプロトコルメモリアドレスに
従つて発生され、プロトコルメモリに記憶された
各プロトコルシーケンスは開始アドレスにて始ま
り、最終メモリアドレスで終了する。この所定の
シーケンスをデータメモリとプロトコルメモリに
供給したアドレスから発生するためには、シーケ
ンスコントローラが設けられる。このコントロー
ラは、プロトコルメモリに対し所定の系列の開始
アドレスを発生してこのプロトコルシーケンスの
中から選択してプロトコルシーケンスを発生す
る。更にコントローラはデータメモリに記憶した
データバス試験信号発生データにより指定される
データバス試験信号を発生することができる。このコントローラは、命令を記憶するランダム
アクセスメモリを有するプログラムされたプロセ
ツサにより構成され、命令がこのプロセツサによ
り実行されると、発生すべきプロトコルシーケン
スの所定系列の開始アドレスが出力される。ま
た、このコントローラは、プロセツサの出力に接
続され、プロセツサによつて出力されたと同じシ
ーケンスでプロトコルシーケンスの開始アドレス
を一時的に記憶し出力するバツフアメモリ装置を
有する。バツフアメモリ装置は、一部でも記憶場
所が空いているとき、プログラムされたプロセツ
サに対しランコマンド信号を発生する。またコン
トローラはさらにプロトコルメモリアドレスカウ
ンタ、シーケンス長メモリ、データメモリアドレ
スカウンタ及び同期化手段を有する。プロトコルメモリアドレスカウンタはバツフア
メモリ装置からの出力に応じプロトコルメモリア
ドレスを発生し、シーケンス長メモリは制御メモ
リアドレスに応じて所定の系列のプロトコル及び
データのメモリアドレスを発生させるイネーブル
信号を出力する。このイネーブル信号は、プロト
コルメモリアドレスカウンタにバツフアメモリ装
置からの次のプロトコルシーケンス開始アドレス
をロードし得る最終アドレス信号と、データメモ
リにデータバス試験信号を選択的に発生させ得る
データメモリイネーブル信号と、データメモリア
ドレスカウンタを所定シーケンスのデータメモリ
アドレス中の次のデータメモリアドレスに歩進さ
せ得るデータメモリアドレス歩進信号とから構成
される。データメモリアドレスカウンタは上述の
シーケンス長メモリイネーブル信号に応じてデー
タメモリアドレスを発生する。同期化手段の主な
機能は最終アドレス信号に応じて、発生されるべ
き次のプロトコルシーケンスの開始アドレスで制
御メモリアドレスカウンタを更新することであ
る。本発明は、中央処理装置と使用できるようにし
たインサーキツトデイジタル試験装置に適用する
ことができ、被試験回路からのデイジタルレスポ
ンス試験信号をモニタするレスポンス信号線が含
まれ、さらに、機能テスタと、被試験回路の端子
に接触させるための一組のテストピンと、複数の
試験信号発生器と、レスポンス信号選択手段とが
含まれる。この機能テスタは試験サイクル中レス
ポンス信号線に現われる信号の機能試験を行な
う。この試験の結果は、中央処理装置により分析
されて被試験回路の部品の電気的性能が求まる。また、テストピン群は被試験回路の端子に選択
的に接触してその入出力信号点を取り出すのに用
いる。このテストピン群の各々に対し試験信号発
生器が設けられる。各試験信号発生器は、(a)複数
個のデータバス線用のデータバス試験信号を発生
するためのデータバス試験信号発生データが所定
の連続したデータメモリアドレスに応じて出力さ
れ、これらのデータバス試験信号発生データを記
憶する上記各テストピン対応で設けられた複数個
のデータメモリと、(b)所定の連続したプロトコル
メモリアドレスに応じて発生された複数個のプロ
トコル試験信号により複数個ののプロトコルシー
ケンスのそれぞれが規定され、そのような複数個
のプロトコルシーケンス用の複数個のプロトコル
試験信号を発生するための、開始アドレスで始ま
り、最終アドレスで終了するプロトコル試験信号
発生データを記憶する上記各テストピン対応で設
けられた複数個のプロトコルメモリと、 (c)上記テストピンに接続され、上記データメモ
リおよびプロトコルメモリからの試験信号発生デ
ータに応じて、上記入力点のデータバス試験信号
またはプロトコル試験信号の発生を生じさせるド
ライバ手段とを含んでいる。レスポンス試験選択
手段はテストピンのいずれか一つの信号を機能テ
スタのレスポンス信号としてレスポンス信号線に
選択的に供給する。本発明はプログラムされたメ
モリを備えるデイジタル試験信号発生器を改良し
たものである。（実施例）イン・サーキツトデイジタルテスタ先ず、第１図を参照して、本発明を適用したイ
ンサーキツトデイジタル試験装置１の動作を説明
する。第１図の試験装置１はテストサイクルを生
じ、このサイクル中で、被試験回路あるいはデバ
イス（DUT）２６の電気的接続点に、複数のド
ライバ／レシーバ板２０，２２により発生した所
定のデイジタル試験信号が与えられる。このドラ
イバ／レシーバ板２０，２２によつて発生したデ
イジタル試験信号は、DUT２６が配置されたネ
イルベツド２４を介してDUT２６の選択された
接続点に供給され、またその発生はテストヘツド
コントローラ１４とプログラム可能シーケンスコ
ントローラ１８により制御される。ドライバ／レシーバ板２０，２２の動作モード
にはグレイコードモードとプロトコル／データモ
ードの二つのモードがある。すべてのドライバ／
レシーバ板が動作できるのはプロトコル／データ
モードではなく、グレイコードモードの方であ
る。説明の便宜上、ドライバ／レシーバ板２２が
両モードで動作できる唯一のものとする。米国特
許第4216539号（本願にこの内容をとり入れる）
はグレイコードテスト信号で動作するインサーキ
ツトデイジタルテスタを述べている。本発明は、
そのインサーキツトデイジタルテスタと関連して
動作して、もつと容易に、マイクロプロセツサの
如きバス系デバイスを試験するのに必要とされる
試験信号パターンに適応するデイジタル試験信号
発生能力を延ばすものであるが、かかるパターン
発生は、ある程度、グレイコード試験信号を用い
て行なうことができる。本発明はマイクロプロセ
ツサの如きバス系デバイスの唯一無二の試験性に
関連して開示および議論されているが、如何なる
種類のデイジタル論理デバイスに対しても試験信
号を等しく発生することができる。バス系デバイスに対するもつと複雑な試験信号
パターンの発生条件に更に容易に適応するために
は、ドライバ／レシーバ板２２に対応して動作す
るプログラム可能シーケンスコントローラ１８を
第１図のインサーキツトデイジタル試験装置１に
具備するようにする。本発明は、ネイルベツド２
４の各テストピンがそれに対応して試験信号発生
データを記憶するピンメモリを持ち、それにより
各テストピンに対し希望の試験用信号を発生す
る。テストヘツドコントローラ１４は、レスポンス
信号線１７に現われる信号に対し、前もつて選ん
だ数種の試験項目のうちの任意の一つを行なう機
能テスタ１６を有する。また、ドライバ／レシー
バ板２０，２２は、被試験回路の電気接続点の中
の一点に現われる信号をレスポンス信号線１７に
供給すべき信号として選択する選択手段を有す
る。機能テスタ１６は、イネーブル信号
（LISTEN^*）が論理ゼロのときレスポンス線１
７に対するその機能試験を行ない、この場合信号
（LISTEN^*）はプログラム可能シーケンスコン
トローラ１８により発生され、テストヘツドコン
トローラ１４に供給される。このテストヘツドコ
ントローラ１４の内部には同様な「LISTEN」
信号があり、これは、コントローラ１８からの信
号（LISTEN^*）と結合して機能テスタ１６にレ
スポンス線１７上の信号に「耳を傾むける」
（LISTEN^*）ようにさせる。もし、インサーキ
ツト試験装置がプロトコルデータモードで動作す
る場合、プログラム可能シーケンスコントローラ
１８は、そのテストサイクルの終了後、テストヘ
ツドコントローラ１４に対し「HALT」コマン
ドを発生する。即ち、テストヘツドコントローラ
１４は普通にテストサイクルを発生するが、プロ
トコル／データモードのときプログラム可能シー
ケンスコントローラ１８により、所定のシーケン
スのプロトコル、データ試験信号が発生したとき
そのテストサイクルを終了する信号「HALT」
が発生される。このテストサイクルの発生の監視とそのテスト
サイクル中発生されるべき各種デイジタル試験信
号の選択は中央処理装置（CPU）１０が行なう。
CPU１０はＩ／Ｏインターフエイス１２を介し
てテストヘツドコントローラ１４とプログラム可
能シーケンスコントローラ１８とに対して信号を
送受する。テストサイクルの開始前に、ドライ
バ／レシーバ板２０，２２に対しCPU１０によ
りそのテストサイクル中必要とするデイジタルテ
スト信号発生データが送出され、また、テストサ
イクル情報、例えばテストサイクル長、機能テス
タ１６により行われるべき特定の機能試験や、ク
ロツキング信号周波数「MCKL」、その他のデー
タなどがテストヘツドコントローラ１４に供給さ
れる。もし、テストサイクルがプロトコル／デー
タモードで行なわれるとすれば、プロトコルシー
ケンスに対し選択するのに必要な情報及びピンメ
モリアドレスのシーケンスを発生して希望の波形
を発生するのに必要な情報はプログラム可能コン
トローラ１８に送出される。 CPU１０からコマンドが発せられと、必要と
する各種デイジタル試験信号がDUT２６の所定
の入力に与えられ、レスポンス線１７上にレスポ
ンスを生ずるテストサイクルが発生する。このテ
ストサイクルの終了後、機能テスタ１６の結果が
Ｉ／Ｏインタフエイス１２を介してCPU１０に
送出され、更に処理される。ドライバ／レシーバ
板２０，２２にグレイコードテスト信号を生ずる
ためには、テストヘツドコントローラ１４により
一組のグレイコードメモリアドレスが発生され
る。このグレイコードメモリアドレスは両ドライ
バ／レシーバ板２０，２２に供給される。テスト
サイクル中、プロトコル／データテスト信号を生
ずるには、プログラム可能シーケンスコントロー
ラ１８により一組のプロトコル／データメモリア
ドレスが発生されるが、このアドレスはドライ
バ／レシーバ板２２にのみ供給される。ドライ
バ／レシーバ板２０に適当なアドレス選択回路が
設けられ、テストヘツドコントローラ１４とプロ
グラム可能シーケンスコントローラ１８からのピ
ンメモリアドレスを選択してピンメモリからそこ
に記憶されたプログラムデイジタルテスト信号発
生データを出力する。プロトコルコントロールデータの概念第６図ｂに於いて、マイクロプロセツサチツ
プ、例えば、インテル社製Model 8085マイクロ
プロセツサのブロツク図が示され、その入出力信
号線には番号を付した。また、この入出力信号線
に現われる信号から見たマイクロプロセツサチツ
プの外部に対しては、第６図ｃのタイミング図に
示すように、マイクロプロセツサの内部動作がよ
くわかる。第６図ｃには、マイクロプロセツサが
その通常の機能を果す時のその入出力ピンに現わ
れるデイジタル信号が示されている。例えば、第
６図ｂに示したマイクロプロセツサにより行われ
る異なる４サイクルを第６図ｃに示す。マイクロ
プロセツサがメモリから特定の主メモリアドレス
の内容をフエツチする（取り出す）メモリフエツ
チサイクルを示す。この機能を達成するには、マイクロプロセツサ
は最初にアドレスを、そのフエツチサイクルの初
期部分の間にアドレスバスA0〜A15に送出しな
ければならない。そのアドレスは通常マイクロプ
ロセツサに基づいた主メモリに供給される。主メ
モリの機能はマイクロプロセツサにより必要とさ
れる命令とデータを記憶することである。そのフ
エツチサイクルの適当な時に、その特定のメモリ
アドレスにあるデータはマイクロプロセツサの入
力信号としてアドレスバスA0〜A7のデータバス
部分に現われる。読み取りコマンドRD^*（リード
コマンド）が高い論理状態に移行したとき、アド
レス／データバスA0〜A7に現われるデータはマ
イクロプロセツサに同時に入力され、そのフエツ
チサイクルを完了する。また、第６図ｃのタイミング図には、マイクロ
プロセツサによる読み取りサイクルと書き込みサ
イクルが示されている。読み取りサイクルでは、
アドレスバスA0〜A15にもう一度アドレスがマ
イクロプロセツサにより出力され、データが読み
とられるべき主メモリのメモリアドレスを指定す
る。読み取りサイクルの適時に、その指定された
メモリアドレスのデータはアドレスバスA0〜A7
のデータバス部に利用でき、RD^*信号によりマ
イクロプロセツサに供給される。書き込みサイク
ルでは、マイクロプロセツサによりアドレスバス
A0〜A17に対し、データを書き込むべきメモリ
の箇所を示すアドレスが供給される。アドレス線
A0〜A15へのアドレスに従い、アドレスバスの
データバス部に対し記憶すべきデータがマイクロ
プロセツサにより供給される。書き込みサイクル
の適時に、書き込みコマンドWR信号が発生し、
通常は、主メモリによりアドレス／データバス
A0〜A7に現われるデータを前に指定したメモリ
アドレスに供給するようにさせる。最後に、第６
図Ｃに示すリセツトサイクルに於いて、リセツ
ト・インがマイクロプロセツサに対し出力され、
マイクロプロセツサの内部回路を初期化し、その
結果他のサイクルのいずれも開始することができ
る。マイクロプロセツサ8085「インサーキツト」を
実施するためには、図示の４つのサイクルのいず
れも必要とする場合、第６図ｃに示すようにデイ
ジタルテスト信号を発生しなければならない。特
定の被試験プロセツサとその特定の命令セツト
は、プロセツサの各種サイクルが、そのデバイス
の各性能を試験するために、如何なる順序で発生
されるかを命令することになる。本発明のプログ
ラム可能シーケンス発生器はバス系デバイス、例
えばマイクロプロセツサを試験するのに必要とさ
れる各種試験信号をプロトコル試験信号とデータ
バス試験信号に分けて持つている。更に第６図ｃにおいて、図示の４つのサイク
ル、即ち、フエツチサイクル、読み取りサイク
ル、リセツトサイクル及び書き込みサイクルの
各々は以後プロトコルシーケンスと呼ぶ。アドレ
スバス信号線A0〜A15（アドレス／データバスA0
〜A7）に現われる信号はデータ信号であり、そ
の他のすべての入出信号はコントローラ信号から
なる。選択されたプロトコルシーケンスを行なう
には、コントロール信号のすべてのものが発生さ
れる必要はない。例えば、信号X₁，X₂、
READY及びRESET^*は第６図ｃに示す各プロト
コルシーケンス中、所定の順序で生じなければな
らない。各プロトコルシーケンス中、マイクロプロセツ
サの必要とするコントロール及びデータ信号の各
各の特定のタイミングシーケンスを定義し、また
試験信号発生データをプログラムして、ネイルベ
ツド２４の試験信号発生器の各々に関連したピン
メモリに入れ、各シーケンスを発生するようにす
れば、そのピンメモリの開始及び最終アドレスを
単に指定することによりどのようなマイクロプロ
セツサのサイクルも繰返し発生することができ
る。即ち、開始及び最終メモリアドレスの系列を
順次発生すれば、プロトコルシーケンスの希望す
る如何なる系列も発生し得る。事実、テストピン
に接続されているピンメモリに記憶された試験信
号発生データは、プログラム可能シーケンスコン
トローラ１８により順次呼び出され各プロトコル
シーケンスに必要とされるコントロール及びデー
タ信号を発生する一連のコンピユータプログラム
サブルーチンと全く同様に働く。第６図ｂに示す
マイクロプロセツサに対し試験プログラムを実行
する本発明のプログラム可能シーケンス発生器の
使用例を以下のサンプルテストプログラムの項で
説明する。プログラム可能なシーケンス発生器プロトコル／データドライバ／レシーバ板２２第２図に於いてプログラム可能シーケンスコン
トローラ１８とドライバ／レシーバ板２２とにつ
いての詳細なブロツク図を示しているが、各ドラ
イバ／レシーバ板２２は８個のデータバス信号と
８個のプロトコルコントロール信号を発生するこ
とができる。上述の様に、各ドライバ／レシーバ
板２２は、各ドライバ／レシーバ板と対応した16
本のテストピンに対してデイジタル試験信号を発
生するためのプロトコル／データモードと同様に
グレイコードモードで両方を働かすことができ
る。プロトコル／データモードに於いては、８個
のテストピンはデータメモリ５２からのデータバ
ス試験信号を受け、残りの８個のテストピンはプ
ロトコルメモリ５４からのプロトコル試験信号を
受ける。データメモリ５２とプロトコルメモリ５
４に対応するのは、その各メモリからのデイジタ
ル試験信号発生データを、各テストピンに接続さ
れた選択可能Ｄリレーを介してDUTに供給され
る論理レベルに変換するドライバ手段５６であ
る。また各テストピンに接続されるものは別の３
個の選択可能スイツチ、即ちＥ，Ｆ，Ｇスイツチ
である。このＥ，Ｆ，Ｇサの試験プログラムにつ
いては、第１の命令は直送の命令を含んだ場所の
次のメモリのアドレスの内容をアキユミユレータ
に直送転送（MVI55、Ａ）することである。こ
の直接命令は、MVI命令の実行を完全に行なう
のに次のメモリアドレスの内容を必要とするか
ら、読み取りサイクルはMVI命令のフエツチサ
イクルに従う。この読み取りサイクル中、読み取
られるべきメモリ位置のアドレスはマイクロプロ
セツサにより出力され、その指定のアドレス55の
内容は、本発明により発生された試験信号により
アドレス／データバス線に同時に供給される。読
み取のスイツチはすべて、ドライバ／レシーバ板
２０，２２のすべてに対してこれらの３個のバス
に接続されるようにバス配線されている。Ｆバス
はレスポンス信号線１７の働きをする。ドライバ手段５６の出力に試験信号を発生する
には、データメモリ５２とプロトコルメモリ５４
とアドレスを供給する。このデータメモリとプロ
トコルメモリは、各アドレス指定された場所に２
ビツトのデイジタル信号発生データを出力し、特
定のドライバ／レシーバ板に対応した各テストピ
ンに対し１個のデイジタルテスト信号を生ずる
が、この場合、どのモードで行なわれるかには関
係しない。本発明の好ましい実施例については、
データメモリ５２もプロトコルメモリ５４も1024
個のメモリアドレスを有し、またアドレス指定さ
れた各々のメモリの場所には16ビツトのデイジタ
ル情報が記憶され、かつ８個の試験信号に対して
２ビツト記憶される。この1024個のメモリの場所
をアドレス指定するには、10ビツトのバイナリア
ドレスが必要とされる。上述したように、各ドライバ／レシーバ板２２
はグレイコード信号とプロトコル試験／データ試
験信号のいずれかを発生するように作動し得る。
第４図は16個までのデイジタルテスト信号を発生
する典型的なドライバ／レシーバ板のための、デ
ータおよびプロトコルメモリのマツプを示すもの
である。ドライバ／レシーバ板２０，２２につい
ては、グレイコードモードで動作する場合、上記
16個のメモリアドレスのみがデータメモリ５２と
プロトコルメモリ５４に使用され、グレイコード
試験信号発生データを記憶する（第４図のメモリ
ーロケーシヨン1023〜1007参照）。プロトコル／
データモードで動作する場合、データメモリとプ
ロトコルメモリのアドレスのすべては、データ試
験信号とプロトコル試験信号とに対して試験信号
発生データを記憶するのに利用できる。第１図に示すように、グレイコードメモリアド
レスを生ずるのはテストヘツドコントローラ１４
である。このアドレスは両タイプのドライバ／レ
シーバ板２０，２２に供給される。更に第２図に
示すように、４ビツトのグレイコードメモリアド
レスは、プログラム可能シーケンスコントローラ
１８により出力された10ビツトプロトコルメモリ
アドレスの４個の低次ビツトと共に多重装置４
８，５０に供給される。ドライバ／レシーバ板２
２がプロトコル／データモードで動作するとき、
信号GRY／PSGは適切な論理状態にあり、２−
１多重装置４８，５０に４個の低次ビツトのデー
タアドレスをデータメモリ５２の４個の低次ビツ
トのアドレス入力に対し供給させるようにし、ま
たプロトコルメモリアドレスの４個の低次ビツト
をプロトコルメモリ５４の４個の低次のアドレス
入力に対し供給するようにさせる。残りの６個の
高次アドレスビツトはデータアドレスとプロトコ
ルメモリアドレスから３−状態バツフア（図示せ
ず）を介してデータメモリ５２とプロトコルメモ
リ５４にそれぞれ供給される。グレイコードモー
ド動作のとき、この高次アドレスビツトは高レベ
ルに保持される。従つて、グレイコード信号発生
データを記憶するのに用いられる16個のメモリの
場所は最後の16個のメモリの場所となる。データ
メモリアドレスとプロトコルメモリアドレスは所
定のシーケンスでコントローラ１８により発生さ
れ、デイジタル信号発生データをその対応するド
ライバ手段５６に出力し、被試験バスデバイスを
試験するのに要する希望のデータバス試験信号と
プロトコル試験信号を生ずる。第３図ａには、第２図に示したデータメモリ５
２の詳細な回路図が示されているが、この図に於
いて、第１および第２のメモリ部、即ちデータメ
モリ部５８とデータイネーブルメモリ部６０が示
され、これらはデータメモリ５２の一部によつて
構成される。各メモリ装置５８，６０は124ビツ
トメモリであり、前述したように、デイジタル情
報の２ビツトは、１個のデイジタルテスト信号を
発生するのに、ドライバ手段５６が必要とするも
のである。この２ビツトの情報はそれぞれ、デー
タビツトと、データイネーブルビツトと呼ぶ。第３図ｂには、各メモリ場所に２ビツトのデイ
ジタル情報が記憶されたｎ個のメモリアドレスを
もつたメモリ用のメモリマツプが示してある。各
メモリアドレスはそのメモリに示してあるが、デ
ータ（Ｄ）ビツトがデータイネーブル（Ｅ）ビツ
トに対応しいる。第３図ｂに示したメモリはメモリ部５８，６０
からのデイジタル情報をどのように結合してテス
トピン１に対しデイジタル試験信号を発生するか
を示している。即ち、線８２にデータビツトが現
われ、線８４にデータイネーブルビツトが現われ
る。本発明による好ましい実施例では、1024×４ビ
ツト配列のメモリチツプからデータメモリ５２と
プロトコルメモリ５４を構成している。従つて、
第３図ａに示すメモリ部５８，６０は４個のデー
タバス試験信号のみを生ずることができるが、ド
ライバ／レシーバ板２２の各々が総計８個のデー
タバス試験信号を生ずることができる。第３図ａ
に示す回路構成を２個用いれば残る４個のデータ
信号を発生する。上述の技術に関して通常の技術
を有する者ならば、本発明を構成するために、異
なる数のメモリアドレスと各アドレスの異なるビ
ツト数を有する異なるメモリを選ぶことは明らか
である。例えば、メモリ部５８，６０の信号発生
容量を２倍にするのに２ビツト1024×２ビツトメ
モリを４個選ぶことができよう。更に、第３図ａに於いて、データメモリ部５８
とデータイネーブルメモリ部６０に記憶されるそ
れぞれのデイジタル信号発生データは、AND／
OR選択ゲート回路６２とクワツドラツチ回路６
４からなる識別論理回路に供給される。これら２
個のデバイス６２，６４は直列に接続され、クワ
ツドラツチ回路６４の出力はＢ−入力として
AND／OR論理ゲート回路６２にフイードバツク
される。ゲート回路６２のＡ−入力はデータメモ
リ部５８かデータイネーブルメモリ部６０のいず
れかからの４ビツトである。論理ゲート回路６２
とラツチ回路６４の機能は、まずドライバ／レシ
ーバ板２２がグレイコードで動作しているとき、
線８３の論理レベルは、論理１がデータメモリ部
５８から読み取られるごとに、発生したデイジタ
ル出力テスト信号は状態を変えれることになるか
らデータメモリ部５８から線８２上に論理１が現
われるごとに、論理状態を変えるように働く。ドライバ／レシーバ板２２がプロトコル／デー
タモードで動作する場合、信号線８３に発生する
論理レベルはデータメモリ部５８から信号線８２
に現われる論理レベルに従うようになる。即ち、
データメモリ部５８により出力された論理レベル
は、グレイコードモードの場合のようにそのデイ
ジタル信号の移行を指定するよりはむしろ、ドラ
イバ増幅器５５の出力に現われる論理レベルを指
定する。グレイコード及びプロトコル／データモ
ードについては、信号線８５に論理１が現われる
とき、信号線８３の論理レベルはドライバ増幅器
５５を介し、線８７に現われ、テストピン１に対
応したＤ−選択可能リレーに与えられる。メモリ
部６０に記憶されたデータイネーブルデータは動
作モードに従い選択され、出力論理レベルがその
試験信号に対し発生されることになつている場合
に、その対応したラツチ回路６５の出力に論理１
を生じさせる。シーケンスコントローラ１８は更にデータイネ
ーブル信号即ちDATA ENABLEを生じ、各論
理ゲート回路６２に供給される。このデータイネ
ーブル信号が真のとき、ゲート回路６２とラツチ
回路６４の結合回路がその対応するドライバ手段
５６から如何なる論理信号も発生しないようにす
る。この特徴によれば、被試験デバイス自体が、
インサーキツトテストによりモニタされる線に論
理レベルを発生しているとき、そのアドレス／デ
ータバス線からのデータバス試験信号をすべて除
去することができる。論理ゲート回路６２に対す
る動作モードの選択は信号GRY／PSGの論理レ
ベルにより指定され、クワツドラツチ回路６４，
６５に対するクロツク信号はDSYNCとESYNC
信号に基いて供給される。本発明の好ましい実施
例については、論理ゲート回路６２がモノリシツ
クメモリ社によりPAL 14H4として製造販売さ
れている。このデバイスはプログラム可能デバイ
スで512×４ビツトROMに相当する。このデバ
イスのプログラミングは本発明明細書終りの頁
（図面の簡単な説明の項の後）に表にして示した。第３図ａのデータメモリ５２に関して論じたメ
モリ構成はプロトコルメモリ５４に関するものと
同様であるが、このプロトコルメモリ５４に対応
したドライバ手段５６からのプロトコル試験信号
を発生させないイネーブル信号は、コントローラ
１８によつて生じない。第３図ａに示すのはドラバ増幅器、例えば増幅
器５６の詳細な回路図である。トランジスタスイ
ツチQ₁，Q₂，Q₃，Q₄の動作は通常の技術を有す
る者に対して周知であり明白であり、詳細な説明
は行なわないが１点について述べる。線８５上の
データイネーブルビツトが真のとき、ドライバ増
幅器５５は信号線８７に信号線８３に現われてい
る論理状態を出力する。即ち、もし線８３論理１
のとき、線８７は、DUT２６のV_cc電圧レベルの
相当する論理レベルにあり、また論理０ならば、
線８７もまた論理０である。一方、もし線８５上
のデータイネーブルビツトが偽であれば、３−状
態バツフア７０も２−入力ANDゲート回路６８
も線８３の論理信号に応じて出力を発生しない。
その結果、トランジスタQ₂とQ₄は不導通で、線
８７の信号は開回路となる。プログラム可能なシーケンスコントローラ１８第２図には、第１図に示したプログラム可能シ
ーケンスコントローラ１８のさらに詳細なブロツ
ク図を示す。プログラムシーケンスコントローラ
１８はプロトコルシーケンス制御装置２８とバツ
フアメモリ装置４０とプロトコルアドレスカウン
タ４４とデータアドレスカウンタ３６とプロトコ
ルシーケンス長メモリ３８と同期化手段４２とか
ら構成される。プロトコルアドレスカウンタ４４
とデータアドレスカウンタ３６はそれぞれ、プロ
トコルメモリ５４とデータメモリ５２のアドレス
を発生する働きがあり、またこれらのアドレスカ
ウンタには、テストヘツドコントローラ１４（第
１図参照）からのMCKLクロツク信号から導出
されたクロツクPSG MCKLが供給される。プロ
トコルシーケンス長メモリ３８はプロトコル試験
信号をイネーブル信号の形でデータアドレスカウ
ンタ３６に対して、また同期化手段４２を介して
プロトコルアドレスカウンタ４４に対しても供給
する。この信号により、各アドレスカウンタはド
ライバ／レシーバ板２２のデータメモリ５２とプ
ロトコルメモリ５４が必要とする所定の系列のア
ドレスを生じデータバス試験信号とプロトコル試
験信号を発生する。プロトコルシーケンス長メモ
リ３８のアドレス指定はプロトコルアドレスカウ
ンタ４４の出力により行なわれ、即ち、メモリ３
８からのイネーブル信号はプロトコル試験信号の
発生と同期する。プロトコルアドレスカウンタ４４のデータ入力
線は、テストサイクル中、発生されるべきプロト
コルシーケンスの開始アドレスを含むバツフアメ
モリ４０の出力に接続される。バツフアメモリ４
０は、本発明の好ましい実施では、先入れ先出し
（FIFO）メモリである。 FIFOメモリ４０とプロトコルアドレスカウン
タ４４間に同期化手段４２が接続され、これは
FIFOメモリ４０の内容を読み取り、出力信号線
に開始アドレスが存在するとき、その開始アドレ
スをプロトコルアドレスカウンタ４４に同時に供
給するようにする。好ましい実施例では、プロト
コルアドレスカウンタはFIFOメモリの内容によ
り指定される開始アドレスに始まりそのメモリ４
０に対する最後のアドレスが発生するまで続く各
プロトコル系列に対し連続したメモリアドレスを
発生する。同期化手段４２はUNLOADクロツク信号を
FIFO４０に供給し、次の開始アドレスを呼び出
す。そのアドレスが出力信号線に存在するとき、
信号OUTPUT RDYが発生し、同期化手段４２
に供給される。適時、同期化手段４２はプロトコ
ルアドレスカウンタ４４に対しロードクロツク信
号を発生し、そのカウンタにFIFOメモリ４０の
出力に存在する現在の開始アドレスを同時に供給
する。プロトコルシーケンス長メモリ３８は、現在の
プロトコルシーケンスの最後のアドレスが発生し
ているとき、同期化手段４２にこれを示す。プロ
トコルシーケンス長メモリ３８はドライバ／レシ
ーバ板２２にプロトコルメモリ５４と同じほどの
多くのアドレスを有し、それと同じ数のアドレス
信号の供給を受ける。従つて、各プロトコルシー
ケンスに対し最後のメモリアドレスに相当する場
所にプロトコル試験信号を記憶することにより、
そのアドレス発生時、論理信号LAST
ADDRESSがメモリ３８の出力に発生し、現在
のプロトコルシーケンスが終了したことを同期化
手段４２に指示するし、またFIFOメモリからの
次のプロトコルシーケンス開始アドレスがプロト
コルアドレスカウンタ４４にロードすることがで
きる。プロトコルシーケンス長メモリ３８は４個のイ
ネーブル信号を発生する。この信号は上述の
LAST ADDRESSとLISTEN^*とDATE
ADVANCE、及びDATE ENABLEである。
LAST ADDRESSの機能は上述したように、プ
ロトコルアドレスカウンタ４４を発生すべき次の
プロトコルシーケンスに対する次のメモリ開始ア
ドレスにより更新することである。LISTEN^*信
号の働きは第１図について説明したように、テス
トヘツドコントローラ１４に含まれる機能テスタ
を選択的に使用可能にし、試験サイクル中レスポ
ンス線１７の信号を試験することである。プログ
ラム可能シーケンスコントローラ１８に発生した
信号LISTEN^*はテストヘツドコントローラ１４
に発生した内部的のLISTEN^*信号と結合し、機
能テスタ１６を制御する。イネーブル信号
DATE ADVANCEはPSG MCKLクロツク信号
によりDATE ADVANCE信号が真になるごと
にデータアドレスカウンタ３６を１アドレス歩進
させる。即ち、データアドレスカウンタ３６はプ
ロトコルアドレスカウンタ４４のように自走モー
ドではない。DATE ADVANCE信号は、デー
タアドレスカウンタ３６が歩進するごとにプロト
コルシーケンス長メモリ３８から発生しなければ
ならない。最後に、信号DATE ENABLEの機能として
は、データメモリ５２に対応したドライバ手段５
６によりデータメモリ５２に記憶したデータに従
つて、データテスト信号を発生することを可能と
することである。プロトコルシーケンス長メモリ
３８からのDATE ENABLE信号に応答するデ
ータメモリに対応したドライバ手段５６とは違つ
て、プロトコルメモリ５４に対応したドライバ手
段５６はコントローラ１８からイネーブル信号の
供給を受けず、テストサイクル中プロトコル信号
を発生させない。主として、ドライバ手段５６に
対するDATE ENABLE信号の機能は、増幅器
５５，５７の如きドライバ増幅器がその接続せる
データバス線に被試験デバイスにより発生した信
号がある間、その出力に開回路信号を確実に発生
することである。データバスのほとんどは２つの
目的をもつており、アドレスを送つたり、または
データを送つたりすることがある。ドライバ／レ
シーバ板２２がデータバス信号線に対しデイジタ
ルテスト信号を発生するのであれば、ドライバ手
段５６はDATE ENABLEにより使用可能とさ
れる。しかしながら、ドライバ／レシーバ板２２
により発生されないデータバス線のデータがある
場合、DATE ENABLEによりドライバ手段５
６はドライバ増幅器５５，５７の出力に開回路を
生じることはできない。また、第２図について説明すると、プログラム
可能シーケンスコントローラ１８は更に３−状態
バツフア装置３４，３５を有し、これにより
CPU１０からのプログラミングデータにバツフ
ア効果を与えてプロトコルシーケンス長メモリ３
８と、プロトコルシーケンス制御装置２８の一部
であるプロトコルコントローラメモリ３２に供給
される。テストサイクルの最初は、データアドレ
スカウンタ３６は常にアドレス０にセツトされて
いる。テストサイクル中各種プロトコルシーケンスの
発生を制御するのは、ビツトスライスプロセツサ
３０とプロトコルコントローラメモリ３２からな
るプロトコルシーケンス制御装置２８である。プ
ロトコルコントローラメモリ３２は、プロセツサ
３０がテストサイクル中実行するオペレーシヨン
コード又は命令を有する。メモリ３２は16ビツト
（PCM0〜PCM15）の語長を有し、上部４ビツト
（PCM12−PCM15）でプロセツサ３０に対する
マシーン実行可能コードとしての働きを持つ（第
７図ｂ参照）。プロトコルコントローラメモリ３
２の下部11ビツト（PCS0〜PCM10）はプロセツ
サ３０が必要とするデータを持ち、テストサイク
ル中発生されるべきプロトコルシーケンスの各種
開始アドレスの如きその命令を実行する。メモリ
３２から発生されるPCM11は、下部10ビツト
（PCM0〜PCM9）がFIFOメモリ４０にロードす
べき開始アドレスを規定する場合、FIFO４０に
ロードクロツク信号を与える。プロセツサ３０は
プロトコルコントローラメモリ３２をアドレス指
定して実行されるべき次の命令を出力する内部ア
ドレス指定回路を有する。また、このプロセツサ３０の命令実行速度はプ
ロトコルアドレスカウンタ４４がプロトコルメモ
リアドレスに所定の系列を発生する速度より速
い。FIFOメモリ４０の機能としては、比較的高
速にプロセツサ３０により発生した開始アドレス
にバツフア効果を与え、FIFOメモリ４０が充満
しているときプロセツサ３０により命令の連続的
実行を禁止することである。このようにして、プ
ロセツサ３０による命令の実行は必要に応じてお
り、FIFOメモリ４０が充満していないときと実
行すべきプロトコルコントローラメモリからの命
令が更に存在するときはいつでも必要とされる。プロトコルコントローラメモリ３２に記憶され
たプログラムの終了時には、プロセツサ３０は自
動的にルーピング状態となり、更に開始アドレス
がFIFOメモリ４０に出力されることはない。こ
の場合、FIFO発生信号はプロセツサ３０に、
FIFOメモリ４０の内容が各プロトコルシーケン
スの終了に応じて取り出され続ける間、そのルー
ピング命令を行なわせることができる。FIFOメ
モリ４０が空になると、OUT RDY信号は、も
はや当期化手段４２からのUNLOADクロツクに
応じて真の信号を生じない。この発生と共に、同
期化手段４２はロードクロツクLDACをプロトコ
ルアドレスカウンタ４４に対し生じないが、その
代りHALT信号を発生し、これをテストヘツド
コントローラ１４に入力する。HALT信号は現
在のテストサイクルの発生を終了する。本発明の
この好ましい実施例では、プロセツサ３０はアド
バンスマイクロデバイスModelNo. Am2910マイ
クロコンピユータを用いている。このAm2910に
関する資料はアドバンスマイクロデバイス社によ
る版権（1979）の発行No.AM−PUB003、
「Am2900系データブツクと関連サポート回路」
に見ることができる。バツフアメモリ装置４０及び同期化手段４２第５図について説明すると、この図では、バツ
フアメモリ装置４０と同期化手段４２の更に詳細
な回路図が示してある。本発明の実施例では、バ
ツフアメモリ装置４０はテキサスインスツルメン
ツによりModel SN74S225として製造販売され
ている５ビツトFIFOメモリ１１６，１１８の２
個からなり、10ビツトFIFOメモリを形成するよ
うに接続されている。これらのレジスタ（メモ
リ）は当業者には周知のように働くので、詳細な
説明は省略する。また第５図には、同期化手段４２の回路図が示
されている。テストサイクルの開始時には、同期
化手段４２は、バツフアメモリ装置４０から
OUTPUT READY信号が発生するとき信号1ST
ADDR（テストサイクル中の第１アドレス）を発
生するが、これはフリツプフロツプ１１０が、テ
ストサイクルの開始の前にリセツト入力にPSG
DCLR信号が発生することによりクリアされてい
るからである。1ST ADDRの発生と共に、信号
LDACがプロトコルアドレスカウンタ４４に対し
発生される。フリツプフロツプ９０はFIFOバツ
フアメモリ装置４０からのOUTPUT READY
信号に応じてイネーブル信号（Ｑ）をANDゲー
ト９２に供給する。 OUTPUT READYの状態によつて、プロト
コルアドレスカウンタ４４とバツフアメモリ装置
４０に対するロードクロツク信号LDACかまたは
テストヘツドコントローラ１４に対するHALT
信号が、プロトコルシーケンス長メモリ３８から
の信号LAST ADDRESSの発生時に生ず。
LAST ADDRESSが同期化手段４２のORゲート
９８とNANDゲート８６に入力され、NANDゲ
ート８６はHALT^*信号を発生し、ORゲート９
８は、ANDゲート９２にフリツプフロツプ９０
からのＱ出力と結合されロードクロツクLDACを
生ずる論理信を発生する。従つて、もし
OUTPUT READYが論理０で、バツフアメモ
リ装置４０に開始メモリアドレスが無いことを示
すとすれば、LAST ADDRESSの次の発生によ
り信号HALT^*がテストヘツドコントローラ１４
に供給されテストサイクルを終了する。もし、OUTPUT READY信号が論理１で、
別のプロトコルシーケンスが発生されるべきこと
を示していれば、信号LAST ADDRESSの発生
時、信号LDACが発生しその開始アドレスをプロ
トコルアドレスカウンタ４４にロードする。第１
のプロトコルシーケンスのその第１開始アドレス
をプロトコルアドレスカウンタ４４にロードする
には、信号1ST ADDRをテストサイクルの開始
時に発生する。この信号はORゲート９８の
LAST ADDRESSとAND論理を取り、第１の
LDACロードクロツクをプロトコルアドレスカウ
ンタ４４に供給する。テストプログラムのサンプル本発明を最も良く理解するには、テストプログ
ラムの例を参照してマイクロプロセツサの如きバ
ス系デバイスを働かすことである。第６図ｂに
は、インテル社製マイクロプロセツサ（Model
8085）を示し、またその入出力制御信号とそのア
ドレス／データバス線を示した。第６図ｃは、プ
ロセツサの４サイクル−フエツチサイクル、リセ
ツトサイクル、読み取りサイクル、書き込みサイ
クルに対して第６図ｂの各種入出力信号のタイミ
ング図である。第６図ａはテストサイクル中本発
明によりシミユレートされるマイクロプロセツサ
のアセンブラ言語で書かれた３組の命令のテスト
プログラムを示す。このテストサイクル中、機能
テスタ１６は適当な応答に対しマイクロプロセツ
サ発生の入出力信号の一つをテストする。このテ
ストプログラムの第１の命令MVIは16進数５５
をアキミユレータＡに直送することであり、第２
の命令INR ＡはＡ−アキユミユレータの内容を
歩進させることである。また第３及び最後の命令
STA，B5E3は16進数のアドレスB5E3を持つた
メモリ位置にＡ−アキユミユレータの内容を記憶
することである。また第６図ａには、マイクロプ
ロセツサがテストプログラムの３つの命令を実行
するのに通常アクセスする連続６個の主メモリア
ドレスに記憶するオペレーシヨンコードが示され
ている。第７図ａには、インサーキツトデイジタル試験
装置の言語で書かれた試験プログラムを示す。
CPU１０は試験プログラムの命令を、テストサ
イクル中実行して必要な試験信号を発生し被試験
マイクロプロセツサに試験プログラムを実行させ
るプロセツサ３０に対する命令に変換する。この
プロセツサ３０のプログラムは、プロトコルコン
トローラメモリ３２に現われるが、第７図ｂに示
される如くである。試験を開始するために、マイクロプロセツサの
リセツトサイクルを先ず行なう。リセツトサイク
ルはマイクロプロセツサの内部回路を初期化（初
期設定）する。マイクロプロセツサが試験プログ
ラム中の第１の命令を得るには、フエツチサイク
ルを行なわねばならない。この命令の目的はその
アドレス／データバスのマイクロプロセツサに、
プロセツサの内部回路が行なうオペレーシヨンコ
ードを入力することである。このマイクロプロセ
ツりサイクルの完了時に、命令MVI55、Ａは終
了する。マイクロプロセツサの試験プログラムに於ける
次の命令は第２のフエツチサイクルで求めなけれ
ばならない。命令INR Ａはマイクロプロセツサ
により更に入力又は出力サイクルを必要としない
から、Ａ−アキユミユレータの歩進の実行の終了
時に、別のフエツチサイクルを行なつてテストプ
ログラムの第３の命令を得なければならない。即
ち、第２、第３の命令を得るには２つの連続した
フエツチサイクルが生じなければならない。第７
図ａに示すテスターのプログラムはこの機能を
REPEAT FETCH TWO TIMESとして示して
いる。第３の命令はアキユミユレータの内容をメモリ
に記憶せよの命令STAである。この命令は命令
STAを記憶した場所に続く次の連続した２個の
メモリアドレスの内容を読み取り、アキユミユレ
ータの内容を記憶する場所のアドレス、B5E3を
得るようにしなければらない。従つて、試験プロ
グラムの第３の命令を得る第３のフエツチサイク
ルの終了時には、その命令に続く第２、第３のメ
モリアドレスの内容を得るため連続した２つの読
み取りサイクルを発生する必要がある。この２つ
の読み取りサイクルはREPEAT READ TWO
TIMESの実行時に試験プログラムに於いて行わ
れる（第７図ａ参照）。命令STAの実行の一部と
して、書き込みサイクルを開始してアキユミユレ
ータの内容を指定のメモリアドレス、例えば
B5E3に記憶しなければならない。書き込みサイ
クルの終了時、マイクロプロセツサテストプログ
ラムが完了し、プロセツサ３０は試験プログラム
命令HALTの実行時にルーピング状態となる。第７図ｂはプロトコルコントローラメモリ３２
の内容を示している。このコントローラメモリワ
ードの12〜15番目のビツトのオペコードはプロセ
ツサ３０により実行されるべき命令のバイナリコ
ードであり、マシーンにより実行可能である。こ
の命令オペコードに対応して、実行されるべきプ
ロセツサ３０に対するアセンブラ言語命令が示さ
れている。各プロトコルコントローラメモリ３２
ワード（０〜10ビツト目）のデータ部はその10進
数に変換して示してある。例えば、プロトコルコ
ントローラメモリ３２のアドレス０番は命令
LOAD FIFO40のデータ部の10進数26を記憶し
ている。この命令は命令のデータ部の内容26を
FIFOバツフアメモリ装置４０にロードすること
である。第７図ｃに、プロトメモリ５４とプロトコルシ
ーケンス長メモリ３８の内容を示す。これらのメ
モリはプロトコルアドレスカウンタ４４の出力で
アドレス指定されるからその２個のメモリのデー
タはプロトコルメモリアドレスの関数として互い
に並べて示してある。この実施例については、プ
ロトコルメモリ５４のデータビツトＤ（第７図ｄ
に示すデータメモリ５２に対しても同様に）のみ
を示すが、これはプロトコルメモリに対するデー
タイネーブルビツトＥがすべて論理１であるため
そうした。このイネーブルビツトＥは本実施例で
は論理１であるが、制御信号とデータビツト信号
を、Ｅイネーブルビツトを論理１により開回路に
供給してもよい。これは、ある論理デバイス、例
えば、マイクロプロセツサに対するDMAコント
ローラをテストする場合、望ましい。テストサイ
クルの一部の間は、インサーキツトデイジタル試
験装置かによつて数個の制御入力をシミユレート
し、またそのテストサイクルの別の箇所での間
は、DMA回路により数個の制御入力をシミユレ
ートする必要がある。プロトコル／データモード
については、トライバ手段５６により発生すべき
デイジタル試験信号は、データビツトが論理１で
あるときテスト信号中に変移を生ずるよりむしろ
メモリ５２，５４にデータの論理状態に従うべき
である（グレイコード動作モード）。更に、第６
図ｃに示した４個のマイクロプロセツササイクル
は、アドレス０に始まり、アドレス33に終るプロ
トコルメモリ５４に記憶する。フエツチサイクル
については、開始アドレスはプロトコルメモリア
ドレス０で、最後のアドレスはプロトコルメモリ
アドレス９である。同様に、読み取りサイクルに
ついては、開始アドレスは10で、最後のアドレス
は17であり、また、書き込みサイクルについて
は、開始アドレスは18、で最後のアドレスは25、
更にリセツトサイクルについては、開始アドレス
は26で最後のアドレスは33である。第７図ｄに、データメモリ５２に記憶したデー
タを示す。第６図ｂに示す如くアドレス／データ
バス線A0〜A7の信号はデータメモリ５２に記憶
したデータにより発生される。マイクロプロセツ
サはその主メモリとは別に試験されるべきである
から、データメモリ５２は、読み取りサイクル又
はフエツチサイクルを行なう場合、その主メモリ
から供給されるデータバス信号を発生する。ま
た、第７図ｄに示すのはデータメモリアドレス中
に記憶されたバイナリコードの等価16進コードで
ある。図から解るように、データメモリ５２のア
ドレス０，２，３に記憶されたデータの16進等価
データは第６図ａに示したマイクロプロセツサの
試験プログラム命令のオペコードに相当する。第７図ｂについて説明すると、プロトコルシー
ケンス制御装置２８のプロセツサ３０により実行
される第１の命令は、FIFO４０にリセツトサイ
クルの開始アドレスをロードすることである。本
実施例では、リセツトサイクルの開始アドレスは
アドレス26である。FIFO４０に今ある開始アド
レスで、同期化手段４２はそのアドレス26をプロ
トコルアドレスカウンタ４４にロードし、このカ
ウンタにより、直ちに、プロトコルメモリ５４と
その対応したドライバ手段５６に、被試験マイク
ロプロセツサのRESET IN入力（テスト端子３）
に対し論理低レベルを発生させる。プロトコルア
ドレスカウンタ４４は、最後のアドレス33に達す
る迄そのアドレスを増加し続ける。この点で、プ
ロトコルシーケンス長メモリ３８の内容は最後の
アドレスに対し論理１を出力し（第７図ｃ参照）、
同期化手段４２に、OUTPUT READYが真な
らば、次のプロトコルシーケンスの次の開始アド
レスをロードさせる。上述の様に、プロセツサ３
０はプロトコルアドレスカウンタ４４の歩進より
高いスピードで命令を実行するから、次のプロト
コルシーケンス開始アドレスはFIFO４０に含ま
れ、OUTPUT READY信号は真である。更に第７図ｂについて説明すると、プロトコル
コントローラメモリ３２の第２のアドレスの内容
には、フエツチプロトコルサイクルの開始アドレ
スをもつた命令LOAD FIFO４０が含まれてい
る。この実施例では、このアドレスは10進数０で
ある。プロトコルコントローラメモリ３２の次の
命令はFIFO４０に読み取りサイクルの開始アド
レス10進数10をロードすることである。プロトコ
ルコントローラメモリ３２のアドレス３〜５に記
憶した命令はルーピング機能を行ない２つのフエ
ツチサイクルを一行に生ずる。アドレス４にある
命令は、フエツチサイクルの開始アドレス、本実
施例では、アドレス０をFIFO４０にロードする。
アドレス３〜５にある命令、PUSH／LOAD
CNR，LOAD FIFO４０，REP LOOP／CNR0
の結果はフエツチサイクルを２度、繰り返すこと
である。同様に、アドレス６〜８にある命令は読
み取りサイクルを２度行なう。この２回の読み取りサイクルの終了時に、プロ
トコルコントローラメモリ３２は書き込みサイク
ルの開始アドレス、本実施例で、アドレス18で、
命令LOAD FIFO４０を出力する。その命令の
終了時には、プロトコルコントローラメモリ３２
はプロセツサ３０に、アドレス10にある命令を連
続的に且つ繰返し実行させるジヤンプ命令を供給
する。つまり、プロセツサは、同様な命令に対し
無限にループをとるようにされる。プロセツサ３０の各命令が実行されるに従つ
て、プロトコルアドレスカウンタは所定の系列の
プロトコルメモリアドレスを発生し、順次、シー
ケンス長メモリ３８に、データアドレスカウンタ
が所定の系列のデータメモリアドレスを発生する
ようにさせる。各プロトコルシーケンスが完了す
ると、FIFO４０は新しい開始アドレスをプロト
コルアドレスカウンタに供給する。FIFO４０が
充満していない限り、プロセツサ３０はその命令
を実行し、FIFO４０にその開始アドレスをロー
ドし続ける。各種プロトコルシーケンスに対する
開始アドレスがFIFO４０にロードされるから、
プログラム可能シーケンスコントローラ１８は上
述のように動作し続け、FIFO４０が空になり
HALT信号が発生するまで各種のプロトコルシ
ーケンスを発生する。入力信号の発生の結集としてマイクロプロセツ
サが正しいレスポンス信号を発生していることを
判定するために、プロトコルシーケンス長メモリ
３８は、機能テスタ１６が応答するべきレスポン
ス線１７のデイジタル情報がある場合に
LISTEN信号を発生する。例えば、フエツチ、
読み取り、書き込みサイクルの開始時に、マイク
ロプロセツサはそのアドレス／データバス線A0
〜A7にメモリアドレスを出力する（第６図ｃ参
照）。このデータは機能テスタが試験すべきレス
ポンス信号である。従つて、プロトコルシーケン
ス長メモリ３８はLISTEN信号に対し論理１を
出力し機能テスタにレスポンス線１７をモニタさ
せることができる。更に、書き込みサイクルにお
いて、マイクロプロセツサは試験中アドレス／デ
ータバスA0〜A7に重要な、試験されるべきデー
タを出力する。第７図ｃはこの各サイクル中、
LISTEN信号が真である場合を示している。第６図ｃに於いて、フエツチ、読み取り、書き
込みサイクルの各サイクルに対し、データがその
アドレス／データバス線A0〜A7に供給すべき点
がある。このとき、プロトコルシーケンス長メモ
リ３８は、ドライバ手段５６のドライバ増幅器が
デイジタルデータ信号をデータバスに供給する場
合、DATA ENABLE信号に対し論理１を出力
する。テストサイクルの開始前に、データアドレ
スカウンタ３６はアドレス０にリセツトされる。
（第７図ｄは各種データメモリ５２のアドレスの
内容を示す。）データメモリ５２がたとえその内
容をアドレス０に供給しても、プロトコルシーケ
ンス長メモリ３８からのDATA ENABLE信号
が真になるまでのみ、データメモリ５２に対応し
たドライバ手段５６により如何なるデイジタルデ
ータ信号も発生される。第７図ｃに示すように、
データメモリ５２のアドレス０の内容はマイクロ
プロセツサに供給され、フエツチサイクル中マイ
クロプロセツサのクロツク信号X1とX2の第４の
サイクルに相当するプロトコルメモリ５４の連続
する２つのメモリアドレス６，７に記憶される。
DATA ENABLE信号はメモリアドレス６，７
に対して真である。プロトコルメモリアドレス７に於いて、プロト
コルシーケンス長メモリ３８はDATA
ADDRESS ADVAMCE信号に対し、論理１を
出力し、データアドレスカウンタ３６を次の連続
するアドレス１にアドレス１歩進させる。 DATA ENABLE信号は、プロトコルメモリ
アドレス７の終了時に論理０になる。データアド
レスカウンタ３６は、今、データメモリ５２のア
ドレス指定メモリ位置１であつても、DATA
ENABLE信号は論理０にあるからドライバ手段
５６によりデイジタルテスト信号は出力されな
い。データアドレスカウンタ３６は、プロトコル
シーケンス長メモリ３８からのDATE
ADDRESS ADVAMCE信号が次に論理１にな
る迄、次の連続するアドレスに歩進しない。プログラム可能シーケンスコントローラ１８は
FIFO４０の内容をプロトコルアドレスカウンタ
４４に転送し続け、FIFO４０が空になる迄各種
シーケンスを発生する。この時点で、テストサイ
クルは完了し、機能テスタ１６の内容はCPU１
０に転送され、そこで、マイクロプロセツサが正
確に行なつたかどうかの判定の評価を更に行な
う。本発明の説明では好ましい実施例について行な
つたが、本発明開示の内容に詳しい当該業者によ
り、本発明特許の請求範囲内で、その他の変更態
様を取り得ることは明らかである。（発明の効果）与えられた命令のシーケンスは、唯１つの記憶
場所に記憶されればよいので、大きなバツフアメ
モリを必要とせずに被試験機器に対して試験信号
の多くのシーケンスを実行することがある。この
ため、被試験機器の試験に必要なメモリの大きさ
を削減できる。また、必要に応じてプロトコル制
御シーケンスを反覆して呼び出すことができ、試
験装置のハードウエアを縮小できる。

【表】

【図面の簡単な説明】

第１図は本発明を適用するインサーキツトデイ
ジタル試験装置のブロツク図であり、第２図は第
１図に示すインサーキツトデイジタル試験装置の
プログラム可能シーケンスコントローラとドライ
バ／レシーバ板の更に詳細なブロツク図である。
また、第３図ａは、第２図に示したドライバ／レ
シーバのデータメモリとドライバ手段の更に詳細
な回路図であり、第３図ｂはデータバス試験信号
を発生するため、データバス試験信号発生データ
がデータメモリおよびデータイネーブルメモリに
記憶された様子を示す図であり、第４図は第２図
に示したデータメモリとプロトコルメモリのピン
メモリマツプであり、第５図は第２図に示したコ
ントローラの同期化手段とバツフアメモリ装置の
詳細回路図であり、第６図ａは第６図ｂに示した
マイクロプロセツサを試験するための試験プログ
ラムの説明図であり、また第６図ｂはマイクロプ
ロセツサの制御信号とデータバス信号とのピンの
配列構成を示す図であり、第６図ｃは第６図ｂに
示したマイクロプロセツサの各種サイクルに対す
る制御及びデータバス信号のタイミング図であ
る。また更に、第７図ａは、プログラムコントロ
ーラに第６図ａのプログラムを実行させ得るプロ
グラム可能シーケンスコントローラのプログラム
のメモリ内容の説明図であり、第７図ｂは、第６
図ｃに示したタイミング信号を発生するデータ及
びシーケンス長メモリのメモリマツプであり、第
７図ｃは第２図に示したデータメモリのメモリマ
ツプであり、第７図ｄは第６図ａに示された特定
のマイクロプロセツサプログラムをシミユレート
するのに必要なデータバス試験信号を発生するた
めの典型的なデータメモリの内容を示す図であ
る。１……インサーキツトデイジタル試験装置、１
４……テストヘツドコントローラ、１６……機能
テスタ、１８……プログラム可能シーケンスコン
トローラ、２０，２２……ドライバ／レシーバ
板、２４……ネルベツド、２６……被試験デバイ
ス。

Claims

【特許請求の範囲】１中央処理装置を用い、テストサイクル中、複
数個のデータバス線を備える被試験回路の部品の
電気的性能を試験するためのインサーキツトデイ
ジタル試験装置であつて、 (A) 被試験回路からのデイジタルレスポンス信号
をモニタするためのレスポンス線と、 (B) 被試験回路の部品の電気的性能を測定するた
めテストサイクル中、上記レスポンス線上の信
号の試験を行なう機能デスタと、 (C) 被試験回路の選ばれた電気接続点と接触を行
ない、被試験回路の入出力点を与える一組のテ
ストピンと、 (D) 上記被試験回路の入力点の試験信号を発生す
ることができ、上記テストピン対応で設けられ
た複数個の試験信号発生器であつて、それぞれ (a) 複数個のデータバス線用のデータバス試験
信号を発生するためのデータバス試験信号発
生データが所定の連続したデータメモリアド
レスに応じて出力され、これらのデータバス
試験信号発生データを記憶する上記各テスト
ピン対応で設けられた複数個のデータメモリ
と、 (b) 所定の連続したプロトコルメモリアドレス
に応じて発生された複数個のプロトコル試験
信号により複数個のプロトコルシーケンスの
それぞれが規定され、そのような複数個のプ
ロトコルシーケンス用の複数個のプロトコル
試験信号を発生するための、開始アドレスで
始まり、最終アドレスで終了するプロトコル
試験信号発生データを記憶する上記各テスト
ピン対応で設けられた複数個のプロトコルメ
モリと、 (c) 上記テストピンに接続され、上記データメ
モリおよびプロトコルメモリからの試験信号
発生データに応じて、上記入力点のデータバ
ス試験信号またはプロトコル試験信号の発生
を生じさせるドライバ手段とを含む複数個の
試験信号発生器と、 (E) 上記テストピンに接続され、中央処理装置に
応答して上記テストピンの内の選ばれたピン上
の信号を上記レスポンス線に供給するためのレ
スポンス信号選択手段と、 (F) テストサイクル中、上記プロトコル試験信号
とデータバス試験信号のうちの選択されたもの
を生成するようにするため、上記中央処理装置
に応答して上記所定の連続したデータメモリア
ドレスおよびプロトコルメモリアドレスを発生
し、さらに上記機能テスタをしてレスポンス線
上の信号を試験させることを選択的に可能とす
るためのシーケンスコントローラとを有する、インサーキツトデイジタル試験装置。２特許請求の範囲第１項において、上記各デー
タメモリは、 (a) それぞれ発生される試験信号に結合され、上
記シーケンスコントローラからのメモリアドレ
スに従つて論理レベル発生データを記録し出力
する複数個の第１メモリ部と、 (b) 上記各第１メモリ部に結合され、上記対応す
るドライバ手段から出力信号レベルを発生する
よう上記シーケンスコントローラからのアドレ
スに従つて信号レベルイネーブルデータを記録
し出力する第２メモリ部を含み、上記データメ
モリに接続された上記ドライバ手段はさらに上
記シーケンスコントローラによつて使用可能と
されたデータバス試験信号を発生する、インサーキツトデイジタル試験装置。３特許請求の範囲第２項において、上記シーケ
ンスコントローラはさらに上記ドライバ手段の動
作モードを制御するための第１および第２の状態
をもつデイジタルモード制御信号を発生し、そう
することにより上記ドライバ手段は (a) 上記論理レベル発生データの特定の論理レベ
ルが上記第１メモリ部により出力されかつ上記
モード制御信号が上記第１の状態のとき、出力
試験信号中に特定の論理レベルを発生し、さら
に (b) 上記論理レベル発生データの特定の論理レベ
ルが上記第１メモリ部により出力されかつ上記
モード制御信号が上記第２の状態のとき、出力
試験信号中に論理レベルの遷移を発生する、インサーキツトデイジタル試験装置。４特許請求の範囲第１項において、上記シーケ
ンスコントローラは、 (a) 一連の試験用プログラム命令を実行し、各プ
ロトコルシーケンスの開始アドレスを発生する
プロトコルシーケンス制御装置と、 (b) 上記プロトコルシーケンス制御装置の出力に
接続され、命令順にプロトコルシーケンスの開
始アドレスを一時的に記憶し出力するバツフア
メモリ装置と、 (c) 上記バツフアメモリ装置からの出力に従つて
プロトコルメモリアドレスを発生するプロトコ
ルアドレスカウンタと、 (d) 上記プロトコルメモリアドレスに応じて信号
を出力し、所定の連続したプロトコルメモリア
ドレスおよびデータメモリアドレスを発生でき
るようにするシーケンス長メモリと、 (e) 上記シーケンス長メモリに応じて、データメ
モリアドレスを発生するデータアドレスカウン
タと、 (f) 上記シーケンス長メモリと上記バツフアメモ
リ装置とに応じて次の生ずべきプロトコルシー
ケンスの開始アドレスで上記プロトコルアドレ
スカウンタを更新する同期化手段とを含む、インサーキツトデイジタル試験装置。