JP3298653B2 - ピンスライスアーキテクチャを使用した自動テスト装置システム - Google Patents

ピンスライスアーキテクチャを使用した自動テスト装置システム

Info

Publication number
JP3298653B2
JP3298653B2 JP22439391A JP22439391A JP3298653B2 JP 3298653 B2 JP3298653 B2 JP 3298653B2 JP 22439391 A JP22439391 A JP 22439391A JP 22439391 A JP22439391 A JP 22439391A JP 3298653 B2 JP3298653 B2 JP 3298653B2
Authority
JP
Japan
Prior art keywords
pin
memory
data
tester
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP22439391A
Other languages
English (en)
Other versions
JPH0694798A (ja
Inventor
ケイ． チュウン デイビッド
グレイブ エグバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SCHLUMBERGER TECHNOLOGIES, INCORPOATED
Original Assignee
SCHLUMBERGER TECHNOLOGIES, INCORPOATED
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SCHLUMBERGER TECHNOLOGIES, INCORPOATED filed Critical SCHLUMBERGER TECHNOLOGIES, INCORPOATED
Publication of JPH0694798A publication Critical patent/JPH0694798A/ja
Application granted granted Critical
Publication of JP3298653B2 publication Critical patent/JP3298653B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチピン電子部品を
テストするための自動テストシステムに関するものであ
る。
【０００２】
【従来の技術】集積回路をテストするための自動テスト
装置において、ピンエレクトロニクスインターフェース
回路がテスト中の電子装置のピン又はその他のノードへ
結合される。該ピンを介して、励起信号がテスト中の装
置へ供給され、且つテスト中の装置からの出力信号が検
知され且つ測定される。通常、該励起信号は、並列パタ
ーンとしてテスト中の装置のピン上に印加されるべき所
望の論理状態又はアナログ電圧又は電流を表わし、その
結果得られる出力信号が並列的にチェックされる。
【０００３】テスト装置のインターフェース回路は、テ
ストシステムを制御するコンピュータとテスト中の装置
の個々のピンとの間のインターフェースとして機能す
る。該インターフェース回路はテストシステム内の他の
回路から基準電圧及びデジタルデータを受取り、次いで
各インターフェース回路と関連するドライバを介して、
これらの電圧又はデータを、テストシステムコンピュー
タ内に格納されているプログラムの制御下でテスト中の
装置の所望の入力ピン上へスイッチさせる。それと対応
して、インターフェース回路はテスト中の装置の出力ピ
ンから電圧又はデータを受取り、且つそのデータを比較
回路へ供給し、該比較回路は受取った信号をテストシス
テムコンピュータのプログラム内に格納されている適切
な応答と比較する。
【０００４】メモリ及びレジスタは、複数個のピンへテ
ストパターンを供給するために必要な種々の情報を格納
するために使用されている。例えば、ピンへ供給される
べきデータ自身は、そのデータに対するタイミング情
報、即ちパルス幅及びパルス時間の開始及び終了と共に
格納される。典型的に、多数のデータワードがメモリ又
はレジスタ内に格納され、そのワードの各ビットは異な
ったピンに対応している。洗練されたテストパターンを
発生するためには多数のこの様なワードが必要とされ
る。異なったピンは異なった機能を有しているので特定
のピンに対するビットは変化する。即ち、あるピンは入
力ピンであり、他のピンは出力ピンであり、且つその他
のものは制御ピンなどである。何らかの理由により個々
のピンに対するパターンを変化させることが必要である
場合（例えば、異なったピン位置、ダイと封止化したチ
ップとの間での異なったピン位置などを有する集積回路
のアップグレードしたものに対する場合）、全体的なグ
ループのピンに対してメモリ及びレジスタを上書きする
必要がある。なぜならば、変更されるべきピンへ印加さ
れる各ビットは、全てのピンへ印加されるワードの１個
のビットに過ぎないからである。
【０００５】
【発明が解決しようとする課題】本発明は上述した如き
従来技術の欠点を解消し、マルチピンの電子部品、特に
集積回路をテストするための改良した自動テスト装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、複数個の「ピ
ンスライス」回路を与えており、その各々はテスト中の
装置（ＤＵＴ）の個々のピンと関連している。各ピンス
ライス回路は必要なテスト信号を発生するためにそれ自
身のメモリ及びレジスタ及び回路を有している。テスト
データは垂直ワードの態様で個々のピンスライス回路内
へロードされ、即ち垂直ワードの全てのビットは個々の
ピンに対応しており、個々のピンテストシーケンスの特
性を他のピンとは独立的に変化させることを可能として
いる。参加メモリを使用して一つのグループのピンが同
一のテスト信号を受取るべき場合に、並列的にプログラ
ム即ち書込みされるべきピンスライス回路の異なったグ
ループを選択する。ピンスライス回路の種々の段への個
々のイネーブル信号は、テストパターンの異なった側面
を独立的に変化させることを可能としている。
【０００７】例えば、１２個のＩ／Ｏピンのグループに
同一のテストデータパターンを与えることが可能である
が、その半分のピンはＴＴＬ入力端であり一方他の半分
がＥＣＬ入力端である場合がある。従って、参加メモリ
からの一つのグループ化は、１２個のピンに対し並列的
にデータパターンをプログラムするために使用され、一
方二つの別個のグループ化を使用して、ＴＴＬ入力とＥ
ＣＬ入力に対して別々にデジタル０及び１に対する電圧
レベルをプログラムする。
【０００８】一実施例においては、各ピンスライス回路
は、該ピンへ印加されるべきデータパターンを格納する
ためのローカルメモリを有している。該ローカルメモリ
は、各アドレスにおいて１個のビットを有する垂直ワー
ドを与えるための多数のアドレスを有する１個のＲＡＭ
である。各ピンスライス回路に対するローカルメモリの
出力端は、ＦＩＦＯ（先入れ先出し）レジスタへ結合さ
れており、滑らかなタイミング出力を与えている。なぜ
ならば、ローカルメモリＲＡＭは周期的にリフレッシュ
されねばならず、そのことはテストパターンのタイミン
グと干渉する場合があるからである。このローカルデー
タストリームのスムーズ化の構成は１９８９年９月２１
日に出願され本願出願人に譲渡されている米国特許出願
第４１０，７６７号に詳細に記載されている。
【０００９】ＦＩＦＯの出力はシーケンサ回路へ印加さ
れ、該シーケンサ回路はテストパターンに対するタイミ
ング（即ち、パルスエッジの位置）を供給する。シーケ
ンサメモリは該タイミングに対して種々の可能なエッジ
位置を格納している。該シーケンサメモリの出力端はピ
ンエレクトロニクスへ結合されており、該ピンエレクト
ロニクスは特定のピンに対して適切な実際の電圧レベル
及び電流を供給する。この場合にも、選択することが可
能な異なった可能な電圧及び電流レベルを格納するため
にメモリが与えられている。
【００１０】ピンスライス回路の種々のメモリ（ローカ
ルメモリ、シーケンサメモリ及びピンエレクトロニクス
メモリ）は、一つのグループのピンスライス回路に対し
て並列的に書込むことが可能であり、又は個別的に書込
むことが可能である。参加メモリは、どのグループが並
列的に使用されるべきであるかを決定する。
【００１１】該シーケンサメモリにおいて所望のタイミ
ング基準を選択するために基本的にアドレス変換を与え
るために別個のスクランブラＲＡＭがシーケンサメモリ
の前に位置されている。これは、異なったピンに対して
異なったタイミングが必要とされる場合に使用され、従
ってスクランブラＲＡＭは個別的にプログラムされ、従
って単一のアドレスが全てのスクランブラＲＡＭへ並列
的に供給され、その各々はそれと関連するシーケンスメ
モリにおいて異なったタイミング基準を選択することが
可能である。
【００１２】本発明は幾つかの利点を提供している。ピ
ンスライス回路は一般的なものであり、従って、それは
各ピンに対し同一であり、従って実質的に製造コストを
低下させている。本発明構成は、他のピンに対して既に
プログラムされているテストパターンに影響を与えるこ
となしに、個々のピンに対するテストパターンを変化さ
せることを可能としている。その一部として、本発明は
該ピンの位置を変化させることを可能としている。この
ことは、ダイがテストされ次いでプラスチック又はセラ
ミックの容器内に封止化した後に再度テストされる場合
に特に有用である。同一の機能的ピンに対するピン位置
は、二つのバージョンにおけるテストシステムの異なっ
たコネクタへ接続することが可能である。本発明は、選
択したピンのみを書換えることにより、又は同一のプロ
グラムを再度ロードするが参加メモリを介してピンの割
当を変化させることによりピン値を調節することが可能
である。
【００１３】
【実施例】図１は、本発明に基づくテスタの概略図であ
って、テストプログラムを稼動するワークステーション
又はコントローラ１２とテスト中の装置１４との間の回
路を示している。本テスタは、グローバルシーケンサ及
び多数の「ピンスライス」を有している。一つのピンス
ライスが示されており、更に二つのものが概略的に示さ
れている。好適には、本システムは、テスト中の装置の
各ピンに対して一つずつ多数のピンスライスを有するも
のである。一実施例においては、５１２個のピンスライ
スが使用される。
【００１４】テストプログラムからのデータは、ワーク
ステーション１２からＶＭＥ対テスタインターフェース
（ＶＴＩ）１６を介して１６ビットアドレス／データバ
ス１８へロードされる。アドレス／データバス１８がグ
ローバルシーケンサ及びピンスライスの各々へ結合され
ている。どの信号が特定のピンへ印加されるべきかを表
わすデータは一組のローカルＤＲＡＭ２０内に格納され
ている。このデータは、ＦＩＦＯ（先入れ先出し）レジ
スタとすることが可能なデータストリーム平滑器２２を
介して通過される。該データは、イベントシーケンサ２
４へ送給され、該イベントシーケンサは必要なタイミン
グを発生し且つドライバ２６を介してテスト中の装置
（ＤＵＴ）１４へ該信号を供給する。ＤＵＴ１４上のピ
ンの出力が測定されるべき場合には、該出力は比較器２
８へ供給され、該比較器はそれらを予定された結果と比
較し且つこれをイベントシーケンサ２４を介して捕獲メ
モリ３０へ送給する。
【００１５】グローバルシーケンサはライン３２上にク
ロックを供給し、ローカルメモリ２０からデータをクロ
ック出力させるばかりか、イベントシーケンサ２４をシ
ーケンス動作させる。更に、アドレスがライン３４上に
供給されてイベントシーケンサ２４内に格納されている
適宜のシーケンスを選択する。クロック動作情報はグロ
ーバルシーケンサＤＲＡＭメモリ３６内に実際のテスト
の前に格納されている。テスト期間中、このデータはデ
ータストリーム平滑器３８を介してグローバルシーケン
サ４０への命令として供給される。グローバルシーケン
サ４０は、実際のクロック信号を発生するテスト期間発
生器４２を制御する。同時に、別のＤＲＡＭメモリ４４
は、データストリーム平滑器４６を介してアドレスライ
ン３４へ供給されるアドレス情報を格納している。
【００１６】ローカルメモリＤＲＡＭ２０は、それが関
連するピンへ印加されるべきデータパターンを格納して
いる。該ローカルメモリは、各アドレスにおいて１個の
ビットを有する垂直ワードを与える多数のアドレスを有
する一組の幾つかのＤＲＡＭである。この垂直ワード構
成を図２に示してある。
【００１７】図２は、各々がＤＵＴ１４の一つのピンと
関連している５１２個の位置（０−５１１）を有するロ
ーカルメモリ５０を示している。別の組のＤＲＡＭチッ
プに対応する５１２個の出力の各々は、ピンエレクトロ
ニクスブロック５２を介して異なったピンへ印加され
る。例えばピン１などのような個々のピンに対し、
Ｎ．．．Ｍビットなどで表わされるデータパターンワー
ドが該ピンへ印加される場合には、それはピン１に接続
されており且つ図２においてローカルメモリ５０内の列
１として示した単一の組のＤＲＡＭ５１内へロードされ
る。Ｎビットは列１内のアドレス０におけるものであ
り、次のビットは列１内のアドレス１におけるものであ
り、同様に、最後のビットＭは列１におけるアドレス３
１におけるものである。このことは、該ワードがアドレ
ス０にあり、Ｎビットが列０にあり且つＭビットが３２
番目のＤＲＡＭチップに対応する列３１にある従来のア
ーキテクチャと異なるものである。この様なメモリ内の
データの通常の形態においては、一つのワードの３２個
のビットは３２個のＤＲＡＭチップに亘って分散されて
おり、且つ各チップ内に単一のビットが格納されて３２
個のピンへ印加される。一方、本発明においては、単一
のチップが、該ピンへ逐次的に印加される３２個のビッ
トを有する全体的なワードを収容している。
【００１８】図３Ａは該ピンへビットを供給する従来の
方法を示している。各ピンはそれと関連するメモリ７０
を有している。該メモリ内にワードがロードされる場
合、それらは、例えば、点線７２で示したワード０によ
って示される如く、メモリ７０の３２個のものに亘って
３２ビットワードとしてロードされる。該ワードのビッ
トは、図の底部においてメモリ７０に亘って分散されビ
ット０−３１として示されている。
【００１９】一方、本発明においては、図３Ｂに示した
如く、括弧７４で示されるワード０はピン０に対する第
一メモリ７６内に全部がロードされる。ビットそれ自身
はこのメモリ内において垂直に配列される。従って、本
発明においては、各ワードの全てのビットが単一のピン
に対応している。図３Ａに示した従来技術においては、
一つのワードのビットの各々は別個のピンに対応してい
る。各アーキテクチャにおいて、各ピンは２５６Ｋ×３
２＝８Ｍ個のビットのローカルメモリを有している。そ
の差異は、該メモリが組織され且つ書込まれる態様であ
る。
【００２０】図１を再度参照すると、ＤＲＡＭ２０の出
力はデータストリーム平滑器２２へ印加され、データス
トリーム平滑器２２はＦＩＦＯレジスタとすることが可
能である。該データストリーム平滑器は、滑らかなタイ
ミング出力を与えるために使用される。なぜならばＤＲ
ＡＭは周期的にリフレッシュされねばならず、そのこと
はテストパターンのタイミングと干渉する場合があるか
らである。
【００２１】データストリーム平滑器２２の出力はイベ
ントシーケンサ２４へ印加され、該イベントシーケンサ
はテストパターンに対するタイミング（即ち、パルスエ
ッジの位置）を与える。該イベントシーケンサは該タイ
ミングに対する種々の可能なエッジ位置を格納するため
のメモリを有している。イベントシーケンサ２４の構成
は、１９９０年９月５日に出願され本願出願人に譲渡さ
れている「自動テスト装置用イベントシーケンサ（Ｅｖ
ｅｎｔ Ｓｅｑｕｅｎｃｅｒ Ｆｏｒ Ａｕｔｏｍａｔ
ｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）」という名称の
米国特許出願第０７／５７７，９８６号により詳細に開
示されている。
【００２２】独特な参加ＲＡＭ５８が、ＤＲＡＭ２０内
へのパターンのローディングを助けるために使用されて
いる。例えば、三つの異なったタイプの信号を必要とす
るＤＵＴ上に三つの異なったタイプのピンが存在する場
合がある。各ピンスライスに対する全てのローカルメモ
リは並列的にロードさせることは不可能である。なぜな
らば、それらは、三つの別個のタイプのデータを必要と
するからである。しかしながら、ローカルメモリを個々
にローディングすることは、かなりの時間を必要とす
る。このことは、参加ＲＡＭを使用することによって解
消されており、該ＲＡＭ５８は、最初にロードされて、
特定のピンスライスがグループ１か、２又は３の一部で
あるか否かを表わす。その後に、該データは、それがグ
ループ１に対するものであることの表示を与えることが
可能であり、且つこれが参加ＲＡＭ５８内のグループと
マッチする場合には、該データはＤＲＡＭ２０内にロー
ドされることが許容される。従って、例えば、グループ
１内に２０個のピンが存在する場合には、それらは全て
並列的にロードさせることが可能である。参加ＲＡＭ５
８は、前もって多数の異なったグループでロードさせる
ことが可能である。この参加ＲＡＭは、米国特許第４，
５９４，５４４号において開示される参加レジスタと同
一の原理を使用している。レジスタの代わりにＲＡＭを
動作させるために必要な修正を図４に示してあり、それ
について以下に説明する。
【００２３】イベントシーケンサ開始メモリ６０がアド
レスライン３４とイベントシーケンサ２４との間に結合
されている。このメモリは、イベントシーケンサ２４の
シーケンサメモリ内の所望のタイミング基準を選択する
ためのアドレス変換を与えるためのスクランブラＲＡＭ
として使用されている。スクランブラメモリ６０は、異
なったピンに対するタイミングの異なった組合わせのプ
レプログラミング、即ち予備的プログラミングを可能と
している。並列的にこれらのスクランブラＲＡＭ６０の
全てへ供給される単一のアドレスは、該ピンスライスの
各々に対し異なったタイミング基準の組合わせを選択す
ることが可能である。
【００２４】ドライバ２６と関連してＤＵＴ１４へ印加
されるべき特定の電圧及び電流レベルを発生するための
レベル発生器６２が設けられている。これらのレベル
は、ピン毎に変化することが可能であり、且つ実際のテ
ストの前にロードされねばならない。参加ＲＡＭ６４が
レベルのグループ化を可能とするために使用されてお
り、従ってプログラミング動作を簡単化している。
【００２５】捕獲メモリ３０は、特定のテストパターン
に対し何らかの不合格が存在するか否かを表示するため
に使用される一つの位置を有している。テストパターン
期間中に不合格が検知されると、その位置がトグル動作
される。従って、テストの後に、捕獲メモリ３０は、通
常、これら全ての位置を読取って何時不合格があったか
を表示せねばならない。しかしながら、指定された位置
がトグル動作されなかった場合には、そのことは、全て
のテストが合格し捕獲メモリ３０の残部を読取る必要性
がないことを意味している。
【００２６】図４は参加ＲＡＭ組織を示している。多数
の参加ＲＡＭ８０（１），８０（２）．．．８０（Ｎ）
が示されている。これらの参加ＲＡＭの各々は、それぞ
れ、ピン１，２．．．Ｎに対応する回路である。これら
の参加ＲＡＭは、そのピンに対する特定のテストデータ
がそのメモリ２０Ａ．．．Ｚ（１），２０Ａ．．．Ｚ
（２）及び２０Ａ．．．Ｚ（Ｎ）の一つの中に書込まれ
ねばならないか否かを決定するために使用されている。
これらのメモリは図１のＤＲＡＭ２０に対応している。
【００２７】ＲＡＭ８０は、最初に、多数のアドレスで
書込まれる。各アドレスは特定のグループのピンに対応
している。例えば、アドレス２は、グループ２に対応し
ており、それはＤＵＴの全てのデータ入力ピンを包含す
る場合がある。従って、データ入力ピンに対応する参加
ＲＡＭ８０は、１をアドレス２に入力し、一方残りの参
加ＲＡＭは０をアドレス２へ入力させる場合がある。そ
の後に、グループ２に対するデータをＤＲＡＭ２０内へ
書込むことが所望される場合、グループ選択信号がライ
ン８８上に印加され、且つその所望されたグループに対
するアドレスがアドレスバス９０上を該参加ＲＡＭへ供
給される。そのピンに対する参加ＲＡＭがそのグループ
の一部である場合には、それはその位置において１ビッ
トを格納し、それは出力ライン９２上でＡＮＤゲート９
４へ出力される。そのグループ選択がＯＮであり且つそ
のピンがそのグループの一つである場合には、ＡＮＤゲ
ート９４の出力はＯＲゲート９６を介してメモリチップ
２０のうちの適宜の一つへ送給される。特定のメモリチ
ップ２０が、選択信号ライン９８の一つの上の選択信号
によって選択される。イネーブルされた選択ラインは、
該ビットが、ＡＮＤゲート１０２を介してＤＲＡＭのイ
ネーブル入力端１００へ送給されることを可能としてい
る。メモリ２０への読取り及び書込みの両方は同一の態
様で行なわれる。注意すべきことであるが、特定のピン
に対応する図面中の要素にはそのピン番号に括弧を付け
て示してある。該回路に対する付加的な文字は、ＤＲＡ
Ｍ２０内のＤＲＡＭのどの行が該回路と関連しているか
を表わしている。
【００２８】図５は一つのピンスライスに対する参加Ｒ
ＡＭ８０に対する回路を示している。参加ＲＡＭ８０
は、それの関連するＤＲＡＭ２０が何時一つのグループ
の一部として書込まれるべきであるか又はそれから読取
られるべきであるかを表わすばかりでなく、例えばレベ
ル発生器などにおけるレジスタなどのピンスライス回路
内の他のレジスタが書込まれるべきであるか又はそれか
ら読取られるべきであるかを表わす。これらの他のレジ
スタは図５においてはレジスタ１１０及び１１２として
示してある。該レジスタ及びＤＲＡＭ２０の各々は、デ
ータバス１１４へ接続されており、読取り経路はバッフ
ァ１１６によって与えられ且つ書込み経路はバッファ１
１９によって与えられる。
【００２９】参加ＲＡＭへ書込みをする場合又は特定の
グループを表わす場合、そのグループに対するデータが
ラッチ１１８を介してデータバスから供給される。参加
ＲＡＭ８０へ書込みが行なわれた後、グループ選択信号
を、ラッチ１１８を介してＲＡＭ８０内の適宜のアドレ
スへ供給し且つ更にマルチプレクサ１２０の選択入力端
へ供給することが可能である。次いで、マルチプレクサ
１２０は、参加ＲＡＭ８０の出力を選択して、それに対
してデコーダ１２２のイネーブル入力を供給する。デコ
ーダ１２２は、後にファンクションラッチ１２４を介し
て供給されるファンクションをデコードする。該ファン
クションは、レジスタ１１０，１１２又はＤＲＡＭ２０
のうちの何れに書込みがなされるべきであるかを表わ
し、又は特定のピンスライスを介して他のレジスタを指
定することが可能である。このことは、他の入力として
ライン１３２上のクロック信号を持ったＡＮＤゲート１
２６，１２８，１３０をイネーブルさせる信号によって
行なわれる。
【００３０】個々のピンが書込まれるべきである場合に
は、このことは、資源ラッチ１１８を介して比較器１３
４へ供給されるデータによって表わされる。該比較器の
他の入力１３６は、このピンスライス回路と関連するピ
ン番号を表わすためにレジスタを介して前もってプログ
ラムされている。マッチ即ち一致が存在する場合には、
マルチプレクサ１２０を介してイネーブルが供給され、
この入力はセレクト入力端上のグループ選択信号の不存
在によって選択される。注意すべきことであるが、マル
チプレクサ入力端及びその他のより低いレベルの回路へ
供給するためのグループ選択用の低いレベルのデコード
回路は簡単化のために図示していない。この様な回路を
構成することは当業者にとって自明である。
【００３１】デコーダ１３８は、二つの制御信号Ｓ０及
びＳ１を受取り且つ四つのデコードされた出力を供給す
る。出力ライン１４０は書込み動作を選択し、出力端１
４２は読取り動作を選択し、出力端１４４は資源データ
を供給し且つ出力端１４６はファンクションデータを供
給する。
【００３２】図６は図１のレベル発生器６２のより詳細
な構成を示した概略図である。７個の増幅器回路１５０
によって７個の異なった出力電圧が供給される。各回路
は、電圧レベルを維持するための電荷を格納するための
コンデンサを有している。七つの電圧レベルのうちで、
二つはピンへ印加されるべき高及び低入力レベルのため
に使用され、別の二つはピンからの出力に対する高及び
低比較レベルとして使用され、且つ残りの三つは書込み
可能なロードを与えるために使用される。
【００３３】増幅器回路１５０の全ては、それらのコン
デンサを、デジタル・アナログ変換器（ＤＡＣ）１５２
を介して再充電させる。マルチプレクサ１５４は、適宜
の増幅器を接続して、それを時間における特定の時刻に
おいて充電させる。ＤＡＣ１５２の利得はＤＡＣ１５６
と共にセットされ、そのオフセットはＤＡＣ１５８と共
にセットされる。メモリ１６０は、ＤＡＣ１５６及び１
５８に対する補正値を格納し、一方メモリ１６２はＤＡ
Ｃ１５２に対する補正値を格納する。これらのメモリは
データバス１８からのそれらのデータ入力を受取る。シ
ーケンス動作は、クロック１６６によってクロック動作
されるシーケンサ１６０によって与えられる。
【００３４】図７は、図１のテスト期間発生器４２の概
略図である。バス３４上のアドレスがＳＲＡＭ１７０へ
供給される。ＳＲＡＭ１７０の出力は、別のメモリ１７
２へ供給され、プログラミングを容易とするための分離
レベルを与える。メモリ１７２の出力は、データ入力と
してカウンタ１７４へ供給され、該カウンタ１７４は、
オシレータ１７８からのクロックライン１７６上のクロ
ックによりシーケンス動作される。カウンタ１７４の出
力がレジスタ１８０内に格納されている所定値に到達す
ると、比較器１８２から出力が供給される。比較器１８
２の出力は、ラッチ１８４を介して、供給され、時間０
信号を与え、テストイベントの開始を表わす。この時間
０信号は、カウンタ１７４から周期的に発生される。
【００３５】グローバル期間オフセット、即ち期間バー
ニアは時間０を基準としており、期間バーニアライン１
８８上にラッチ１８６によって発生される。元のオフセ
ット値はメモリ１７２からライン１７３上を加算器１９
０を介してラッチ１８６へ供給される。出力端１８８は
加算器１９０へフィードバックされており、そこで、そ
れはメモリ１７２からの元のビットと加算されて加算値
及びオーバーフロー値を発生する。この加算値はラッチ
１８６へ戻されて、次の期間バーニアオフセットを与え
（次の時間０信号の後）、一方該オーバーフロー値はラ
ッチ１９２を介して供給されてライン１９４上にオーバ
ーフロー出力を与え、それは入力としてカウンタ１７４
へ供給される。このことはオフセットの量がクロックサ
イクルと等しい場合に、該カウンタへクロックサイクル
インクリメント（増分）を加算する。この回路によって
発生されるタイミングは、１９９０年９月５日に出願さ
れ「自動テスト装置用イベントシーケンサ（Ｅｖｅｎｔ
Ｓｅｑｕｅｎｃｅｒ ｆｏｒ Ａｕｔｏｍａｔｉｃ
Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）」という名称の米国特
許出願第０７／５７７，９８６号により詳細に記載され
ている。
【００３６】図８は、図１のＶＭＥ対テスタインターフ
ェース（ＶＴＩ）１６の概略図である。この図の左側に
は図１のワークステーション１２からのアドレス、デー
タ及び制御信号が示されている。その右側には、図１の
バス１８及び１９が示されている。内部アドレス及びデ
ータバス２００が使用されている。並列バス送信機及び
受信機２０２がバス２００をバス１８へ結合している。
直列バス送信機及び受信機２０４がバス２００をバス１
９へ結合している。反対側においては、データバス送信
機及び受信機回路２０６がワークステーション１２とイ
ンターフェースしている。更に、ＶＭＥバスタイミング
インターフェース２０８、アドレスデコード回路２１
０、転送型デコード回路２１２及びクロック及び制御サ
イクル及びアドレスバッファ２１４が設けられている。
【００３７】図９は図１のグローバルシーケンサ４０を
示している。図１に示したメインシーケンスメモリから
命令がバス２２０上に供給される。これは、直接的に、
命令デコード論理２２２へ供給され、該論理はライン２
２４上に開始及びクロックイネーブル信号を発生させ
る。更に、命令がループカウンタ２２６及びリピートカ
ウンタ２２８へ供給される。ＣＰＵインターフェース２
３０がＶＴＩ１６を介してワークステーション１２から
のバス１９上のデータを受取る。ステートマシン２３２
がライン２３４上でメインシーケンスメモリからのクロ
ック及び時間０信号を受取り、且つ制御信号２３６をテ
スト期間発生器４２へ供給する。最後に、メモリアドレ
スカウンタ２３８が設けられている。
【００３８】グローバルシーケンサは、テストシステム
へデータを与えるシーケンス動作を行なう。あるサイク
ルにおいて、あるピンに対する装置はメモリアドレスカ
ウンタ２３８に従って励起される。ステートマシン２３
２は、パイプラインをフラッシュし且つシーケンスの開
始のために元のクロック信号を発行するための命令を有
している。リピートカウンタ２３８は、あるサイクルに
対するベクトルを繰返すことを可能とする。ループカウ
ンタ２２６は、複数個のサイクルからなるシーケンスを
繰返すことを可能とする。
【００３９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、参加ＲＡＭの代わりに参加レジスタを使用
することが可能であり、又はイベントシーケンサの代わ
りにスタンダードなタイミング発生器を使用することも
可能である。
【図面の簡単な説明】
【図１】 本発明の一実施例に基づいて構成されたテス
タを示した概略ブロック図。
【図２】 図１のローカルメモリの垂直ワード構成を示
した概略図。
【図３Ａ】 ピンへビットを供給する従来方法を示した
概略図。
【図３Ｂ】 ピンへビットを供給する本発明方法を示し
た概略図。
【図４】 本発明の参加ＲＡＭ組織を示した概略図。
【図５】 一つのピンスライスに対する参加ＲＡＭ回路
を示した概略図。
【図６】 図１のレベル発生器６２を示した概略図。
【図７】 図１のテスト期間発生器４２を示した概略
図。
【図８】 図１のＶＭＥ対テスタインターフェース１６
を示した概略図。
【図９】 図１のグローバルシーケンサ４０を示した概
略図。
【符号の説明】
１２ ワークステーション（コントローラ） １４ テスト中の装置（ＤＵＴ） １６ ＶＭＥ対テスタインターフェース（ＶＴＩ） １８ アドレス／データバス ２０ ローカルメモリ（ＤＲＡＭ） ２２ データストリーム平滑器 ２４ イベントシーケンサ ２８ 比較器 ３０ 捕獲メモリ ３８ データストリーム平滑器 ４０ グローバルシーケンサ ４２ テスト期間発生器 ５８，６４ 参加メモリ（ＲＡＭ） ６０ スクランブラメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エグバート グレイブ アメリカ合衆国， カリフォルニア 94022， ロス アルトス， アーボア アベニュー 1400 (56)参考文献 特開 昭59−230177（ＪＰ，Ａ) 特開 昭63−47680（ＪＰ，Ａ) 特開 昭62−271026（ＪＰ，Ａ) 特開 昭64−79676（ＪＰ，Ａ) 特開 昭60−130839（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3183 G01R 31/28

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】マルチピン集積回路用のテスタにおいて、 各々がマルチピン集積回路の対応する１つのピンへテス
    ト信号のシーケンスを供給する複数個のピンスライス回
    路であって、一つのアドレスが夫々別のピンに対応する
    複数個のビット位置を具備しており且つ各ビット位置に
    おいて夫々が異なるアドレスを有している所定数のビッ
    トからなる垂直ワードの形態でデータパターンを格納す
    るためのローカルメモリと該データパターンに対するタ
    イミングを供給するイベントシーケンサとを具備する第
    １ピンスライス回路部分及び前記イベントシーケンサと
    それに関連するピンとの間にインターフェースを与え前
    記関連するピンに対して所定のレベルを発生するレベル
    発生器を具備する第２ピンスライス回路部分を有してい
    る複数個のピンスライス回路、 選択した１個又はそれ以上の第１ピンスライス回路部分
    に対して同一のシーケンスを並列的にプログラミングす
    ると共に選択した１個又はそれ以上の第２ピンスライス
    回路部分に対して同一のレベルを並列的にプログラミン
    グするプログラミング手段、 を有していることを特徴とするテスタ。
  2. 【請求項２】請求項１において、前記プログラミング手
    段が同一のシーケンスを並列的にプログラミングするた
    めの第１参加メモリと同一のレベルを並列的にプログラ
    ミングするための第２参加メモリとを前記複数個のピン
    スライス回路の各々に対して少なくとも１個ずつ有して
    いることを特徴とするテスタ。
  3. 【請求項３】マルチピン集積回路用テスタにおいて、 （ａ）各々が別個のピンコネクタへ結合されている複数
    個のピンスライス回路が設けられており、前記各ピンス
    ライス回路が、 （１）前記ピンコネクタへ印加されるべきデータのスト
    リングを格納し複数個のアドレスを有するローカルメモ
    リ、 （２）前記ローカルメモリに格納されているデータのタ
    イミング制御を与え且つ複数個のタイミング基準を格納
    するためのシーケンサメモリを具備しているイベントシ
    ーケンサ、 （３）前記イベントシーケンサと前記ピンコネクタとの
    間に結合されており前記ピンコネクタへ駆動信号を供給
    するドライバ、 （４）前記ドライバに結合されており前記データに関連
    して前記ドライバへ適宜の電圧及び電流レベルを供給し
    且つ複数個の電圧及び電流レベルを格納する電圧メモリ
    を具備しているレベル発生器、（５）前記イベントシーケンサと結合されており単一の
    アドレスに応答して異なったピンに対して異なったタイ
    ミングを発生させることが可能なスクランブラメモリ、 を有しており、 （ｂ）前記複数個のピンスライス回路の内の選択された
    ものが同一のデータでプログラミングされるべきグルー
    プに属していることの表示を格納している参加メモリが
    設けられている、 ことを特徴とするテスタ。
  4. 【請求項４】請求項３において、前記各ピンスライス回
    路が前記ローカルメモリから供給されるデータストリー
    ムをバッファする手段を有していることを特徴とするテ
    スタ。
  5. 【請求項５】請求項４において、前記バッファする手段
    がＦＩＦＯレジスタを有していることを特徴とするテス
    タ。
  6. 【請求項６】請求項３において、前記各ピンスライス回
    路が、 前記ピンコネクタへ結合されており前記集積回路の出力
    を評価するために予定された結果と比較する比較器、 前記比較器からの評価結果を格納する捕獲メモリ、 を有していることを特徴とするテスタ。
  7. 【請求項７】請求項３において、前記各ピンスライス回
    路が、前記ローカルメモリへ結合されている第１参加メ
    モリと、前記電圧メモリへ結合されている第２参加メモ
    リとを具備していることを特徴とするテスタ。
JP22439391A 1990-09-05 1991-09-04 ピンスライスアーキテクチャを使用した自動テスト装置システム Expired - Fee Related JP3298653B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US577987 1990-09-05
US07/577,987 US5225772A (en) 1990-09-05 1990-09-05 Automatic test equipment system using pin slice architecture

Publications (2)

Publication Number Publication Date
JPH0694798A JPH0694798A (ja) 1994-04-08
JP3298653B2 true JP3298653B2 (ja) 2002-07-02

Family

ID=24310996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22439391A Expired - Fee Related JP3298653B2 (ja) 1990-09-05 1991-09-04 ピンスライスアーキテクチャを使用した自動テスト装置システム

Country Status (4)

Country Link
US (2) US5225772A (ja)
EP (1) EP0474275B1 (ja)
JP (1) JP3298653B2 (ja)
DE (1) DE69124170T2 (ja)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212443A (en) * 1990-09-05 1993-05-18 Schlumberger Technologies, Inc. Event sequencer for automatic test equipment
US5471136A (en) * 1991-07-24 1995-11-28 Genrad Limited Test system for calculating the propagation delays in signal paths leading to a plurality of pins associated with a circuit
US5341380A (en) * 1992-03-19 1994-08-23 Nec Corporation Large-scale integrated circuit device
DE4305442C2 (de) * 1993-02-23 1999-08-05 Hewlett Packard Gmbh Verfahren und Vorrichtung zum Erzeugen eines Testvektors
US5459738A (en) * 1994-01-26 1995-10-17 Watari; Hiromichi Apparatus and method for digital circuit testing
EP0721166A1 (en) * 1995-01-03 1996-07-10 International Business Machines Corporation Method and system for the design verification of logic units and use in different environments
US5574730A (en) * 1995-01-31 1996-11-12 Unisys Corporation Bussed test access port interface and method for testing and controlling system logic boards
FR2733058B1 (fr) * 1995-04-11 1997-05-30 Schlumberger Ind Sa Procede et equipement de test automatique en parallele de composants electroniques
US5996099A (en) * 1995-04-11 1999-11-30 Schlumberger Industries Method and apparatus for automatically testing electronic components in parallel utilizing different timing signals for each electronic component
FR2733324B1 (fr) * 1995-04-19 1997-05-30 Schlumberger Ind Sa Procede et equipement de test automatique en parallele de composants electroniques
FR2733323B1 (fr) * 1995-04-19 1997-05-30 Schlumberger Ind Sa Procede et equipement de test automatique en parallele de composants electroniques
US5673275A (en) * 1995-09-12 1997-09-30 Schlumberger Technology, Inc. Accelerated mode tester timing
US5600271A (en) * 1995-09-15 1997-02-04 Xilinx, Inc. Input signal interface with independently controllable pull-up and pull-down circuitry
US5737512A (en) * 1996-05-22 1998-04-07 Teradyne, Inc. Fast vector loading for automatic test equipment
JP3672136B2 (ja) * 1996-10-04 2005-07-13 株式会社アドバンテスト Ｉｃ試験装置
US6114870A (en) * 1996-10-04 2000-09-05 Texas Instruments Incorporated Test system and process with a microcomputer at each test location
JP3552184B2 (ja) * 1996-10-18 2004-08-11 株式会社アドバンテスト 半導体メモリ試験装置
US5978942A (en) * 1996-12-19 1999-11-02 Simd Solutions, Inc. STAR-I: scalable tester architecture with I-cached SIMD technology
US6018814A (en) * 1997-03-26 2000-01-25 Simd Solutions, Inc. Star-I: scalable tester architecture with I-cached SIMD technology
US5805610A (en) * 1997-04-28 1998-09-08 Credence Systems Corporation Virtual channel data distribution system for integrated circuit tester
US6014764A (en) * 1997-05-20 2000-01-11 Schlumberger Technologies Inc. Providing test vectors with pattern chaining definition
US6029262A (en) * 1997-11-25 2000-02-22 Mosaid Technologies Incorporated Graphical editor for defining memory test sequences
US6192496B1 (en) 1997-11-26 2001-02-20 Agilent Technologies, Inc. System for verifying signal timing accuracy on a digital testing device
US6025708A (en) * 1997-11-26 2000-02-15 Hewlett Packard Company System for verifying signal voltage level accuracy on a digital testing device
DK1078458T3 (da) 1998-05-11 2004-04-19 Infineon Technologies Ag Timingindretning og timingfremgangsmåde
US6181151B1 (en) * 1998-10-28 2001-01-30 Credence Systems Corporation Integrated circuit tester with disk-based data streaming
US6321352B1 (en) * 1998-10-28 2001-11-20 Credence Systems Corporation Integrated circuit tester having a disk drive per channel
US6185708B1 (en) * 1998-11-27 2001-02-06 Advantest Corp. Maintenance free test system
GB2344976A (en) * 1998-12-14 2000-06-21 Inventec Corp Functional testing of communication port pins
US6282682B1 (en) * 1999-02-05 2001-08-28 Teradyne, Inc. Automatic test equipment using sigma delta modulation to create reference levels
US6374379B1 (en) * 1999-02-05 2002-04-16 Teradyne, Inc. Low-cost configuration for monitoring and controlling parametric measurement units in automatic test equipment
US6499121B1 (en) 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6480978B1 (en) 1999-03-01 2002-11-12 Formfactor, Inc. Parallel testing of integrated circuit devices using cross-DUT and within-DUT comparisons
TW495616B (en) 1999-04-06 2002-07-21 Advantest Corp Test device and method for electrically testing electronic device
US6532561B1 (en) * 1999-09-25 2003-03-11 Advantest Corp. Event based semiconductor test system
US6557128B1 (en) * 1999-11-12 2003-04-29 Advantest Corp. Semiconductor test system supporting multiple virtual logic testers
US6496953B1 (en) 2000-03-15 2002-12-17 Schlumberger Technologies, Inc. Calibration method and apparatus for correcting pulse width timing errors in integrated circuit testing
US6404218B1 (en) * 2000-04-24 2002-06-11 Advantest Corp. Multiple end of test signal for event based test system
DE60001254T2 (de) 2000-06-16 2003-07-10 Agilent Technologies Inc Testgerät für integrierte Schaltungen mit Multiportprüffunktionalität
US6671844B1 (en) * 2000-10-02 2003-12-30 Agilent Technologies, Inc. Memory tester tests multiple DUT's per test site
US6768297B2 (en) * 2000-11-29 2004-07-27 Intel Corporation High speed VLSI digital tester architecture for real-time output timing acquisition, results accumulation, and analysis
US6737857B2 (en) * 2001-01-10 2004-05-18 Analog Devices, Inc. Apparatus and method for driving circuit pins in a circuit testing system
US6591213B1 (en) * 2001-02-27 2003-07-08 Inovys Corporation Systems for providing zero latency, non-modulo looping and branching of test pattern data for automatic test equipment
CN1293387C (zh) * 2001-05-11 2007-01-03 株式会社鼎新 支持多虚拟逻辑测试仪的半导体测试系统
US6940271B2 (en) * 2001-08-17 2005-09-06 Nptest, Inc. Pin electronics interface circuit
US7035755B2 (en) * 2001-08-17 2006-04-25 Credence Systems Corporation Circuit testing with ring-connected test instrument modules
JP4729212B2 (ja) * 2001-09-27 2011-07-20 株式会社アドバンテスト 半導体試験装置
JP4041801B2 (ja) * 2001-11-09 2008-02-06 株式会社アドバンテスト 半導体デバイス試験装置
KR100441684B1 (ko) * 2001-12-03 2004-07-27 삼성전자주식회사 반도체 집적 회로를 위한 테스트 장치
US7171602B2 (en) * 2001-12-31 2007-01-30 Advantest Corp. Event processing apparatus and method for high speed event based test system
US20030156545A1 (en) * 2002-02-15 2003-08-21 Masashi Shimanouchi Signal paths providing multiple test configurations
US7089135B2 (en) * 2002-05-20 2006-08-08 Advantest Corp. Event based IC test system
TWI284743B (en) * 2002-07-13 2007-08-01 Advantest Corp Event pipeline and summing method and apparatus for event based test system
US7447964B2 (en) * 2005-01-03 2008-11-04 International Business Machines Corporation Difference signal path test and characterization circuit
US7279911B2 (en) * 2005-05-03 2007-10-09 Sv Probe Pte Ltd. Probe card assembly with dielectric structure
US20060273811A1 (en) * 2005-05-19 2006-12-07 Geoffrey Haigh Using an active load as a high current output stage of a precision pin measurement unit in automatic test equipment systems
US7810005B1 (en) * 2006-11-01 2010-10-05 Credence Systems Corporation Method and system for correcting timing errors in high data rate automated test equipment
US8295182B2 (en) * 2007-07-03 2012-10-23 Credence Systems Corporation Routed event test system and method
US8645775B2 (en) * 2008-05-21 2014-02-04 Advantest (Singapore) Pte Ltd Method and apparatus for the determination of a repetitive bit value pattern
US9910086B2 (en) 2012-01-17 2018-03-06 Allen Czamara Test IP-based A.T.E. instrument architecture
US9606183B2 (en) * 2012-10-20 2017-03-28 Advantest Corporation Pseudo tester-per-site functionality on natively tester-per-pin automatic test equipment for semiconductor test
JP6054151B2 (ja) * 2012-11-26 2016-12-27 ルネサスエレクトロニクス株式会社 テスト装置

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3478325A (en) * 1967-01-16 1969-11-11 Ibm Delay line data transfer apparatus
US3633113A (en) * 1969-12-22 1972-01-04 Ibm Timed pulse train generating system
US3976940A (en) * 1975-02-25 1976-08-24 Fairchild Camera And Instrument Corporation Testing circuit
US4063308A (en) * 1975-06-27 1977-12-13 International Business Machines Corporation Automatic clock tuning and measuring system for LSI computers
US4102491A (en) * 1975-12-23 1978-07-25 Instrumentation Engineering, Inc. Variable function digital word generating, receiving and monitoring device
JPS6038740B2 (ja) * 1976-04-19 1985-09-03 株式会社東芝 デ−タ処理装置
US4079456A (en) * 1977-01-24 1978-03-14 Rca Corporation Output buffer synchronizing circuit having selectively variable delay means
USRE31056E (en) * 1977-03-23 1982-10-12 Fairchild Camera & Instrument Corp. Computer controlled high-speed circuit for testing electronic devices
US4290133A (en) * 1977-10-25 1981-09-15 Digital Equipment Corporation System timing means for data processing system
DE2812242A1 (de) * 1978-03-21 1979-10-04 Bosch Gmbh Robert Programmierbare ablaufsteuerung
US4231104A (en) * 1978-04-26 1980-10-28 Teradyne, Inc. Generating timing signals
JPS5532176A (en) * 1978-08-28 1980-03-06 Nippon Telegr & Teleph Corp <Ntt> Logic comparing apparatus
JPS5944648B2 (ja) * 1978-08-28 1984-10-31 日本電信電話株式会社 論理波形発生装置
US4217639A (en) * 1978-10-02 1980-08-12 Honeywell Information Systems Inc. Logic for generating multiple clock pulses within a single clock cycle
DE2853523C2 (de) * 1978-12-12 1981-10-01 Ibm Deutschland Gmbh, 7000 Stuttgart Dezentrale Erzeugung von Taktsteuersignalen
US4321687A (en) * 1979-10-01 1982-03-23 International Business Machines Corporation Timing pulse generation
DE3006165C2 (de) * 1980-02-19 1981-11-12 Siemens AG, 1000 Berlin und 8000 München Ankoppeleinrichtung zum Ankoppeln zweier Datenverarbeitungsanlagen
US4482983A (en) * 1980-06-23 1984-11-13 Sperry Corporation Variable speed cycle time for synchronous machines
US4386401A (en) * 1980-07-28 1983-05-31 Sperry Corporation High speed processing restarting apparatus
DK150448C (da) * 1980-11-25 1987-10-12 Interlego Ag Kobling, bestaaende af et par samleled til udloeselig sammenkobling af stangformede konstruktionselementer, saerlig legetoejselementer, i forskellige indbyrdes vinkelstillinger
US4517661A (en) * 1981-07-16 1985-05-14 International Business Machines Corporation Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit
US4451918A (en) * 1981-10-09 1984-05-29 Teradyne, Inc. Test signal reloader
US4497022A (en) * 1982-10-19 1985-01-29 International Business Machines Corporation Method and apparatus for measurements of channel operation
US4490821A (en) * 1982-12-13 1984-12-25 Burroughs Corporation Centralized clock time error correction system
US4594544A (en) * 1983-03-07 1986-06-10 Fairchild Camera And Instrument Corporation Participate register for parallel loading pin-oriented registers in test equipment
US4564953A (en) * 1983-03-28 1986-01-14 Texas Instruments Incorporated Programmable timing system
US4642561B1 (en) * 1983-06-13 1993-09-07 Hewlett-Packard Company Circuit tester having on-the-fly comparison of actual and expected signals on test pins and improved homing capability
US4789835A (en) * 1983-08-01 1988-12-06 Fairchild Camera & Instrument Corporation Control of signal timing apparatus in automatic test systems using minimal memory
US4646299A (en) * 1983-08-01 1987-02-24 Fairchild Semiconductor Corporation Method and apparatus for applying and monitoring programmed test signals during automated testing of electronic circuits
JPS6089773A (ja) * 1983-08-01 1985-05-20 フエアチアイルド　カメラ　アンド　インストルメント　コ−ポレ−シヨン 自動テスト方式における信号のタイミングを動的に制御する方法及び装置
GB2195029B (en) * 1983-11-25 1988-09-01 Mars Inc Automatic test equipment
US4639919A (en) * 1983-12-19 1987-01-27 International Business Machines Corporation Distributed pattern generator
US4746855A (en) * 1984-03-14 1988-05-24 Teradyne, Inc. Relay multiplexing for circuit testers
US4724379A (en) * 1984-03-14 1988-02-09 Teradyne, Inc. Relay multiplexing for circuit testers
US4806852A (en) * 1984-09-07 1989-02-21 Megatest Corporation Automatic test system with enhanced performance of timing generators
JP2539600B2 (ja) * 1985-07-10 1996-10-02 株式会社アドバンテスト タイミング発生装置
US4707834A (en) * 1985-09-17 1987-11-17 Tektronix, Inc. Computer-based instrument system
US4682330A (en) * 1985-10-11 1987-07-21 International Business Machines Corporation Hierarchical test system architecture
US4660197A (en) * 1985-11-01 1987-04-21 Teradyne, Inc. Circuitry for synchronizing a multiple channel circuit tester
US4931723A (en) * 1985-12-18 1990-06-05 Schlumberger Technologies, Inc. Automatic test system having a "true tester-per-pin" architecture
CA1251575A (en) * 1985-12-18 1989-03-21 A. Keith Jeffrey Automatic test system having a "true tester-per-pin" architecture
US4727312A (en) * 1985-12-23 1988-02-23 Genrad, Inc. Circuit tester
GB2189890B (en) * 1986-04-30 1990-02-14 Plessey Co Plc A unit for testing digital telecommunications exchange equipment
US4827437A (en) * 1986-09-22 1989-05-02 Vhl Associates, Inc. Auto calibration circuit for VLSI tester
US4816750A (en) * 1987-01-16 1989-03-28 Teradyne, Inc. Automatic circuit tester control system
US4792932A (en) * 1987-01-16 1988-12-20 Teradyne, Inc. Time measurement in automatic test equipment
US4809221A (en) * 1987-01-28 1989-02-28 Megatest Corporation Timing signal generator
US4779221A (en) * 1987-01-28 1988-10-18 Megatest Corporation Timing signal generator
US5274796A (en) * 1987-02-09 1993-12-28 Teradyne, Inc. Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal
US4876501A (en) * 1987-04-13 1989-10-24 Prime Computer, Inc. Method and apparatus for high accuracy measurment of VLSI components
US4928278A (en) * 1987-08-10 1990-05-22 Nippon Telegraph And Telephone Corporation IC test system
US4857833A (en) * 1987-08-27 1989-08-15 Teradyne, Inc. Diagnosis of faults on circuit board
US4875210A (en) * 1988-01-06 1989-10-17 Teradyne, Inc. Automatic circuit tester control system
JP2719684B2 (ja) * 1988-05-23 1998-02-25 株式会社アドバンテスト 遅延発生装置
JP2688941B2 (ja) * 1988-08-29 1997-12-10 株式会社アドバンテスト 位相補正装置
US4875006A (en) * 1988-09-01 1989-10-17 Photon Dynamics, Inc. Ultra-high-speed digital test system using electro-optic signal sampling
US5025205A (en) * 1989-06-22 1991-06-18 Texas Instruments Incorporated Reconfigurable architecture for logic test system
US5212443A (en) * 1990-09-05 1993-05-18 Schlumberger Technologies, Inc. Event sequencer for automatic test equipment

Also Published As

Publication number Publication date
EP0474275A2 (en) 1992-03-11
US5225772A (en) 1993-07-06
DE69124170D1 (de) 1997-02-27
EP0474275B1 (en) 1997-01-15
US5461310A (en) 1995-10-24
EP0474275A3 (en) 1993-03-03
JPH0694798A (ja) 1994-04-08
DE69124170T2 (de) 1997-07-10

Similar Documents

Publication Publication Date Title
JP3298653B2 (ja) ピンスライスアーキテクチャを使用した自動テスト装置システム
US4404519A (en) Testing embedded arrays in large scale integrated circuits
US5883843A (en) Built-in self-test arrangement for integrated circuit memory devices
US7424660B2 (en) Synchronization point across different memory BIST controllers
US7328388B2 (en) Built-in self-test arrangement for integrated circuit memory devices
EP0077736B1 (en) Test vector indexing method and apparatus
US4555663A (en) Test pattern generating apparatus
US6353563B1 (en) Built-in self-test arrangement for integrated circuit memory devices
US6480799B2 (en) Method and system for testing RAMBUS memory modules
US5422892A (en) Integrated circuit test arrangement and method for maximizing the use of tester comparator circuitry to economically test wide data I/O memory devices
US5606568A (en) Method and apparatus for performing serial and parallel scan testing on an integrated circuit
JP2000132997A (ja) 半導体集積回路
JPH09128998A (ja) テスト回路
JP2001520780A (ja) 相互接続部テストユニットを有する回路及び第１電子回路と第２電子回路との間の相互接続部をテストする方法
JP2988380B2 (ja) 半導体試験装置およびこの試験装置を用いた試験方法
EP0699999A2 (en) Memory architecture for automatic test equipment using vector module table
US6003149A (en) Test method and apparatus for writing a memory array with a reduced number of cycles
JP2003223798A (ja) テスト容易化回路
JP3479653B2 (ja) テスト装置
JP3819056B2 (ja) ベクトル・モジュール・テーブルを用いる自動テスト装置のためのメモリ・アーキテクチャ
JP2824853B2 (ja) パターンデータ書込み方式
JPH05144297A (ja) メモリ試験装置
JP3102600B2 (ja) Ｉｃテスタ
JP2001135096A (ja) Ｒａｍのテスト方法
JPS6164000A (ja) 半導体メモリの試験装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080419

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090419

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees