JPH1048297A - 回路テスター - Google Patents

回路テスター

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JPH1048297A
JPH1048297A JP9111685A JP11168597A JPH1048297A JP H1048297 A JPH1048297 A JP H1048297A JP 9111685 A JP9111685 A JP 9111685A JP 11168597 A JP11168597 A JP 11168597A JP H1048297 A JPH1048297 A JP H1048297A
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memory
dut
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tester
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JP9111685A
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Jens Sundermann
イエンス・ズンダーマン
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Hewlett Packard Co
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
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    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
    • G—PHYSICS
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Abstract

(57)【要約】 【課題】回路テスターにおいて試験パターンの記憶容量
をへらす。 【解決手段】試験パターンの繰り返し部分を見つけて、
該試験パターンをオペランドと繰り返し命令のシーケン
ス形式で圧縮記憶する。試験パターンのＤＵＴへの印加
時には、オペランドに繰り返し命令を実行して伸長した
元の試験パターンを得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は広義には電子回路の試験
に関し、より詳細にはデータ圧縮技術を用いた回路テス
ターやボードテスター（以下回路テスターと総称する）
に関する。
【０００２】
【従来の技術】電子回路の複雑性は増す一方であり、十
分な試験を行なうには回路テスターにより多くの機能が
求められている。
【０００３】試験される電子回路や電子装置（以下DUT
と総称する）は膨大な数の電気的接続点、例えばピン、
を有するため、DUTの機能試験に必要な装置は著しく増
大している。さらに、DUTの電気的接続点あるいはDUTに
印加される試験パターンを変更する必要がある。
【０００４】回路テスターは異なる数の電気的接続点お
よび機能を有する各種のDUTの試験に簡単に適応させる
ことができなければならない。試験パラメータは容易に
プログラムできなければならない。各DUTはピン等のい
くつかの入力および出力電気的接続点を有する。回路テ
スターはDUTの電気的接続点に当該DUTの仕様を考慮した
デジタル信号パターンを印加する。DUTによって生成さ
れたデジタル出力信号あるいはデジタルパターンが完全
な機能を有する同じDUTの信号パターンと比較される。
【０００５】DUTはメモリ回路あるいはRAM、SRAM、VRA
M、パイプライン化されたバーストSRAMその他のいくつ
かのメモリ回路を有するボードである。メモリ回路のそ
れぞれのセルあるいは少なくともメモリセルの大部分を
アドレス指定しなければならず、試験されるそれぞれの
セルに“０”あるいは“１”が書き込まれ、メモリ回路
の他のセルへのアクセス時にセルの内容の損失あるいは
変更がチェックされる。
【０００６】
【発明が解決しようとする課題】かかるメモリの試験を
実行するために、当業界ではセルを特定の時間的順序で
アドレス指定する“マーチ、チェッカーボード、ギャル
パットその他”の標準試験パターンが開発された。
【０００７】かかる標準試験パターンは（フォーネクス
ト）ループを利用し、電子メモリおよび他のDUTの試験
に用いられる。
【０００８】特に、DUTの各ピンに対する個別のテスタ
ー回路を有する回路テスターは高コストのRAM等多数の
電子メモリを有する。したがって、集積回路（IC）を塔
載するものをはじめとし、各種の電子回路やボードの機
能試験を実行するのに要するメモリ量やメモリ容量を低
減する必要がある。
【０００９】本出願人に譲渡された米国特許5,402,427
号から、それぞれが試験ベクトルのセグメントを記憶す
るベクトル記憶装置群の使用が知られている。１つの試
験ベクトルが２つあるいはそれ以上の同一セグメントか
らなる場合、このセグメントは一度だけ記憶される。た
とえば、ピン１およびピン２の試験データセグメントが
同じクロックサイクルにおいて同じである場合、このセ
グメントは一度だけ記憶される。さらに、米国特許5,40
2,427号にはいくつかのシーケンスを使用することが提
案されている。ベクトル記憶装置とそれに付随するシー
ケンサとの組み合わせのそれぞれがクロック信号を共用
する以外は独立して動作するような組み合わせは用いる
ことができないであろう。そうではなくて、それぞれが
DUTの異なる電気接続点すなわちピンに対応した２つ以
上のベクトル記憶装置に同一のセグメントを記憶しなけ
ればならない。
【００１０】DUTの１つの電気接続点すなわちピンにつ
いてベクトル記憶装置と付随するシーケンサを有するモ
ジュラー回路テスターやボードテスターを使用する場
合、異なる原理を有する回路テスターが必要である。
【００１１】
【課題を解決するための手段】本発明はDUTを試験する
ための複数のテスター回路からなる回路テスターであっ
て、それぞれのテスター回路が、前記試験すべき電子素
子に電気接続点を提供するための導体と、少なくとも圧
縮されたデータシーケンスを記憶する第１のメモリとか
らなり、CPUあるいはマイクロコントローラ等のシーケ
ンサがアドレスバスおよびデータバスを介して前記第１
のメモリに接続され、前記圧縮されたデータシーケンス
の伸長と前記伸長されたデータシーケンスの前記DUTへ
の転送あるいは前記DUTの応答データを前記伸長された
データシーケンスと比較する第１のコンパレータへの転
送を制御し、それぞれのテスター回路は前記試験すべき
DUTのピン等の他の電気接続点に接続され、さらに前記
シーケンサにタイミング信号を印加する第１のクロック
手段とからなる回路テスターを提供するものである。
【００１２】本発明の回路テスターは複数のテスター回
路からなるモジュラー方式のものである。それぞれのテ
スター回路は試験すべき電子素子のピン等の１つの電気
接続点にのみ対応し、RAM等のメモリとシーケンサとの
組み合わせからなる。それぞれのテスター回路したがっ
てメモリとシーケンサのそれぞれの組み合わせはタイミ
ング信号を除いては他の組み合わせから独立して動作す
る。それぞれのテスター回路のシーケンサはアドレスバ
スおよびデータバスを介して第１のメモリに接続されて
いる。
【００１３】本発明はピンごとに別々のシーケンサを用
い、ピンごとにそれぞれのデータシーケンスあるいは少
なくともほとんどのデータシーケンスを圧縮することを
提案するものである。データ処理装置によって、対応す
るピンのそれぞれのデータシーケンスがある特定のピン
に印加すべきあるいはそのDUTの応答信号をそのデータ
シーケンスと比較するコンパレータに転送すべきデータ
シーケンスに繰り返し存在するデータストリングからな
るものであるかをチェックする。データ処理装置はピン
ごとの各シーケンサへの命令とピンごとの圧縮されたシ
ーケンスとを生成する。各ピンのシーケンサ命令および
圧縮データシーケンスはそのDUTの対応するピンすなわ
ち電気接続点に関係付けられたテスター回路の１つある
いはそれ以上のRAM等のメモリに記憶される。クロック
手段からすべてのテスター回路のそれぞれにタイミング
信号が印加される。試験中、各シーケンサはデータ処理
装置によって生成され同じテスター回路のメモリに記憶
された対応するシーケンサ命令によって動作する。各シ
ーケンサはDUTの対応するピンすなわち電気接続点の対
応するデータシーケンスを伸長し、伸長されたデータシ
ーケンスを生成し、これがそのDUTの対応するピンに転
送される、あるいはそのDUTの対応するピンに接続さ
れ、この伸長されたデータシーケンスをDUTの対応する
ピンにおける応答信号と比較するこのテスタのコンパレ
ータに転送される。
【００１４】本発明の第１の実施例では、DUTはRAM、SR
AM、VRAM、パイプライン化バーストSRAM、CPU、ASIC、
電子メモリからなるマイクロコントローラ等の電子メモ
リである。電子メモリを試験するさいには、その電子メ
モリのそれぞれのセルあるいはほとんどのセルがアドレ
ス発生器を用いて順次（あるいは、たとえばギャルパッ
ト試験パターン等のより複雑な順序で）アドレス指定さ
れ、セルに２値情報“０”あるいは“１”が書き込ま
れ、別のセルからの情報の読み出しあるいは別のセルへ
の書き込みによってすでに２値情報を有するセルに影響
があるかどうかがチェックされる。試験される電子メモ
リのセルを所定の時間的順序でアドレス指定するため
に、チップ設計を考慮に入れて“マーチ、チェッカーボ
ード、ギャルパットその他”のいくつかの標準試験パタ
ーンが開発された。さらに、回路テスターのオペレータ
は自分で開発した試験パターンを実行したいと望むもの
である。
【００１５】本発明の第２の実施例では、DUTである電
子メモリの１つのアドレスピンに印加されるアドレスシ
ーケンスを圧縮することを提案するものである。この電
子メモリのアドレス入力に接続されるすべてのテスター
回路のデータシーケンスは、この電子メモリの第１のク
ロック手段で順次トリガーされるメモリセルをアドレス
指定するシーケンスを構成する。
【００１６】電子メモリ内でセルを順次アドレス指定す
るとき、アドレス発生器はループを実行する。かかるフ
ォーネクストループ(For-Next Loop)は所定のアドレス
で始まり、次のループにおいて、１、２、３、…という
ような特定のステップサイズでアドレスをインクリメン
トする。DUTのA0ピン等の最初のアドレスピンにおい
て、繰り返し現われるデータシーケンス“01”をループ
により生成する。長いループの場合には、アドレスピン
A0のテスター回路のピンメモリには２値データシーケン
ス“010101...”をロードしなければならない。本発明
によれば、DUTをアドレス指定するための全てのループ
がデータ処理装置によって解析され、各ピンのデータシ
ーケンスが決定され、冗長が除去さ、このデータシーケ
ンスを冗長性なく繰り返す１つあるいはそれ以上の命令
が生成される。すなわち、各ピンのデータシーケンスが
圧縮される。データシーケンス（オペランド）が１つあ
るいはそれ以上の命令によって繰り返される、解析され
たループによって生成される同じアドレスシーケンスか
らなる伸長されたデータシーケンスが生成される。冗長
性が除去され、１つあるいはそれ以上の繰り返し命令は
データシーケンス“010101...”と比較して記憶に要す
るメモリスペースがはるかに少ないため、本発明によれ
ば回路テスターの１つのピンあたりのテスター回路のテ
スタメモリを縮小することが可能である。
【００１７】本発明の第３の実施例によれば、標準試験
パターン等の試験パターンの１つあるいはそれ以上のル
ープはデータ処理装置によって解析され、１ピンあたり
のデータシーケンスが圧縮される。すなわち、既存のデ
ータシーケンスが除去されそれに代わって繰り返し命令
あるいは場合によってはネストされた繰り返し命令が生
成され伸長後のアドレス指定が行なわれる。すなわち、
繰り返し命令が冗長性の低いあるいは冗長性のないデー
タシーケンスを繰り返すとき、前記メモリのセルは１つ
あるいはそれ以上の解析されたループと同様の所定の時
間的順序でアドレス指定される。圧縮されたデータシー
ケンスは繰り返し命令およびオペランド等の１つあるい
はそれ以上の命令からなる。
【００１８】実行すべきループのための圧縮されたデー
タシーケンスを生成する代わりに、このループをデータ
ベースに記憶されたループ群と比較するコンパレータを
用いることができ、このループがデータベースにある場
合、このデータベースあるいは他のデータベースに記憶
された対応する圧縮済みのデータシーケンスが用いら
れ、ピンごとの各テスター回路の関係する各メモリには
DUTの対応する１ピンあたりの圧縮されたデータシーケ
ンスがロードされる。
【００１９】さらに、本発明の回路テスターは圧縮度の
低いデータシーケンスとそれに対応する命令の記憶に要
するメモリスペースが、より多くの命令およびオペラン
ドからなり冗長性のない完全に圧縮されたデータシーケ
ンスの記憶に要するメモリスペースより小さいかどうか
を判定するコンパレータから構成することができる。か
かるコンパレータを用いることによって、圧縮されたデ
ータシーケンスの記憶に要するメモリスペースを最小限
にすることができる。
【００２０】本発明の第４の実施例によれば、回路テス
ターの外部あるいは内部のデータ処理装置は、DUTを試
験するための試験パターンがループ：For(Address＝
０； Address＜n； Address＝Address+1); Ax, AX-1,
AX-2, ..., A2, A1, A0= Address、を含むかどうかをチ
ェックする（Address:アドレス）。
【００２１】この場合、DUTのアドレスピンA0のテスタ
ー回路の電子メモリには繰り返し命令とオペランド“0
1”がロードされる。この繰り返し命令はn（最高アドレ
ス）を２で割った回数だけオペランド“01”を繰り返
す。各サイクルにおいてこのアドレスは１だけインクリ
メントされる。
【００２２】ピンごとの各アドレスデータシーケンスの
冗長性を除去し、伸長されたデータシーケンスと同じ情
報からなる冗長性のないあるいは冗長性の低いデータシ
ーケンスを繰り返すための繰り返し命令を生成する方法
について図を参照して後述する。さらに、データ処理装
置による試験すべきメモリのアドレスピンごとの各テス
ター回路の圧縮されたデータシーケンス（冗長性のない
あるいは冗長性の低い命令およびオペランド）の決定の
方法についてもより詳細に説明する。
【００２３】たとえば、０以外のアドレスで始まるルー
プおよび/またはアドレスを各サイクルで２以上インク
リメントするループ等の他のループの存在をコンパレー
タ等によってチェックすることが可能であることは明ら
かである。このような場合、データ処理装置には、それ
ぞれの１つのアドレスピンのアドレスデータシーケンス
を２値“０”および“１”のデータシーケンスではなく
図形として表現するいわゆる標準上昇計数シーケンスツ
リーが利用される。対応するアドレスピンの標準上昇計
数シーケンスツリーは、メモリセルを順次アドレス指定
するためのループ、すなわちアドレス＝０で始まりその
ループの各ステップでアドレスを１だけインクリメント
するループ（標準ループ）のオペランドと繰り返し命令
を示す。データ処理装置は電子メモリの試験中にこの回
路テスターによって実行すべきアドレスループを標準ル
ープと比較し、開始アドレスが“０”と異なる場合ある
いはステップサイズが“１”と異なる場合には、各ピン
の標準上昇計数シーケンスツリーを適宜修正する。
【００２４】データ処理装置はこれによって、実行すべ
きループについてアドレスピンのデータシーケンスを生
成するよりはるかに短時間で各アドレスピンの圧縮アド
レスデータシーケンスを生成して、そのデータシーケン
スに繰り返し存在する部分を解析し、冗長性を除去し、
冗長性がないかあるいは低い適当な繰り返し命令および
オペランドを生成することができる。シーケンスツリー
（上昇計数あるいは下降計数）は各ピンにおけるデータ
シーケンスが電子メモリの試験時に回路テスターの実行
すべき標準ループおよび他のほとんどのループついて非
常に規則的なものであることを利用している。
【００２５】本発明は、上述した特徴の有効で新規性の
ある組み合わせ単独にあるいは他の任意の組み合わせと
に関することは明らかである。さらに、ここに掲げる利
点はすべて本発明の解決しようとする課題とみなすこと
ができる。
【００２６】
【発明の実施例】図１には伸長されたデータシーケンス
を試験すべきDUTの電気的入力コネクタ18に転送する、
あるいはテスター回路10が試験すべきDUTの電気的出力
コネクタに接続されている場合にはコンパレータ14に転
送するためのテスター回路10を示す。
【００２７】テスター回路10はソフトウエア制御された
マイクロプロセッサ（図示せず）等のシーケンサ11、RA
M等のベクトルシーケンサメモリ12、フォーマッタ13、
コンパレータ14、ドライバ16、レシーバ17およびエラー
メモリ15からなる。クロック30がテスター回路10の各電
子回路に電気的に接続されている。これらの電子回路は
適正に動作するにはクロック信号を必要とする（簡略化
のため、クロック信号のための電気的接続点は図示しな
い）。シーケンサ11はアドレスバス19およびデータバス
20を介してベクトルシーケンサメモリ12に接続されてい
る。
【００２８】DUTのピン18の電気的接続点に伸長された
形態で印加されるデータシーケンスが圧縮されたフォー
マットでメモリ12に記憶されている。さらに、メモリ12
には、シーケンサ11のシーケンサ命令が記憶されてい
る。試験中、クロック30が各電子回路をトリガーし、シ
ーケンサは圧縮されたデータシーケンスおよびシーケン
サ命令をメモリ12からデータバス20を介してシーケンサ
記憶装置（図示せず）にロードする。シーケンサ命令に
よってシーケンサコントローラ（図示せず）がメモリ12
の該当するセルをアドレス指定し、圧縮されたデータシ
ーケンスがシーケンサ記憶素子に順次記憶され、シーケ
ンサによってデータシーケンスに伸長される。
【００２９】DUTの電気的接続点18が入力ピンである場
合、伸長されたデータシーケンスはバス21を介してフォ
ーマッタ13に転送され、フォーマッタ13からバス23を介
してドライバ16に転送される。フォーマッタ13およびド
ライバ16は伸長されたデータシーケンスをDUTの特定の
動作状態に関して変更する。
【００３０】電気的接続点18がDUTの出力ピンである場
合、出力ピン18の応答データシーケンスはレシーバ17に
転送され、バス24を介してコンパレータ14に送られる。
伸長されたデータシーケンスをフォーマッタ13に送らず
にバス21を介してコンパレータ14に転送する。DUTの出
力ピン18の応答データシーケンスがシーケンサ11によっ
て生成されるデータシーケンスと同じでない場合、コン
パレータ14は、それらの両シーケンスの同じ位置で、ど
のビットが異なり、どのビットが一致するかをエラーメ
モリ15に書き込む。
【００３１】いくつかのテスター回路10を用いることに
よってジュラー方式の回路テスターを構成することがで
き、集積回路（IC）等の各種の電子素子の試験、電子素
子やICを有するボードの試験に容易に適応できる。かか
るテスター回路10はそれぞれDUTの出力ピンあるいは入
力ピンに接続して使用することができる。また、DUTの
入力ピンにのみ接続して使用する場合、コンパレータ、
レシーバおよびエラーメモリを有しないテスター回路を
使用することができることは明らかである。一方、フォ
ーマッタ13およびドライバ16を有しない回路テスターを
DUTの出力ピンに接続して使用することができる。
【００３２】図２には図１に示すような３つのテスター
回路10a、10bおよび10cを有する電子回路テスターある
いはボードテスターを示す。回路テスター10a、10b、10
cはそれぞれ試験すべき電子素子DUTのピン等の異なる電
気的接続点18a、18bおよび18cに接続されている。共通
のクロック手段30が電線等の電気的結線31を介して各テ
スター回路10a、10b、10cおよびその電子素子に接続さ
れている。
【００３３】DUTの各ピンすなわち電気的接続点18a、18
bおよび18cはシーケンサ11とベクトルシーケンサメモリ
12とを備えたそれ自身のテスター回路に付属しているた
め、DUTの対応する電気的接続点あるいは各テスター回
路10a、10bおよび10cのコンパレータに異なるデータシ
ーケンスを送ることができる。
【００３４】図３は８つのメモリセルを有する超小型電
子メモリの各アドレスピンにおける“マーチ試験パター
ン”用のデータシーケンスを示す表である。ここでは理
解を容易にするために、非常に小さい素子を選択した。
【００３５】第１のステップとしてマーチパターンを実
行すると、すべてのメモリセルに２値情報“０”が書き
込まれる。これを行なうには、アドレスピンA0、A1およ
びA2を介してすべてのメモリセルをアドレス指定しなけ
ればならない。第１のクロックサイクルでは、各アドレ
スピンンA0、A1およびA2に２進数“０”が印加され、こ
れによって最初のメモリセルがアドレス指定される。次
のクロック信号において、アドレスピンA0に２進数
“１”が。アドレスピンンA1およびA2のそれぞれに２進
数“０”が印加されこの小型電子メモリの２番目のメモ
リセルがアドレス指定される。第１のステップのこれ以
降の部分については自明であり、また図３にも示されて
いる。
【００３６】第２のステップにおいて、最初のメモリセ
ルがアドレスピンンA0、A1およびA2のそれぞれに“00
0”を印加することによってアドレス指定される。第１
のステップにおいて既に最初のセルに書き込まれている
２進数“０”が最初のメモリセルから読み出される。次
のクロックサイクルにおいて、アドレスピンンA0、A1お
よびA2に“000”を印加することによって最初のメモリ
セルが再度アドレス指定される。このサイクル中に、最
初のセルに２進数“１”が書き込まれる。図３の第２の
ステップから明らかなように他のすべてのメモリセルに
同じ動作が実行される。
【００３７】第３のステップにおいては、第２のステッ
プが逆の順序で実行される。すなわち、第２のステップ
で書き込まれた２進数“１”が書き込まれ、残りのメモ
リセルのそれぞれに２進数“０”が順次書き込まれる。
【００３８】第４のステップにおいて、第３のステップ
で各セルに書き込まれた２進数“０”が各セルから順次
読み出され、各セルが順次アドレス指定される。
【００３９】図３からわかるように、異なるアドレスピ
ンに対するデータシーケンスは非常に規則的である。各
ピンのテスター回路のメモリにその特定のピンのデータ
シーケンスをロードする代わりに、本発明ではデータシ
ーケンスをピンごとに個別に圧縮して冗長性がないかあ
るいは低い状態で１つあるいはそれ以上の命令およびオ
ペランドを記憶することを提案するものである。
【００４０】図４には、図３の例のピンA1のための圧縮
されたデータシーケンスを示す。この式は次のように読
まねばならない（括弧内の式から初めて左から右に）。
【００４１】“０”を２回繰り返す命令、次に２進数
“１”を２回繰り返す命令、これを順次２回実行しなけ
ればならない。
【００４２】次に、２進数“０”を４回生成する命令と
“１”を４回生成する命令、およびこれを２回生成する
命令。
【００４３】次に、２進数“１”を４回、２進数“０”
を４回およびこれを順次２回繰り返す命令を生成する。
【００４４】次に、２つの２進数“０”を生成する命
令、オペランド２進数“１”を生成する命令、およびこ
れを順次２回繰り返す命令。
【００４５】この圧縮された形態のマーチパターンがア
ドレスピンA1のテスター回路のメモリに記憶されると、
図３に示すデータシーケンスをアドレスピンA1に記憶す
る場合に比べ必要とするメモリスペースははるかに小さ
くなる。
【００４６】本発明の原理はこれ以上のあるいはこれよ
りはるかに多いメモリセルを有し、異なるパターンを用
いて試験される電子メモリにも適用可能であることは明
らかである。さらに、当業者には、本発明の原理をスク
ランブリングテーブルを用いてアクセスしなければなら
ない、すなわちアドレスが他のアドレスにマップされる
メモリ素子の試験にも容易に適用することが可能であろ
う。スクランブリングはチップレイアウトの関係上最初
のセルが２番目のセルその他に隣接して配置されていな
いが、オペレータが試験中これらのセルをその物理的配
置にかかわらず順次アクセスしたいときに用いられるこ
とが多い。この場合、各アドレスピンの標準上昇計数ツ
リーはスクランブリングに起因する標準ループの変更に
応じて変更される。
【００４７】各アドレスピンのデータシーケンスの冗長
性を低減するために、本発明では各ピンの上昇計数（up
-counting）シーケンスを記述する２進木（binary tre
e）の使用が提案される。下降計数（down-counting）ル
ープを処理するさいには、かかるループは同じパラメー
タを有する上昇計数ループに変換され、ループ内のすべ
ての上昇計数シーケンスツリーが鏡映される。
【００４８】図５には各メモリセルを順次アドレス指定
する（標準ループとする）ために電子メモリのアドレス
ピンA0、A1、A2、…に印加すべきいわゆる“上昇計数２
進木”の形態のデータシーケンスを示す。
【００４９】A0の上昇計数２進木において、最低レベル
にオペランド“０”および“１”があり、その上に繰り
返し命令“２×”がある。したがって、このループの最
後まで“01”を繰り返すことがわかる。
【００５０】A1の上昇計数２進木において、最低レベル
にオペランド“０”および“１”がある。第１のステッ
プにおいて、オペランド“０”が２回繰り返され、次に
オペランド“１”が２回繰り返され、これがこのループ
の最後まで何度も繰り返される。
【００５１】A2の上昇計数２進木において、最低レベル
にオペランド“０”および“１”がある。第１のステッ
プにおいて、オペランド“１”が２回繰り返され、次に
オペランド“１”が２回繰り返され、これが本発明の回
路テスターやボードテスターのこのアドレスピンで実行
すべきこのループの最後まで何度も繰り返される。
【００５２】各アドレスピンの標準２進木は非常に規則
的であり、上記を繰り返す前に各オペランドがアドレス
ピンごとにさらに２回繰り返される。したがって、それ
以降のアドレスピン（図示せず）の標準上昇計数シーケ
ンスツリーの決定を容易に継続することができる。
【００５３】標準上昇計数ツリーはすでに冗長性のない
繰り返し命令とオペランドを有する圧縮されたデータシ
ーケンスであるため、本発明ではデータ処理装置によっ
てこのテスターによって実行すべきループを標準ループ
と比較し、標準上昇計数ループをそれに応じて変更する
ことを提案するものである。
【００５４】たとえば、最初のセルから始めて１つおき
のセル（１、３、５）のみをアドレス指定すべき場合、
最初のツリー（A0のツリー）においては、このツリーか
ら最初のレベルの左のオペランド“０”が除去される。
２番目のツリー（ツリーA1）においては、２番目のレベ
ルの左右の命令“２×”が除去される。３番目のツリー
（ツリーA2）においては、２番目のレベルの左右の繰り
返し命令“２×”が再度除去され、以下同様である。
【００５５】“２×”（たとえばA0のツリーのオペラン
ドのレベルのすぐ上のレベルは“／ ＼”の上に”｜”
であり、“２×”と異なる）場合、オペランドのレベル
（ツリーの葉）のすぐ上のレベルをすべて除去する。こ
れ以外の場合、ループの開始値に応じて（たとえばA
0の）左あるいは右のオペランドを除去する。
【００５６】このループのステップサイズが“４”であ
る場合、データ処理装置は上記の除去を２回実行し、ス
テップサイズが“４”より大きい場合もこれが繰り返さ
れる。
【００５７】以上実施例につき詳述したが、本発明の適
用範囲はそれに止まらない。以下に本発明の実施態様の
いくつかを示す。
【００５８】（実施態様１）DUTを試験するための複数
のテスター回路（10；10a、10b、10c）を有する回路テ
スターであって前記DUTに電気接続点を提供するための
導体（18；18a、18b、18c）と、少なくとも圧縮された
データシーケンス（図４参照）を記憶する第１のメモリ
（12）と、アドレスバス（19）およびデータバス（20）
を介して前記第１のメモリ（12）に接続され、前記圧縮
されたデータシーケンスの伸長と該伸長されたデータシ
ーケンスの前記DUTへの転送あるいは前記DUTの応答デー
タを前記伸長されたデータシーケンスと比較する第１の
コンパレータ（14）への転送を制御するためのCPUある
いはマイクロコントローラ等のシーケンサ（11）と、そ
れぞれのテスター回路（10；10a、10b、10c）を前記電
気接続点（18a、18b、18c）に接続する手段と、前記シ
ーケンサにタイミング信号を印加する第１のクロック手
段（30）とを備えたことを特徴とする回路テスター。
【００５９】（実施態様２）実施態様１に記載の回路テ
スターであって、前記DUTはRAM、SRAM、VRAM、パイプラ
イン化バーストSRAM、CPUあるいはメモリその他を有す
るASIC等の電子メモリであることを特徴とする回路テス
ター。（ 実施態様３）実施態様２に記載の回路テスターであっ
て、前記伸長されたデータシーケンスはアドレスシーケ
ンスであり、これがDUTの１つのアドレスピンに印加さ
れ、DUTのアドレス入力に接続されるすべてのテスター
回路（10；10a、10b、10c）のデータシーケンスは、前
記DUTのメモリセルを順次アドレス指定するシーケンス
を構成することを特徴とする回路テスター。
【００６０】（実施態様４）実施態様２あるいは実施態
様３に記載の回路テスターであって、前記テスター回路
（10；10a、10b、10c）のデータシーケンス全体が前記D
UTのセルを所定の時間的順序で順次アドレス指定する１
つあるいはそれ以上のループを構成することを特徴とす
る回路テスター。 （実施態様５）実施態様４に記載の回路テスターであっ
て、前記１つあるいはそれ以上のループは前記DUTのセ
ルを所定の時間的順序でアドレス指定するための“マー
チ、チェッカーボード、ギャルパットその他”の標準試
験パターンの少なくとも一部を構成することを特徴とす
る回路テスター。
【００６１】（実施態様６）実施態様１あるいは実施態
様２に記載の回路テスターであって、前記圧縮されたデ
ータシーケンスは命令とオペランドとからなることを特
徴とする回路テスター。 （実施態様７）実施態様６に記載の回路テスターであっ
て、前記命令は前記オペランドを所定数のクロックサイ
クルにわたって繰り返すための繰り返し命令であること
を特徴とする回路テスター。
【００６２】（実施態様８）実施態様６あるいは実施態
様７に記載の回路テスターであって、前記オペランドは
冗長性のない２進数“０”および“１”のシーケンスす
なわち基本的には前記“０”および“１”のシーケンス
の一部が繰り返さないシーケンスを有することを特徴と
する回路テスター。 （実施態様９）実施態様１あるいは実施態様３に記載の
回路テスターであって、前記圧縮されたデータシーケン
スはループ：For(Address＝０； Address＜n； Address
＝Address+1); Ax, AX-1, AX-2, ..., A2, A1, A0= Add
ress（ここにAddressはアドレス）に対し、前記DUTのア
ドレスピンA0ではn/2 ד01”であることをことを特徴
とする回路テスター；ここでAddress＝０は最初のアド
レスを示し、nは最高アドレスを示し、Address＝Addres
s+1は各サイクルでアドレスを１だけインクリメントす
ることを示し、AX、…、A0はアドレスピンを示し、n/2
×は“01”をn/2回繰り返す命令であることを示す。
【００６３】（実施態様10）実施態様９に記載の回路テ
スターであって、アドレスピンA1の前記圧縮されたデー
タシーケンスはn/4 ×(2 ד０”; 2ד１”)であ
る、すなわち“０”が２回繰り返され、“１”が２回繰
り返され、これがn/4回繰り返されることを特徴とする
回路テスター。
【図面の簡単な説明】
【図１】試験すべきDUTのピン等の電気的接続点の試験
を行なうための回路テスターのテスター回路のブロック
図である。
【図２】それぞれがDUTの異なるピンに電気的に接続さ
れた同じ種類の３つのテスター回路からなるモジュラー
回路テスターのブロック図である。
【図３】マーチパターン用の８つのメモリセルを有する
超小型電子メモリの各アドレスピンにおけるデータシー
ケンスを示す図である。
【図４】図３の例のピンA1の圧縮されたデータシーケン
スを示す図である。
【図５】各メモリセルを順次アドレス指定するために電
子メモリのアドレスピンA0…に適用されるいわゆる“上
昇計数２進木”の形態のデータシーケンスを示す図であ
る。
【符号の説明】
10：テスター回路 10a、10b、10c：テスター回路 11：シーケンサ 12：ベクトルシーケンサメモリ 13：フォーマッタ 14：コンパレータ 15：エラーメモリ 16：ドライバ 17：レシーバ 18：試験すべきDUTの電気的入力コネクタ 18a、18b、18c：電気的接続点 19：アドレスバス 20：データバス 21、23、24：バス 30：クロック A0、A1およびA2：アドレスピン

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】DUTを試験するための複数のテスター回路
    を有する回路テスターであって、 前記DUTに電気接続点を提供するための導体と、 少なくとも圧縮されたデータシーケンスを記憶する第１
    のメモリと、 アドレスバスおよびデータバスを介して前記第１のメモ
    リに接続され、前記圧縮されたデータシーケンスの伸長
    と該伸長されたデータシーケンスの前記DUTへの転送あ
    るいは前記DUTの応答データを前記伸長されたデータシ
    ーケンスと比較する第１のコンパレータへの転送を制御
    するためのCPUあるいはマイクロコントローラ等のシー
    ケンサと、 それぞれのテスター回路を前記電気接続点に接続する手
    段と、 前記シーケンサにタイミング信号を印加する第１のクロ
    ック手段とを備えたことを特徴とする回路テスター。
JP9111685A 1996-04-30 1997-04-30 回路テスター Pending JPH1048297A (ja)

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EP0805458B1 (en) 2001-06-27
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