JP3126127B2 - 試験データ圧縮方式 - Google Patents
試験データ圧縮方式Info
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- JP3126127B2 JP3126127B2 JP01110939A JP11093989A JP3126127B2 JP 3126127 B2 JP3126127 B2 JP 3126127B2 JP 01110939 A JP01110939 A JP 01110939A JP 11093989 A JP11093989 A JP 11093989A JP 3126127 B2 JP3126127 B2 JP 3126127B2
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- test data
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
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- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はICやPCボードの機能試験等に必要な試験デー
タの圧縮方式に関する。
タの圧縮方式に関する。
ICやPCボードの機能試験を行うに当たっては、その端
子を所望の信号でドライブし、それに応答して端子に現
れる信号をその期待値と比較する。このような信号の印
加・印加された信号への応答とその期待値の比較という
一連の動作を繰り返すことにより、試験対象が期待通り
に機能するか否かを判定する。
子を所望の信号でドライブし、それに応答して端子に現
れる信号をその期待値と比較する。このような信号の印
加・印加された信号への応答とその期待値の比較という
一連の動作を繰り返すことにより、試験対象が期待通り
に機能するか否かを判定する。
ICやPCボードはその機能が増々複雑化しつつあり、そ
れに必要な試験内容も一層詳細化、複雑化している。そ
の結果、機能試験に必要なデータ量は飛躍的に増大しつ
つある。このように、必要なデータ量が増大すると、試
験制御装置から試験装置への試験データの転送に要する
時間が長くなるという問題があった。これに加えて、試
験データ量が膨大であるため試験データが試験装置側の
メモリに入り切らないことが多くなり、一つのICやPCボ
ードの試験中に試験装置のメモリの内容を入れ換えてか
ら次の段階へ進む必要が出てくる。これにより、試験デ
ータ転送時間が試験のスループットを支配する重大な要
因の一つとなってきた。
れに必要な試験内容も一層詳細化、複雑化している。そ
の結果、機能試験に必要なデータ量は飛躍的に増大しつ
つある。このように、必要なデータ量が増大すると、試
験制御装置から試験装置への試験データの転送に要する
時間が長くなるという問題があった。これに加えて、試
験データ量が膨大であるため試験データが試験装置側の
メモリに入り切らないことが多くなり、一つのICやPCボ
ードの試験中に試験装置のメモリの内容を入れ換えてか
ら次の段階へ進む必要が出てくる。これにより、試験デ
ータ転送時間が試験のスループットを支配する重大な要
因の一つとなってきた。
この問題を解決するため、従来は制御装置から試験装
置へのデータ転送路の転送速度を速くして試験データの
転送時間を短縮したり、また試験装置のメモリの容量を
大きくしてメモリの入れ換えを少なくする等の方法をと
っていた。しかしながら、このような解決法では費用が
高くつくなどの問題があり、データ転送時間の短縮には
限度があった。
置へのデータ転送路の転送速度を速くして試験データの
転送時間を短縮したり、また試験装置のメモリの容量を
大きくしてメモリの入れ換えを少なくする等の方法をと
っていた。しかしながら、このような解決法では費用が
高くつくなどの問題があり、データ転送時間の短縮には
限度があった。
本発明は上述した従来技術の問題点を解消し、制御装
置から試験装置へ転送されるデータを圧縮しておくこと
により、データ転送時間を短縮することを目的とする。
置から試験装置へ転送されるデータを圧縮しておくこと
により、データ転送時間を短縮することを目的とする。
本発明の一実施例によれば、制御装置から試験装置へ
転送される試験データに対して、その性質を利用したデ
ータ圧縮を施す。すなわち、試験データを構成する各種
のデータのうち、変化頻度の低いものについてはその変
化点のみを記録しておく。このようにして圧縮されたデ
ータは試験装置内で展開されてから使用される。この圧
縮方式を用いることにより、従来技術では試験装置内の
メモリに置かれるデータと試験装置へ転送すべくディス
ク等のデータ格納装置内に保存されているデータとは同
じ構造になっていたのに比較して、試験装置へのデータ
転送に要する時間が大幅に短縮される。
転送される試験データに対して、その性質を利用したデ
ータ圧縮を施す。すなわち、試験データを構成する各種
のデータのうち、変化頻度の低いものについてはその変
化点のみを記録しておく。このようにして圧縮されたデ
ータは試験装置内で展開されてから使用される。この圧
縮方式を用いることにより、従来技術では試験装置内の
メモリに置かれるデータと試験装置へ転送すべくディス
ク等のデータ格納装置内に保存されているデータとは同
じ構造になっていたのに比較して、試験装置へのデータ
転送に要する時間が大幅に短縮される。
試験データは通常は出力値、入力期待値、出力波形フ
ォーマット、入出力タイミング番号等から構成される。
そのうちで、変化頻度の低い部分は、出力波形フォーマ
ットや入出力タイミング番号等である。
ォーマット、入出力タイミング番号等から構成される。
そのうちで、変化頻度の低い部分は、出力波形フォーマ
ットや入出力タイミング番号等である。
第１図に本発明の一実施例が適用される試験システム
のブロック図を示す。試験装置11はICやPCボード等の試
験対象13に多数のテストピンを介して接続され、このテ
ストピンにより試験信号を試験対象13に与えまたそこか
らの応答を受信してこれを期待値と比較する。なお、試
験装置11と試験対象13の物理的接続形態およびこの物理
的接続を介して試験信号を与えまた応答を受信するため
の回路それ自体は当業者にはよく知られている事項であ
り、また本願発明の要旨とは直接関係しないため、ここ
ではこれ以上説明しない。
のブロック図を示す。試験装置11はICやPCボード等の試
験対象13に多数のテストピンを介して接続され、このテ
ストピンにより試験信号を試験対象13に与えまたそこか
らの応答を受信してこれを期待値と比較する。なお、試
験装置11と試験対象13の物理的接続形態およびこの物理
的接続を介して試験信号を与えまた応答を受信するため
の回路それ自体は当業者にはよく知られている事項であ
り、また本願発明の要旨とは直接関係しないため、ここ
ではこれ以上説明しない。
第１図に示された試験システムでは、詳細な試験を行
うため、試験装置11にテストピン対応に機能試験モジュ
ール111、113、115、...を持ち、機能試験のためのモジ
ュール入出力を各クロック毎に変更できる。このため、
各機能試験モジュールはある回数のクロック分だけの機
能試験データを自分のメモリ内に保持する。１クロック
分の機能試験データは出力値、入力期待値、出力波形フ
ォーマット、入出力タイミング番号（タイミング情報を
格納しておく入出力タイミングメモリへのポインタ）で
あり、入出力タイミング番号により指示されるタイミン
グメモリの内容とともに１クロック周期内のモジュール
入出力を定義する。このデータ構造を一つの機能試験モ
ジュールについて第２図に示す。このデータは各モジュ
ール内のメモリに置かれている。
うため、試験装置11にテストピン対応に機能試験モジュ
ール111、113、115、...を持ち、機能試験のためのモジ
ュール入出力を各クロック毎に変更できる。このため、
各機能試験モジュールはある回数のクロック分だけの機
能試験データを自分のメモリ内に保持する。１クロック
分の機能試験データは出力値、入力期待値、出力波形フ
ォーマット、入出力タイミング番号（タイミング情報を
格納しておく入出力タイミングメモリへのポインタ）で
あり、入出力タイミング番号により指示されるタイミン
グメモリの内容とともに１クロック周期内のモジュール
入出力を定義する。このデータ構造を一つの機能試験モ
ジュールについて第２図に示す。このデータは各モジュ
ール内のメモリに置かれている。
本実施例では、このデータのうち出力波形フォーマッ
トおよび入出力タイミング番号の変化の頻度が出力値や
入力期待値よりもかなり低いことを利用してデータ量の
圧縮を実現している。すなわち、出力値や入力期待値は
テストピンから出力される信号あるいはテストピンから
入力されるはずの信号の２進表現であるから、これらの
値はクロック毎に変化する可能性がかなり高い。これに
比較して、出力波形フォーマットや入出力タイミング番
号はかなり低い頻度でしか変化しない。それは、出力波
形フォーマットはテストピンに出力される出力値が具体
的にとるパルス波形の種類を表現するものであり、また
入出力タイミング番号はテストピンでの入出力パルスの
立上がり／立下がりがクロックに対してどのようなタイ
ミングになるか／なるべきかを示すデータを記憶する入
出力タイミングメモリへのポインタであるが、通常はこ
れらをある程度の期間に渡って固定したままで機能試験
を行うからである。
トおよび入出力タイミング番号の変化の頻度が出力値や
入力期待値よりもかなり低いことを利用してデータ量の
圧縮を実現している。すなわち、出力値や入力期待値は
テストピンから出力される信号あるいはテストピンから
入力されるはずの信号の２進表現であるから、これらの
値はクロック毎に変化する可能性がかなり高い。これに
比較して、出力波形フォーマットや入出力タイミング番
号はかなり低い頻度でしか変化しない。それは、出力波
形フォーマットはテストピンに出力される出力値が具体
的にとるパルス波形の種類を表現するものであり、また
入出力タイミング番号はテストピンでの入出力パルスの
立上がり／立下がりがクロックに対してどのようなタイ
ミングになるか／なるべきかを示すデータを記憶する入
出力タイミングメモリへのポインタであるが、通常はこ
れらをある程度の期間に渡って固定したままで機能試験
を行うからである。
本実施例では上述の性質に基づき、変化頻度の低い出
力波形フォーマットと入出力タイミング番号については
試験装置外すなわちデータ格納装置17および試験装置制
御コンピュータ15内ではそれとは別にアトリビュートと
して取扱い、クロックタイミング毎ではなく対応するデ
ータが変化する時点に関する情報だけを保持する。この
アトリビュートは試験装置11内でクロックタイミング毎
の形態に展開される。
力波形フォーマットと入出力タイミング番号については
試験装置外すなわちデータ格納装置17および試験装置制
御コンピュータ15内ではそれとは別にアトリビュートと
して取扱い、クロックタイミング毎ではなく対応するデ
ータが変化する時点に関する情報だけを保持する。この
アトリビュートは試験装置11内でクロックタイミング毎
の形態に展開される。
なお、複数のクロックを持つ試験対象に対しては、試
験装置の基本クロックの周期を試験対象の複数のクロッ
クの周期の最大公約数とし、またアトリビュートには、
対応するクロックの開始点およびそのクロックの周期と
基本クロックの周期の比を表す整数値を追加しておく。
験装置の基本クロックの周期を試験対象の複数のクロッ
クの周期の最大公約数とし、またアトリビュートには、
対応するクロックの開始点およびそのクロックの周期と
基本クロックの周期の比を表す整数値を追加しておく。
また、本実施例では、一連のアトリビュートが繰り返
し出現する場合、データ格納装置17中にこれらアトリビ
ュートを必要な回数だけ繰り返して記憶しておく代わり
に、この繰り返しを指示するメタアトリビュートを使用
することにより、冗長性を除くことができる。アトリビ
ュートとメタアトリビュートのデータ構造の一例を以下
の表に示す。
し出現する場合、データ格納装置17中にこれらアトリビ
ュートを必要な回数だけ繰り返して記憶しておく代わり
に、この繰り返しを指示するメタアトリビュートを使用
することにより、冗長性を除くことができる。アトリビ
ュートとメタアトリビュートのデータ構造の一例を以下
の表に示す。
データ格納装置17中において、このようなアトリビュ
ート、メタアトリビュートを採用して機能試験用データ
を格納する形態の一例を第３図に示す。同図において、
機能試験用データ中の変化頻度の高い部分、ここでは出
力値と入力期待値、をクロック毎に表現するデータの系
列が高変化頻度データ領域33に格納されている。これに
対して変化頻度の低い部分はアトリビュートおよびアト
リビュートの繰り返しを表すメタアトリビュートの形態
で低変化頻度データ領域31に格納される。メタアトリビ
ュート中の終了アトリビュートアドレスは、当該メタア
トリビュートが関連する一連のアトリビュートのうちの
最後のもののアドレスを示す。また、アトリビュート中
の終了アドレスは、領域33中の出力値、入力期待値デー
タの系列のうちで当該アトリビュートが適用される最後
のデータのアドレスを示す。これらのアドレスは絶対ア
ドレスでもよいし、あるいは領域の先頭や自分自身等の
ある基準に対する相対値であってもよい。
ート、メタアトリビュートを採用して機能試験用データ
を格納する形態の一例を第３図に示す。同図において、
機能試験用データ中の変化頻度の高い部分、ここでは出
力値と入力期待値、をクロック毎に表現するデータの系
列が高変化頻度データ領域33に格納されている。これに
対して変化頻度の低い部分はアトリビュートおよびアト
リビュートの繰り返しを表すメタアトリビュートの形態
で低変化頻度データ領域31に格納される。メタアトリビ
ュート中の終了アトリビュートアドレスは、当該メタア
トリビュートが関連する一連のアトリビュートのうちの
最後のもののアドレスを示す。また、アトリビュート中
の終了アドレスは、領域33中の出力値、入力期待値デー
タの系列のうちで当該アトリビュートが適用される最後
のデータのアドレスを示す。これらのアドレスは絶対ア
ドレスでもよいし、あるいは領域の先頭や自分自身等の
ある基準に対する相対値であってもよい。
試験装置制御コンピュータ15によりデータ格納装置17
から読み出された試験データは、第３図に示すような形
態で試験装置11へ転送される。試験装置11内でこのデー
タはデータ展開部35によって第２図に示した形態に展開
される。すなわち、アトリビュート中に含まれている変
化点毎のデータをクロック毎の形態に展開し、これらを
始めからクロック毎に保持されていたデータの対応する
ものに夫々付加する。このようにして展開された試験デ
ータはモジュール内の機能試験データメモリ37に格納さ
れ、以降の試験に使用される。
から読み出された試験データは、第３図に示すような形
態で試験装置11へ転送される。試験装置11内でこのデー
タはデータ展開部35によって第２図に示した形態に展開
される。すなわち、アトリビュート中に含まれている変
化点毎のデータをクロック毎の形態に展開し、これらを
始めからクロック毎に保持されていたデータの対応する
ものに夫々付加する。このようにして展開された試験デ
ータはモジュール内の機能試験データメモリ37に格納さ
れ、以降の試験に使用される。
データ展開部35の構成例を第４図に示す。データバス
401を介して試験装置制御コンピュータ15から送り込ま
れたメタアトリビュートはメタアトリビュートレジスタ
403に保持され、またこのメタアトリビュートに続いて
データバス401から入力される一連のアトリビュートは
アトリビュートメモリ405に保持される。これによりメ
タアトリビュートにより指示される繰り返し展開が可能
になる。この繰り返し展開は制御部407の制御の下でオ
フセット加算器409、比較回路411、アトリビュートメモ
リアドレスカウンタ413等を用いて行われる。これによ
り、アトリビュートメモリ上で現在有効なアトリビュー
トがアトリビュートメモリアドレスカウンタ413によっ
て指示され、このように指示されたアトリビュートとや
はりデータバス401を介して送られてくるクロック毎の
出力値、入力期待値とがデータコンバータ415で合成さ
れる。この合成結果である最終的に展開された機能試験
データが、機能試験データメモリアドレスのアドレスカ
ウンタ417で指示されるロケーションに書き込まれる。
なお、メモリの深さだけ最初にアトリビュートを送りだ
めすることにより、データ転送中の試験制御コンピュー
タ15の介在を最小限にできる。
401を介して試験装置制御コンピュータ15から送り込ま
れたメタアトリビュートはメタアトリビュートレジスタ
403に保持され、またこのメタアトリビュートに続いて
データバス401から入力される一連のアトリビュートは
アトリビュートメモリ405に保持される。これによりメ
タアトリビュートにより指示される繰り返し展開が可能
になる。この繰り返し展開は制御部407の制御の下でオ
フセット加算器409、比較回路411、アトリビュートメモ
リアドレスカウンタ413等を用いて行われる。これによ
り、アトリビュートメモリ上で現在有効なアトリビュー
トがアトリビュートメモリアドレスカウンタ413によっ
て指示され、このように指示されたアトリビュートとや
はりデータバス401を介して送られてくるクロック毎の
出力値、入力期待値とがデータコンバータ415で合成さ
れる。この合成結果である最終的に展開された機能試験
データが、機能試験データメモリアドレスのアドレスカ
ウンタ417で指示されるロケーションに書き込まれる。
なお、メモリの深さだけ最初にアトリビュートを送りだ
めすることにより、データ転送中の試験制御コンピュー
タ15の介在を最小限にできる。
試験データ量の具体的な削減の程度は使用されるデー
タ中で変化頻度が低い部分が実際にどのくらいの頻度で
変化するかに依存するが、本願発明者の実験によれば、
出力波形フォーマットと入出力タイミングをアトリビュ
ートとすることによりデータ量を最大1/6まで圧縮でき
た。また、試験対象の複数のクロックをクロック周期比
としてアトリビュート中に含めることにより、最大1/5
までの圧縮ができた。両者を合わせることにより、最大
1/30の圧縮を達成することができた。さらに、アトリビ
ュートの繰り返しが多い場合には、メタアトリビュート
を採用することにより最大数百分の１までの圧縮が可能
であった。
タ中で変化頻度が低い部分が実際にどのくらいの頻度で
変化するかに依存するが、本願発明者の実験によれば、
出力波形フォーマットと入出力タイミングをアトリビュ
ートとすることによりデータ量を最大1/6まで圧縮でき
た。また、試験対象の複数のクロックをクロック周期比
としてアトリビュート中に含めることにより、最大1/5
までの圧縮ができた。両者を合わせることにより、最大
1/30の圧縮を達成することができた。さらに、アトリビ
ュートの繰り返しが多い場合には、メタアトリビュート
を採用することにより最大数百分の１までの圧縮が可能
であった。
なお、当然ながら本発明は上述した実施例に限定され
るものではなく、広範な変形例を包含している。例え
ば、アトリビュートとして上述したもの以外を採用して
よい。また、圧縮後のデータ構造も上述のものに限定さ
れない。また、圧縮されたデータを展開するのにソフト
ウエアを使用してもよい。更に、試験装置内での圧縮デ
ータの展開を行わず、例えば第４図に示したものと類似
の構成を用いることにより、圧縮されたデータから直接
に試験対象へ与えたりまたその出力と比較するデータを
発生させる構成も可能である。
るものではなく、広範な変形例を包含している。例え
ば、アトリビュートとして上述したもの以外を採用して
よい。また、圧縮後のデータ構造も上述のものに限定さ
れない。また、圧縮されたデータを展開するのにソフト
ウエアを使用してもよい。更に、試験装置内での圧縮デ
ータの展開を行わず、例えば第４図に示したものと類似
の構成を用いることにより、圧縮されたデータから直接
に試験対象へ与えたりまたその出力と比較するデータを
発生させる構成も可能である。
以上詳細に説明したように、本発明によれば試験デー
タのうちの冗長性の大きな部分を圧縮して試験装置に短
時間で転送できるので、試験システムのコストの増大を
最小限に抑えながら、ICやPCボードの試験時間を大きく
短縮することができる。また与えられた試験データを圧
縮されたままの形態で機能試験モジュール内のメモリに
格納しておき、試験に必要な信号を直接に発生すれば、
従来に比べて長期間に渡る試験データを機能試験モジュ
ールに格納できるので、複雑な試験対象のために必要と
される時間を一層短縮できる。
タのうちの冗長性の大きな部分を圧縮して試験装置に短
時間で転送できるので、試験システムのコストの増大を
最小限に抑えながら、ICやPCボードの試験時間を大きく
短縮することができる。また与えられた試験データを圧
縮されたままの形態で機能試験モジュール内のメモリに
格納しておき、試験に必要な信号を直接に発生すれば、
従来に比べて長期間に渡る試験データを機能試験モジュ
ールに格納できるので、複雑な試験対象のために必要と
される時間を一層短縮できる。
第１図は本発明の一実施例が適用される試験システムの
ブロック図、第２図は機能試験モジュール内での試験デ
ータのデータ構造の例を示す図、第３図は本発明の一実
施例に基づいて圧縮された試験データのデータ構造を示
す図、第４図はデータ展開部の構成の例を示す図であ
る。 11:試験装置 13:試験対象 15:試験装置制御コンピュータ 17:データ格納装置 111、113、115:機能試験モジュール 31:低変化頻度データ領域 33:高変化頻度データ領域 35:データ展開部 37:機能試験データメモリ
ブロック図、第２図は機能試験モジュール内での試験デ
ータのデータ構造の例を示す図、第３図は本発明の一実
施例に基づいて圧縮された試験データのデータ構造を示
す図、第４図はデータ展開部の構成の例を示す図であ
る。 11:試験装置 13:試験対象 15:試験装置制御コンピュータ 17:データ格納装置 111、113、115:機能試験モジュール 31:低変化頻度データ領域 33:高変化頻度データ領域 35:データ展開部 37:機能試験データメモリ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G06F 11/22 310 H04B 1/66 H04B 14/40 H04L 13/00
Claims (4)
- 【請求項１】ICやPCボードの機能試験の試験データ圧縮
方式であって、 試験対象にディジタル信号の系列を出力しその応答を入
力することにより試験を行う試験手段と、 前記試験を行うための試験データを記憶するデータ格納
手段と、 前記試験データを前記データ格納手段から読み出して前
記試験手段へ送出する試験制御手段とを設け、 前記試験データは、出力値、入力期待値、出力波形フォ
ーマット、入出力タイミング番号を具備し、 前記データ格納手段は、前記出力値と前記入力期待値と
をクロックタイミング毎に保持し、前記出力波形フォー
マットと前記入出力タイミング番号とを変化時点毎に保
持することを特徴とする試験データ圧縮方式。 - 【請求項２】前記変化時点毎に保持される前記出力波形
フォーマットと前記入出力タイミング番号とは、前記デ
ータ格納装置中にアトリビュートとして保持され、 前記アトリビュートは、終了アドレスと、前記出力波形
フォーマットと、前記入出力タイミング番号と、クロッ
ク周期比とを備え、 前記データ格納装置は、一連の前記アトリビュートの繰
り返しを示すメタアトリビュートを備えることを特徴と
する請求項１に記載の試験データ圧縮方式。 - 【請求項３】前記メタアトリビュートは、終了アトビュ
ートアドレスと、くり返し回数と、次のメタアトリビュ
ートへのアドレスオフセットとを備えたことを特徴とす
る請求項２に記載の試験データ圧縮方式。 - 【請求項４】前記データ格納手段に保持された前記試験
データは前記試験手段に送り込まれ、前記試験手段にお
いてクロックタイミング毎の形態に変換されることを特
徴とする請求項１ないし３のいずれかに記載の試験デー
タ圧縮方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01110939A JP3126127B2 (ja) | 1989-04-28 | 1989-04-28 | 試験データ圧縮方式 |
| DE4008984A DE4008984A1 (de) | 1989-04-28 | 1990-03-21 | Verfahren und vorrichtung zur kompression von daten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01110939A JP3126127B2 (ja) | 1989-04-28 | 1989-04-28 | 試験データ圧縮方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02287270A JPH02287270A (ja) | 1990-11-27 |
| JP3126127B2 true JP3126127B2 (ja) | 2001-01-22 |
Family
ID=14548406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01110939A Expired - Lifetime JP3126127B2 (ja) | 1989-04-28 | 1989-04-28 | 試験データ圧縮方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3126127B2 (ja) |
| DE (1) | DE4008984A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321701A (en) * | 1990-12-06 | 1994-06-14 | Teradyne, Inc. | Method and apparatus for a minimal memory in-circuit digital tester |
| US5737512A (en) * | 1996-05-22 | 1998-04-07 | Teradyne, Inc. | Fast vector loading for automatic test equipment |
| RU2435569C2 (ru) | 2006-03-16 | 2011-12-10 | Трис Фарма, Инк. | Композиции с модифицированным высвобождением, содержащие комплексы лекарственное вещество - ионообменная смола |
-
1989
- 1989-04-28 JP JP01110939A patent/JP3126127B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-21 DE DE4008984A patent/DE4008984A1/de not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| JPH02287270A (ja) | 1990-11-27 |
| DE4008984A1 (de) | 1990-10-31 |
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