JP2693270B2 - 最小メモリインサーキットデジタルテスタ方法および装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、最小のテスタメモリを使用したインサーキ
ットデジタルテスタに関する。

インサーキットテスタは、回路の部品を周辺部品から
アイソレートしたり、取り外したりすることなくデジタ
ルテスト信号を発生し、完成した論理回路の電気ノード
にこれら信号を印加できる。公知のインサーキットテス
タとしては、米国再発行特許第31,828号および米国特許
第4,500,993号（各特許の開示を本明細書で引用する）
に記載のものがある。

かかるインサーキットテスタは、特定の時間にすべて
のテスタピンステートを含むテストベクトルにより定義
される電気信号をテスト中の回路の電気ノードに印加す
ることにより作動する。電気ノードは、テスタピンに接
触される。ベクトル配列テストエキササイズはかかるス
テートのテーブルまたはファイルとなっている。ベクト
ルはプリントされた状態では、テキストとのファイル内
ではラインまたは列として構成される。通常は、ベクト
ルの要素とテスタ内のピン、テスト中の回路内の電気ノ
ードまたはテスト中の部品のリード線とを関連づけるの
にこのファイルにいくつかのプレアンブル情報が必要で
ある。テストエキササイズを構成するテストベクトルの
ファイルでは、ファイルの各行は、特定時間におけるす
べての参加テスタピンのテスタピンステートに対応して
おり、各列は全テストエキササイズにおける各時間にお
ける一つのテスタピンのステートを表している。

一つのファイルは、数千、数十万までのベクトルを含
むことができ、使用テスタでのテスタピンの数は数百に
もなり得る。従って、ベクトルファイルは極端に大きく
なることがある。

これらベクトルファイルを処理するための公知の方法
は、全テストシーケンスにわたってベクトルファイル内
の対応するコラムを処理するのに充分なメモリとロジッ
クを各テスタピンに設けることである。作動中、各テス
タピンにテスタチャンネルを連動し、チャンネルメモリ
内にベクトルファイルがストレートにロードされ、ベク
トルファイル内でベクトルごとにチャンネルメモリをス
テップさせるベクトルクロックの制御によりテストが実
行される。このような「RAMビハインドザピン（RAM beh
ind the pin）」方法では、メモリの必要数はテスタピ
ン（コラム）の数およびベクトルファイル内のベクトル
（行）の数に直接比例して増加する。更に特定テストベ
クトルの応用中、アクティーブでないチャンネルがある
と、このチャンネルメモリは全く使用されず、無駄とな
る。

チャンネルメモリを節約する一つの方法として新ピン
ステートが旧ピンステートと異なる時に限り、テスタピ
ンのステートを更新する方法が提案されている。この方
法は、上記米国特許第4,500,993号に開示されており、
ここでは新しい論理ステートと現在の論理ステートとが
異なっているときに限り、ベクトルクロックの制御によ
り個々のテスタピンの論理ステートを更新（トグル）し
ている。異なっていないときはピンステートはそのまま
である。しかしながら、この方法はテスタに必要なチャ
ンネルメモリの量を少なくする（またはテスタはより大
きいテストベクトルファイルを作動できる）が、テスト
ファイル内であるベクトルから次のベクトルに変えるの
に必要なピンのトグル操作は、全テストシーケンス中で
何回も生じ得るので、ある程度のメモリの冗長性が残
る。

この重複があるとしても利点を得られない訳ではない
が、いくつかのテストアプリケーション、例えばゲート
アレイ、プログラマブル論理デバイス、LSI周辺回路等
では、かかる冗長性はメモリの利用を不効率にする。

本発明は、テストベクトル処理回路内のすべてのメモ
リを集中化し、チャンネルメモリを除くことにより従来
技術の上記およびその他の欠点を処理するものである。
従って、テストシーケンス長は、チャンネルメモリの長
さにより制約されないので、長いテストシーケンスを生
じることができる。次にメモリは実際のピンステートで
なくてテスタピンの変化分だけを記憶しているので、こ
れによりテストベクトルファイルを記憶するためのメモ
リ量が減少する。更に、ベクトルクロックサイクルごと
に生じるピン変化のユニークなリストだけを記憶し、異
なるクロックサイクル中の冗長変化リストを使用するこ
とによりメモリを再使用する。

ポインタメモリ内に記憶されるアドレスポインタを使
用して変化リストメモリ内の変化リストの個々にアクセ
スする。変化リストメモリに対するアクセス（ポイン
タ）を含む一つのポインタメモリエントリーを各ベクト
ルクロックサイクルが選択する。変化リストメモリは、
ベクトルテストに使用されているテストピンのリストを
含んでおり、各変化リストエントリーは、ピン番号、ベ
クトルシーケンサ制御ビットおよびチャンネル制御ビッ
トを含む。

一般に、本発明は、多数の変化リストを記憶し、各変
化リスト内の各エントリーはテストベクトルファイル内
の単一エントリーに対する変化データを含み、記憶され
た変化リストのうちの少なくとも一つは、２つ以上のエ
ントリーを有する。次に変化リストの個々のリストを所
定順序で逐次に選択することによりテスト中の回路の電
気ノードに印加するためのテストベクトルを発生する。

作動中、各ベクトルクロックサイクルの開始時におい
て、ベクトルシーケンサはポインタメモリ内のエントリ
ーの内容をフェッチし、後の解析のため先のベクトルク
ロックサイクルからのレスポンスも記憶する。選択され
たポインタメモリのエントリーは、特定ベクトルクロッ
クサイクル中にトグル操作すべきピンのリスト内の第１
エントリー、すなわち変化リストの第１エントリーの変
化リストメモリ内のアドレスを含む。シーケンサは、イ
ンクリメントし、ポインタメモリアドレスをセーブし、
ポインタメモリの内容を変化リストアドレスレジスタ内
にロードし、選択された変化リストの第１エントリーを
検索する。シーケンサは選択された変化リストの第１エ
ントリーに含まれる情報をチャンネルにルート指定し、
変化リストエントリー内のチャンネル制御ビットに従っ
て表示されたチャンネルを附勢する。シーケンサは互い
に選択された変化リストエントリー内のシーケンサ制御
ビットの検査もし、シーケンサの制御ビットがシーケン
サを作動し続けることを表示すれば、シーケンサは変化
リストアドレスをインクリメントし、次の変化リストエ
ントリーをフェッチし、プライム作動を繰り返す。選択
された変化リストエントリー内のシーケンサ制御ビット
が特定変化リストの終了点に達したことまたはシーケン
サがクロック動作し、作動し続けることを表示するまで
このインクリメントおよびプライムサイクルが続く。リ
ストの終了点に達した時またはリストの要素がクロック
および連続動作を表示したとき、変化リストシーケンサ
はチャンネルにベクトルクロックを送る。ベクトルクロ
ックですべてのプライムチャンネル変化ステートおよび
すべてのプライムがクリアされる。クリアおよび連続作
動用ベクトルクロックが送られた後、シーケンサは同じ
変化リストからエントリーをフェッチし続ける。

リストの終了点に対するベクトルクロックを発生した
後、セーブされたインクリメントポインタメモリアドレ
スを検索し、変化リストメモリ内の別の、または同じ変
化リスト内の第１エントリーを選択する次のポインタを
ポインタメモリから選択するのに使用される。次に新し
いプライムサイクルが始まる。ポインタのフェッチおよ
びプライムサイクルは、選択された変化リストエントリ
ー内のシーケンサ制御ビットがテストの終了を表示する
まで続く。

記憶された変化リストの開始点と終了点との間の変化
リストメモリ内のアドレスを指すポインタメモリ内のポ
インタを含ませて変化リストの共用をすることにより更
にデータ圧縮を行うことができる。次に開始アドレスを
選択することによりその変化リストをそのまま使用でき
るし、また開始アドレスと終了アドレスとの間の一つの
アドレスを選択することにより変化リストの一部だけを
使用することもできる。

更にポインタおよび変化リストメモリの内容を発生す
るようテストベクトルファイルを処理した後、変化リス
ト内のエントリーの順序を換えて変化リストの共用の頻
度を最大にすることにより更に圧縮することができる。

ポインタおよび変化リストエントリー上の圧縮された
最適化されたベクトルデータをテストベクトル処理回路
にロードする前に、磁気メディア、例えばディスクにポ
インタおよび変化リストを記憶できる。変化リストファ
イルの最初のほうにより使用頻度の高い変化リストが現
れるように変化リストの順序を変えることによりディス
クの記憶スペースを最小にできる。次にポインタ延長ワ
ードを使用することなく順序を換えた変化リストへのポ
インタの大多数を発生し、ポインタファイルの全体の大
きさを最小にできる。

第１図は、本発明を実施したベクトル処理回路のブロ
ック図である。

第２図は、第１図で使用されるドライバ／レシーバ回
路のブロック図である。

第３図は、第２図で使用されるスリーステートノード
のドライバの略図である。

第４図は、第１図のレスポンス解析回路の一部のブロ
ック図である。

第5A図は、変化リストメモリ内のエントリーのデータ
構造である。

第5B図は、ポインタメモリ内のエントリーのデータ構
造である。

第6A〜6D図は、異なる作動モードにおけるドライバ／
レシーバ制御バスのデータ構造である。

第6Eおよび6F図は、ドライバ／レシーバ制御バス上に
生じるコマンドの例である。

第７図は、本発明に係わるマイクロプロセッサの主ル
ープのフローチャートである。

第８図は、本発明に係わるマイクロプロセッサとパソ
コンとの間の通信のフローチャートである。

第９図は、本発明に係わるテストベクトル圧縮のフロ
ーチャートである。

第10図は、本発明に係わるテストベクトル最適化のフ
ローチャートである。

第11図は、本発明に係わるテストベクトルのローディ
ングのフローチャートである。

第12図は、本発明に係わるベクトルテストの実行のフ
ローチャートである。

第13図は、ベクトル処理中の本発明のポインタと変化
リストメモリとの相互作用の略図である。

下記の説明では、マルチ信号ラインを有するバスはス
ラッシュをつけたラインで表示され、一本のラインはス
ラッシュを付けないラインで表示されている。更に信号
はすべて大文字で表示され、コンプリメンタリー信号は
上にバーを付けて表示されている。例えばVECTORCLOCK
とそのコンプリメンタリー信号は▲
▼と表示される。

次に第１図を参照する。ここには本発明に係わるテス
トベクトルプロセッサが開示されている。内部通信バス
11には、プロセッサ12、ベクトルシーケンサ13、コンピ
ュータインターフェース14、スタティックランダムアク
セスメモリ（RAM）16、マップメモリ36、ドライバ／レ
シーバコマンドコントロール18およびコマンド発生器19
が接続されている。マイクロプロセッサ12としては、10
MHzのクロック周波数で作動するモトローラ68000が好ま
しい。スタティックRAM16の一部であるプログラムメモ
リ21内にはマイクロプロセッサ12用の作動プログラムが
収容されている。内部バス11は、双方向性データバス22
と、アドレス制御バス23から成り、コンピュータインタ
ーフェース14を介して適当なプログラムが組み込まれた
パソコン（PC）24、例えばコンパック社から販売されて
いるデスクプロ（Deskpro）386コンピュータに接続さて
いる。コンピュータインターフェース14は内部バス11と
同じように双方向性データバス26と、アドレス制御バス
27を含む。PC24の作動の詳細については、第７〜12図を
参照して後に説明する。

パワーアップ時に、PC24からコンピュータインターフ
ェース14および内部バス11を介してプログラムメモリ21
に作動プログラムがロードされる間、マイクロプロセッ
サ12はリセットされたままである。一旦作動プログラム
がロードされると、PC24は内部バス11の制御をレリース
し、マイクロプロセッサ12は作動プログラムの実行を開
始する。このプログラムの特徴と機能については詳細す
る。マイクロプロセッサ12の一つの機能はマイクロプロ
セッサ12とベクトルシーケンサ13とPC24との間の内部バ
ス11の制御を仲裁することにある。バスマスタコントロ
ール28により発生される信号PCMASTER29は、PC24がバス
11を制御することを表示する。バスマスタコントロール
28により発生される信号SEQMASTER31はベクトルシーケ
ンサ13がバス11を制御することを表示する。PCMASTER29
もSEQMASTER31もアクティーブでない時は、マイクロプ
ロセッサ12がバス11を制御するようになっている。

ベクトルシーケンサ13は、アドバンストマイクロデバ
イセス社から販売されている2911タイプのシーケンサか
ら製造することが好ましく、このシーケンサは、内部ス
トレージ、オートインクリメント内部スタックメモリと
内部データレジスタを含む４ビットのビットスライスシ
ーケンサである。

スタティックRAM16は、64Kx4ビットのデバイスから製
造された１メガバイトのものであることが好ましいが、
他の大きさおよび製造も使用できる。スタティックRAM1
6は、プログラムメモリ21、変化リストメモリ32および
ポインタメモリ33にダイナミックに区分される。これら
の機能および相互作用については後に詳述する。

内部バス11は、ドライバ／レシーバコマンドコントロ
ール18を介してドライバ／レシーバ制御バス34にルート
指定され、次に制御バス34は裏面を介して個々のドライ
バ／レシーバ回路（第２図）に接続される。ドライバ／
レシーバ制御バス34上にはすべてのドライバ／レシーバ
インストラクションが発生する。第６図に示す構造につ
いては後に詳述する。ドライバ／レシーバ制御バス34上
の内部バス11のドライバ／レシーバコマンドコントロー
ル18によるマッピングは、アクティーブなバスマスタに
応じて異なる。第６図に特定のマッピングも示されてい
る。

内部バス11およびドライバ／レシーバ制御バス34の双
方は、レスポンスマップメモリ36に接続されている。マ
ップメモリ36は、ベクトルシーケンサ13がバスマスタで
ある時、ドライバ／レシーバ制御バス34に応答し、その
他の時は内部バス11に応答する。内部バス11は、マップ
メモリ36内にデータをロードするのに使用される。ベク
トルシーケンサ13がバスマスタである時、マップメモリ
36内のデータはドライバ／レシーバ制御バス34上のデー
タを予想レスポンス制御信号に変換する。この制御信号
は、第４図を参照して詳述するレスポンス解析回路38へ
印加するようバス37上に生じる。

レスポンス解析回路38は、６本のセパレート式の同じ
チャンネルを有し、各チャンネルは３つの部分；フリッ
プフロップ部分39と、比較部分41と、レジスタ部分42と
から成る。レスポンス解析回路38のフリップフロップ部
分39では、マップメモリ36の制御により予想レスポンス
信号がプライム作動され、ライン43上のベクトルシーケ
ンサ13で発生された▲▼信号の
制御によりトグル操作される。選択されたドライバ／レ
シーバからレスポンスバス44上にレスポンス信号が収集
される。これらの実際のレスポンス信号は、フリップフ
ロップ部分39からの予想データと共にレスポンス解析回
路38のコンパレータ部分41に印加される。この比較の結
果、すなわち実際のレスポンスデータは、ライン46上の
SELECTCOMPARE信号の制御により、ライン47上に生じるM
EASURECLOCK信号によりレジスタ部分42にラッチされ
る。MEASURECLOCK信号は、カウンタ48により▲
▼信号から遅延される。内部バス11のバ
ス22上には、レジスタ部分42に記憶された実際のレスポ
ンス信号または比較データが生じ、ポインタメモリ33に
記憶されたポインタの高位ビットに記憶される。これら
高位ビットは、内部バス11を介してマイクロプロセッサ
12によりアクセスできるし、コンピュータインターフェ
ース14および内部バス11を介してPC24によりアクセスさ
れ、更に解析できる。

次に、第２図を参照する。ここには本発明で使用され
るドライバ／レシーバチャンネルが開示されている。各
ドライバ／レシーバチャンネルはデコーディング回路4
9、51および52、リードリレーマトリックス53、レスポ
ンスデコーダ54およびドライバ回路56を含む。各ドライ
バ回路56は同一であり、２対のプライム／トグルフリッ
プフロップを含み、一方の対（57、58）はドライバのデ
ータ機能専用であり、他の対（59、61）は、ドライバの
イネーブル機能専用である。ドライバ回路には２つのNO
Rゲート62および63およびスリーステートピンドライバ6
4も含まれている。

好ましい実施例では、2048本のドライバ／レシーバチ
ャンネルと2048本のテスタピンが使用される。換言すれ
ば、ベクトルファイル内の各テストベクトルは2048ビッ
トまでの幅にできる。これはテストベクトルに対する好
ましい最大幅であるが、ドライバ／レシーバチャンネル
を増設し、または除去することは簡単なことであり、ど
んな幅のテストベクトルも使用できると解される。更に
ドライバ／レシーバチャンネルの数は、ピンの数に等し
くてもよいし、等しくなくてもよいと解される。例えば
単一のドライバ／レシーバチャンネルを多重化して多数
のピンを制御することもできる。

各ドライバ回路56では、各対の第１フリップフロップ
57および59は、Ｄタイプのフリップフロップであり、第
１図のテストベクトルプロセッサが別々にアドレス指定
およびリセットできる。本明細書ではフリップフロップ
57および59をプライムフリップフロップと称し、プライ
ムフリップフロップのクリアリング作動のことをプライ
ム作動と称す。各対の第２フリップフロップ58、61は、
対応するプライムファイルをクリアした時フリップフロ
ップをトグル操作するよう作動し、対応するプライムフ
リップフロップをセットした時現在のステートをホール
ドするよう構成されたJKタイプのフリップフロップであ
る。フリップフロップ58および61をトグルフリップフロ
ップと称す。

第１図のマイクロプロセッサ12の作動プログラムの一
つの機能は、ドライバ／レシーバ制御バス34およびチャ
ネルデコード回路52を介してライン66上に▲
▼信号を発生することである。ドライバ回路56内
のデータ部分では、NORゲート62の相補形入力端がライ
ン66上の▲▼信号およびライン43上の
▲▼信号に接続されている。NO
Rゲート62の出力端は、プライムフリップフロップ57の
クロック入力端に入力される。プライムフリップフロッ
プ57のデータ入力端は論理「１」に接続されている。ラ
イン67上の信号DPRIMEはデータデコード回路49よりドラ
イバ／レシーバ制御バス34からデコードされ、プライム
フリップフロップ57のクリア入力端をドライブする。プ
ライムフリップフロップ57の出力端は、トグルフリッ
プフロップ58のＪおよびＫ入力端の双方に接続され、ト
グルフリップフロップ58の相補形クリア入力端は、▲
▼信号を受けるようライン66に接続され
ている。トグルフリップフロップ58の相補形クロック入
力端は、▲▼信号を受けるよう
ライン43に接続されている。トグルフリップフロップ58
のＱ出力端はスリーステートドライバ64のデータ入力端
に接続されている。

同様にして、ドライバ回路56のイネーブル部分ではNO
Rゲート63の相補形入力端は、ライン66上の▲
▼信号に接続され、かつライン43上の▲
▼信号に接続されている。NORゲート6
3の出力端は、プライムフリップフロップ59のクロック
入力端に接続されている。プライムフリップフロップ59
のデータ入力端は、論理「１」に固定されている。ライ
ン68上の信号EPRIMEは、イネーブルデコード回路51によ
りドライバ／レシーバ制御バス34からデコードされ、こ
の信号はプライムフリップフロップ59のクリア入力端を
ドライブする。プライムフリップフロップ59のＱ出力端
はトグルフリップフロップ61のＪおよびＫ端の双方に接
続されている。トグルフリップフロップ61のコンプリメ
ント化されたクロック入力端は、▲
▼信号を受けるようライン43に接続さている。トグ
ルフリップフロップ61の相補形クリア入力端は▲
▼信号を受けるようライン66に接続されてい
る。トグルフリップフロップ61のＱ出力信号はスリース
テートドライバ64のイネーブル入力端に印加される。

ドライバ／レシーバ制御バス34に接続されたデータデ
コード回路49は、バス34上に発生したインストラクショ
ンおよびピンアドレスをデコードするよう作動する。ピ
ンアドレスがバス34上に発生したアドレスと一致し、イ
ンストラクションがDATAビットセットを有するプライム
インストラクションであれば、データデコード回路49は
クリアフリップフロップ57にDPRIME信号を印加し、フリ
ップフロップ57をプライム作動させる。

同じようにドライバ／レシーバ接続バス34に接続され
たイネーブルデコード回路51はバス34上に生じたピンア
ドレスおよびインストラクションデータをデコードする
よう作動する。ピンアドレスがバス34上に生じているア
ドレスと一致しインストラクションがENABLEビットセッ
トを有するプライムインストラクションであればイネー
ブルデコード回路51はクリアフリップフロップ59にEPRI
ME信号を印加し、フリップフロップをプライム作動させ
る。

特定のテストベクトルを発生するよう、トグル操作す
べきすべてのピンに対するプライム動作が完了した後、
ベクトルシーケンサ13（第１図）は▲
▼信号を発生し、それぞれのプライムフリップフ
ロップがクリアされている（プライム作動している）い
ずれのトグルフリップフロップもステートを変える。逆
に、それぞれのプライムフリップフロップがクリアされ
ていない（プライム作動していない）いずれのトグルフ
リップもステートを変えない。▲
▼信号はすべてのプライムフリップフロップもクロッ
ク制御し、これらを除勢させる。

スリーステートノードドライバ64の出力信号は、テス
トピン69に選択的に接続するためのリードリレーマトリ
ックス53へ印加される。テストピン69はテスト中のデバ
イス（図示せず）の電気ノードにスプリング押圧された
プローブ等を介して接続される。リードリレーマトリッ
クス53は公知の態様で、ドライバ／レシーバ制御バス34
から制御される。テストピン69はリードスイッチK1〜K4
を選択的に開閉することによりスリーステートドライバ
64の出力端または３本のレスポンスライン71、72または
73のいずれかに接続できる。従ってリードリレーマトリ
ックス53を制御することにより、ピン69を刺激ピン、レ
スポンスピンまたはその組み合わせとして使用できる。

レスポンスライン71、72および73は、レスポンスバス
44に接続できるようレスポンスデコーダ54に接続されて
いる。好ましい実施例では、各ベクトルサイクルの間に
６本までのピンを用いて測定ができる。特定のテストベ
クトルのために７つ以上のレスポンスが必要であれば、
多数パスを用いる。多数パスを用いるような場合、パス
／フェイルラッチを検査し、レスポンスリレーをセット
してクリアし、レスポンスピンのセットごとにマップメ
モリを予めプログラムする（第４図参照のこと）。ポイ
ンタメモリ33の高位ビットに格納されたレスポンスもパ
スの間で検査する場合もある（検査用以外ではポインタ
メモリ33と変化リストメモリ32は各パスに対しても変わ
らない）。

第３図を参照する。ここにはスリーステートドライバ
64の詳細が示されている。第２図を参照して説明したよ
うに、スリーステートノードドライバ64の入力端はデー
タトグルフリップフロップ58のＱ出力端およびイネーブ
ルトグルフリップフロップ61のＱ出力端に接続されてい
る。データトグルフリップフロップ58の出力信号はNAND
ゲート74の一方の入力端およびANDゲート76の反転入力
端に印加される。イネーブルトグルフリップフロップ61
の出力信号はNANDゲート74への入力信号およびANDゲー
ト76への入力信号として印加される。NANDゲート74の出
力信号は抵抗器77を介してPNPトランジスタ78のベース
へ印加され、ANDゲート76の出力信号は抵抗器79を介し
てNPNトランジスタ81のベースに印加される。トランジ
スタ78のエミッタは適当な電源、例えば５ボルトに接続
され、トランジスタ81のエミッタはアースされている。
トランジスタ78および81のコレクタは共通であり、スリ
ーステートノードドライバ64の出力端となっている。

第１図のレスポンス解析回路38の１本のチャンネルは
第４図に詳細に示されており、第２図に示された個々の
ドライバ／レシーバチャンネルに多少類似するよう構成
されている。レスポンスバス44上に生じる６つのレスポ
ンスの各々は、レスポンス解析回路38の６本の同一チャ
ンネルのうちの１本によりテストされる。ベクトルバー
ストに先立ち、バス11を介してPC24によりマップメモリ
36にロードされる。ベクトルのバースト中、マップメモ
リ36はレスポンス解析回路38のすべてのチャンネルを制
御し、ストレージ部分82を含む。このストレージ部分82
はドライバ／レシーバ制御バス34のピンアドレスビット
83によりアドレス指定され、ドライバ／レシーバ制御バ
ス34のMEASUREビット84によりイネーブルされる。マッ
プメモリ36のストレージ部分82はMEASUREビット84によ
りイネーブルされると、ピンアドレス83をレスポンス選
択バス86に変換する。レスポンス選択バス86のビットパ
ターンは、レスポンス解析回路38内の６本のチャンネル
のうちの１本を選択する。現在のレスポンスマップにな
いピンアドレスは、チャンネル選択コードを発生しな
い。レスポンス選択バス86およびドライバ／レシーバ制
御バス34のインストラクション部分87およびレスポンス
選択バス86は、デコード論理回路88および89の入力端を
ドライブする。

レスポンス選択バス86がアクティーブなレスポンスチ
ャンネルを表示し、インストラクション部分87がDETAビ
ットセットを有するプライムインストラクションを表示
すると、データデコード回路88は適当なレスポンスチャ
ンネルに対するバス91内のDPRIME信号を発生する。レス
ポンス選択バス86はアクティーブなレスポンスチャンネ
ルをデコードし、インストラクション部分87がENABLEビ
ットセットを有するプライムインストラクションを表示
すると、イネーブルデコード回路89は適当なレスポンス
チャンネルに対し、バス91内のEPRIME信号を発生する。

６本のレスポンスチャンネルの各々は同一に構成さ
れ、予想レスポンス部分39と、レスポンス比較部分41と
レジスタ部分42とから成る。

予想レスポンス部分39は、第２図のドライバ回路56と
同一に構成されている。各予想レスポンス部分39は２対
のフリップフロップから成り、一方の対（92、93）はレ
スポンスのデータ機能専用であり、他方の対（94、96）
はレスポンスのイネーブル機能専用となっている。各予
想レスポンス回路はNORゲート97および98も含む。プラ
イムフリップフロップ52および94はそれぞれＤタイプの
フリップフロップであり、トグルフリップフロップ93お
よび96はJKタイプのクリップフロップである。

NORゲート97の反転入力端はチャンネルデコード回路9
0によりドライバ／レシーバ制御バス34からデコードさ
れたライン99上の▲▼信号およびライ
ン43上の▲▼信号に接続されて
いる。NORゲート97の出力端はプライムフリップフロッ
プ92のクロック入力端に接続され、プライムフリップフ
ロップ92のデータ入力端は論理「１」に固定されてい
る。ライン99上のDPRIME信号はバス91のうちの６本のDP
RIMEラインのうちの１本であり、データデコード回路88
によりドライバ／レシーバ制御バス34およびストレージ
部分52からデコードされ、プライムフリップフロップ92
のクリア入力端に入力される。プライムフリップフロッ
プ92の出力端はトグルフリップフロップ93のＪおよび
Ｋ入力端の双方に接続され、トグルフリップフロップ93
の相補形クロック入力端は▲▼
信号を受けるようライン43に接続されている。トグルフ
リップフロップ93の相補形クリア入力端はライン99上の
▲▼信号に接続されている。トグルフ
リップフロップ93のＱ出力端から予想レスポンスデータ
が得られる。

同様に、NORゲート98の反転入力端はライン99上の▲
▼信号に接続され、ライン43上の▲
▼信号に接続されている。NORゲ
ート98の出力信号はプライムフリップフロップ94のクロ
ック入力端に印加される。プライムフリップフロップ94
のデータ入力端は論理「１」に固定されている。ライン
101上の信号EPRIMEはイネーブルデコーダ回路89により
ドライバ／レシーバ制御バス34およびストレージ部分82
からデコードされるバス91の６本のEPRIMEラインのうち
の１本であり、プライムフリップフロップ94のクリア入
力端をドライブするようになっている。プライムフリッ
プフロップ94の出力端はトグルフリップフロップ96の
ＪおよびＫ入力端の双方に接続されており、トグルフリ
ップフロップ96の相補形クロック入力端は▲
▼信号を受けるようライン43に接続されて
いる。トグルフリップフロップ96のクリア入力端は、▲
▼信号99に接続されている。トグルフ
リップフロップ96のＱ出力端からは予想イネーブルレス
ポンス信号が得られる。

レスポンス比較部分41にはレスポンスバス44からの測
定されたレスポンスデータと共に予想データおよびイネ
ーブルレスポンスが印加される。レスポンスバス44の一
つのビットはレスポンス解析回路38のチャンネルの各々
と関連している。この単一ビットは１本のテスタピンか
らの実際のレスポンスデータを含み、本明細書ではデジ
タルレスポンスポールと称す。トグルフリップフロップ
93により発生する予想レスポンスデータとレスポンスバ
ス44の適当なデジタルレスポンスポール上に生じる実際
のレスポンスポールとの比較は、排他的ORゲート102で
行われる。排他的ORゲート102の出力信号はトグルフリ
ップフロップ96により生じた予想イネーブルデータと共
にANDゲート103へ印加される。従って、ANDゲート103の
出力は予想イネーブルビットが真である限り実際のレス
ポンスデータと予想レスポンスデータとのデジタル比較
の結果となる。比較されない場合、ANDゲート103から論
理「１」が出力される。イネーブルビットが偽であれば
データの比較を無視し、その結果はパスする比較（AND
ゲートの出力は論理「０」となる）と同じになる。この
ように、イネーブルビットは実際のレスポンスを認め、
または無視するのに使用される。

マルチプレクサ104はライン46上に生じるSELECTCOMPA
RE信号の制御によりANDゲート103により生じた比較デー
タまたはレスポンスバス44からの実際のレスポンスデー
タを選択し、レジスタ部分42に印加する。レジスタ部分
42はデータレジスタ106と、ANDゲート105と、パス／フ
ェイルラッチ107と、グローバルフェイルORゲート108へ
の入力端とを含み、ライン47上に生じるMEASURECLOCK信
号の制御により変更される。データレジスタ106はＤタ
イプのレジスタであり、このレジスタの出力端はバス22
に接続されており、パス／フェイルラッチ107はR/Sラッ
チである。パス／フェイルラッチ107の出力信号はバス1
09上の他のレスポンス回路のうちの他の５つのパス／フ
ェイルラッチからの出力信号と共に６入力形グローバル
フェイルORゲート108の一つの入力端に印加され、グロ
ーバルフェイル表示信号を発生する。

本発明の好ましい実施例の物理的属性についての上記
の説明から判るように、ドライバ／レシーバチャンネル
内にはメモリはなく、テストベクトル処理回路に全ての
メモリが集中されている。この結果、チャンネルメモリ
の長さによってベクトル長が制約されないので、長いベ
クトルを発生できる。

変化リストメモリ32内の各エントリーはトグル操作
し、刺激のため押圧するテスタピンまたは予想レスポン
スをトグル操作すべきピンのアドレスを含む。第5A図は
変化リストメモリ32内のエントリーのデータ構造を示
す。最高位のビットであるフィールド111内のベクトル
シーケンサ制御ビットCCは、ベクトルシーケンサ13に対
して下記の機能を定める。すなわち、00−連続、01−リ
ストの終了（EOL）、11−クロックおよび続行、10−テ
ストの終了（EOT）である。フィールド112および113内
のENABLEおよびDATAトグルフラッグＥおよびＤはそれぞ
れ対応するドライバ／レシーバチャンネルのイネーブル
またはデータ部分をトグル操作すべきかどうかを制御す
る。フィールド114内のMEASUREフラッグＭのステート
は、トグル情報が対応するドライバ／レシーバチャンネ
ルの刺激に影響しているかまたは予想レスポンスに影響
しているかどうかを判別する。MEASUREフラグＭが偽で
あれば、ENABLEおよびDATAビットが刺激を統括し、アド
レスビットがドライバ／レシーバチャンネルにより適当
にデコードされる。MEASUREフラグＭが真であれば、INA
BLEおよびDATAビットは予想レスポンスを統括し、アド
レスビットがマップメモリ36により適当にデコードされ
る。最終的にフィールド116内の下位の11桁のビットが
変化リストメモリ32内の特定エントリーに対応するテス
タピンのアドレスを含む。11のアドレスビットは2048本
のチャンネルの制御を可能にする。しかしながら任意の
数のアドレスビットを使用して、任意の数のチャンネル
を制御できることは理解できよう。第5B図はポインタメ
モリ33内のエントリーの構造を示す。８ビットフィール
ド117はベクトルテストに対する実際のレスポンスデー
タの記憶を可能にし、24ビットのフィールド118は変化
リストメモリ32内の対応するエントリーへのポインタを
含む。

第6A〜Ｆ図は、ドライバ／レシーバ制御バス34に対す
るデータ構造を示す。第6A図を参照するとドライバ／レ
シーバ制御バス34は制御ストローブビットとフィールド
119内のＳと３つのデータフィールドを含む。第１デー
タフィールド121はメジャービットMSしか含まない。フ
ィールド122は11のピンアドレスビットを含み、フィー
ルド123は８つのインストラクションビットを含む。制
御ストローブビットＳはドライバ／レシーバ制御コマン
ド18により発生され、アドレスおよびインストラクショ
ンが有効になる時を定める。先に述べたようにドライバ
／レシーバ制御バス34のデータフィールド上の内部バス
11のマッピングはバスマスタ28に依存している。

第6B図および6C図に示すようにシーケンサ13がバスマ
スタであるときシーケンサ13はインストラクションフィ
ールド123のビット２〜７を供給する。変化リストメモ
リ32により、アドレスフィールド122およびインストラ
クションフィールド123のビット０および１が供給さ
れ、内部バス11のデータバス22からドライバ／レシーバ
制御バス34にルート指定される。特に、内部バス11のビ
ットD13は変化リストメモリ32内のＥビットに対応し、
内部バス11のビットD12は変化リストメモリ32内のＤビ
ットに対応し、内部バス11のビットD11は変化リストメ
モリ32内のＭビットに対応し、内部バス11のビットD0〜
D11は変化リストメモリ32内のアドレスビットに対応し
ている。

ベクトルシーケンサ13がバスマスタでないとき、内部
バス11は第6D図に示すようにデータフィールドの全てを
制御する。第6D図を参照すると、内部バス11のアドレス
および制御バス23のアドレスビットA6はMSビットを供給
し、アドレスおよび制御バス23のアドレスビットA0〜A5
はテスタピンアドレスフィールド122のうちの上位の６
桁のビットを供給し、データバス22のデータビットD8〜
D12はフィールド122のうちの下位の５桁のビットを供給
し、データバス22のデータビットD0〜D7はフィールド12
3のうちのインストラクションビットを供給する。

第6E図および6F図はドライバ／レシーバ制御バス34上
に生じ得るインストラクションの例を示す。第6E図はDP
RIMEインストラクション信号を示す。ここでMSビットは
MEASUREフラッグに対応し、Ｃはドライバ／レシーバア
ドレスビットを示し、１および０は実際のインストラク
ションの定義である。第6F図に示す▲
▼インストラクションに対してはＸはインストラクショ
ンに対応しないビットを示す。MSビットまたはテスタピ
ンアドレスのステートとは無関係に、すべてのドライバ
はこの▲▼インストラクションにより
クリアされる。

本発明の作動は第７図〜第12図を参照して詳述するい
くつかのソフトウェアを実行することにより行われる。
最高レベルの制御はPC24から行われる。このPC24は変化
リストメモリ32およびポインタメモリ33にロードされた
デジタルテストベクトルシーケンスをフォーマット化
し、編集し、処理するためのソフトウェアを含んでい
る。プログラムメモリ21内のマイクロプロセッサ12用の
ソフトウェアはPC24からのコマンドを取り込み、リクエ
ストされたアクションを実行するようハードウェアを制
御する。PC24はマイクロプロセッサ12にコマンドを送っ
たり、RAM16のすべての部分からの読み出しおよびこれ
らへの書き込みができる。マイクロプロセッサ12はまず
ラッチされたリセットステートで始動する。このリセッ
トステートはPC24がプログラムメモリ21に適当なソフト
ウェアをロードし、バスマスタ28がマイクロプロセッサ
12をレリースし、内部バス11の制御信号をマイクロプロ
セッサ12に転送するようバスマスタ28をコアンドし、よ
ってマイクロプロセッサ12が始動するまで保持される。
一旦マイクロプロセッサ12が始動すると、PC24はPCイン
ターフェース14内のFIFOメモリにコマンドを送る。

プログラムメモリ21内に格納された作動プログラムは
コマンドディスパッチャであり、第７図のフローチャー
トに示されている。プログラムが初期化ステップ126を
完了すると、プログラムは処理ブロック127および判断
ブロック128を含むループに移り、ここでFIFOメモリの
ステータスは連続して読み出される。コマンドが存在し
ていると判断されるとマイクロプロセッサ12はステップ
129で16ビットのコマンドワードを読み出す。このコマ
ンドワードは２つの部分すなわち８ビットのデータと８
ビットのインストラクションコードに別れている。リク
エストされたアクション、例えば第12図を参照して詳述
するようなベクトルテストの実行を処理する適当なサー
ビスルーチンに分岐するのに、ステップ131でインスト
ラクションコードが使用される。

マイクロプロセッサ12にほとんどのFIFOコマンドが入
力されると、この結果インストラクションコードに関連
したデータがハードウェア内のレジスタに移動し、単純
なアクションが実行される。その他の場合では、インス
トラクションコードはハードウェア内のレジスタからの
読み取りおよび／またはこれへの書き込みを何回も必要
となることがある。PC24へのレスポンスバックを必要と
するマイクロプロセッサ12のリクエストする全てのアク
ションは、このリクエストされたアクションを実行し、
プログラムメモリ21内の特定メモリロケーションにレス
ポンスをセーブし、次にこのアクションが完了したこと
を表示するようPC24に割り込みすることによりこれを実
行する。この操作は第８図のフローチャートにより詳細
に示されている。

第８図を参照すると、ブロック132においてPC24から
コマンドが送られ、PCインターフェース14内のFIFOメモ
リによって受信され、ブロック127においてマイクロプ
ロセッサ12により認識される。上記のようにブロック12
7および128はPC24からのインストラクションのためFIFO
メモリを常にモニタするループを共に構成している。一
旦インストラクションを受信すると、ブロック133内で
アクションが完了され、ブロック134にてプログラムメ
モリ21にレスポンスが記録され、ブロック136にてプロ
グラムメモリ21にプロセスステータス、例えばパス／フ
ェイルが記憶される。ブロック137にてマイクロプロセ
ッサ12はリクエストされたアクションの完了を表示する
信号をPC24に送る。アクションが完了すればプログラム
制御はブロック127に戻る。

PC24およびマイクロプロセッサ12は非同期で作動し、
PCインターフェース14のFIFOメモリにはいくつかのコマ
ンドがスタックすることがあるので、マイクロプロセッ
サ12がリクエストされたアクションを実行している間、
PC24によりタイムアウトが使用される。特に、ブロック
132においてPC24がコマンドを送ると、このコマンドは
ブロック138においてタイムアウトタイマーをスタート
させる。ブロック139および141はこのタイマーのステー
タスおよびブロック137においてマイクロプロセッサに
より発生される完了信号のステータスをモニタしてい
る。タイムアウト信号または一方の完了信号が検出され
た後プログラム制御はブロック142に進み、ここでタイ
マーがタイムアウトしたかどうか判別される。タイムア
ウトしていればマイクロプロセッサ12が割り当てられた
時間内にリクエストされたアクションを完了していない
ことを表示し、ブロック143に進み、ここでマイクロプ
ロセッサ12の作動のエラーを処理する。

ブロック142でマイクロプロセッサ12から完了信号を
受信したと判断されるとブロック144に進み、タイムア
ウトタイマーをクリアする。次にブロック146でPC24は
マイクロプロセッサ12によりブロック136でセットされ
たプログラムメモリ21のその部分を読み取り、プロセス
のステータスを判断する。判断ブロック147の判断する
ようにプロセスがエラー状態にあると判断されると、ブ
ロック148でそのエラーを処理する。判断ブロック147が
プロセス中にエラーがないと判断するとブロック149に
進み、ブロック134の実行中にプログラムメモリ21内の
マイクロプロセッサ12により記憶されたレスポンスをPC
24により読み出す。

特定のアプリケーションを参照して、本発明のデータ
の圧縮およびメモリ節約の利点を最良に示す。表Ｉを参
照すると、44のアクセス可能なノードすなわちテストポ
イントを有するカスタムデバイス用のテストを示す。こ
のテストシーケンスは合計104の個々のベクトルを含
み、各々のベクトルは44ピンの幅となっている。表Ｉは
このデバイスをテストするのに使用される全ベクトルフ
ァイルをリストしており、104のベクトルの各々に対す
る44ピンの各々に対するエントリーを含んでいる。

表Ｉに示すテストベクトルデータでは、次の刺激およ
び測定コマンドを使用する。

Ｘ−予想ステートを気にしないコマンド Ｕ−論理１（ハイレベルの出力）を予想するコマンド Ｄ−論理０（ローレベルの出力）を予想するコマンド Ｚ−ピンドライバをハイインピーダンスにするコマンド Ｌ−ピンドライバを論理０にするコマンド Ｈ−ピンドライバを論理１にするコマンド 本発明の利用により、変化リストへのポインタを用い
てベクトルファイルを変化リストに変換することによ
り、全ベクトルファイルが圧縮される。表IIは本発明に
従ってポインタおよび変化リストに圧縮された表Ｉに示
す全ベクトルファイルを示す。

表IIは表Ｉに示した同じベクトルファイルに対するポ
インタおよび変化リストデータのASCII表示を含んでい
る。これらデータは可能な変化リストの使用量を最小と
するよう圧縮され、かつ最適化されている（第９及び10
図および添付テキストを参照）。表IIの第１コラムの
「ステート番号」は表Ｉと表IIのエントリー間のクロス
レファレンスを容易にするため記載されたものであり、
実際には記憶されない。第２コラム「ポインタアドレ
ス」は特定のポインタにより参照される変化リスト内の
ASCIIアドレスである。第３コラムの「インデックス／
（カウント）」は、本例では変化リストメモリへのエン
トリーポイントおよび変化のリストメモリのこの部分へ
の参照の回数を示すため記載したものである。また表II
のコラム３内の情報は、表IIのコラム１に記載の情報と
同じように単に図示のためのもので、実際には記憶され
ない。コラム３のエントリーでは、最初の番号はリスト
アドレスオフセットすなわちインデックス値である。こ
れら番号は、ポインタエントリー中になされる「ポイン
タアドレス」の参照を変化リストメモリにマッチするの
に使用される。括弧内に記載の第２番号は、変化リスト
のこの部分になされる参照の回数であり、残りのコラム
「ピンタイプ...［CC］」は、全ベクトルファイルを発
生するのに必要とされるピントグルおよびシーケンサ制
御コード（CC）を示すのに使用される。変化リストエン
トリーは、特定の変化アドレスから次のリスト終了点で
ある［EOL］マーカーまでのすべてのピンタイプのエン
トリーを含む。ポインタアドレスフィールド中の″．″
は、全リストエントリーに対する第１の参照を示し、″
Ｓ″は、部分リストエントリーに対する参照または全リ
ストに対する多数回の参照を示す。インデックス／（カ
ウント）フィールドでは、″＊″は部分リストエントリ
ー点を示す。ステート番号104（最後のステート番号）
は、ポインタアドレス176を有し、このアドレスはイン
デックス／（カウント）およびピンタイプコラムでテス
ト終了［EOT］制御コードを有するno−opを示す。

表Ｉ内のデータは、２つの表の間の相関性を示すのに
表IIのデータと比較できる。例えば、比較Ｉ内のベクト
ルパターン91と92との差は、イネーブルステートが変わ
らない場合刺激データステートを変えることを表示して
いる。表11のパターン92を見ると、ステート番号コラム
の下では対応するポインタアドレスは99となっているこ
とが判る。このエントリーはポインタアドレスフィール
ド内の共用リストであるとされている。インデックス／
（カウント）コラム内の99のポインタアドレスを使用す
ると、ピンタイプコラム内の変化リストは、ピン14、2
8、27、21、20および18に対する刺激データステート変
化を含んでいることが判る。これらステート変化は、実
際のデータ内で見つけられる変化の組と同じである。こ
れらピン変化の順は、アドレス99で開始するリストとピ
ン20および18上でのみ刺激データステート変化を含むア
ドレス103で開始するリストと共用できるよう最適化さ
れている。アドレス99で始まる変化リストも、ピン15、
14、28、27、21、20および28上の刺激データステート変
化を含むポインタアドレス98で始まる変化リストへの共
用エントリーであることに留意されたい。

ピンステート条件のすべての可能な組み合わせを表示
するのにピンステートごとに少なくとも３ビットのメモ
リが必要であると仮定すると、表Ｉに示されるデータの
記憶条件と表IIに示されるデータの記憶条件を比較でき
る。ベクトル能力を有するテスタチャンネルがわずか44
本であるとすると、表Ｉのデータを記憶するのに少なく
とも1716バイトの記憶容量が必要となる。他方、テスタ
チャンネルが2048本であるとすると、79782バイトの記
憶容量と同じ「RAMビハインドザピン（behind the pi
n）」を備えたメモリが必要となる。テスタ内の記憶方
法によっては、実際のメモリ条件はこれよりも大きくな
ることがある。

表IIに示す同一ベクトルデータに対する全メモリ条件
は、わずが768バイトであり、これにより圧縮比はある
例の1:2.234および他の例の1:104よりも大きくなる。圧
縮比は他の要因によって影響される。本発明は、幅より
もかなり長いテストベクトル、すなわちピンよりも多く
のベクトルを有するテストベクトルに対し、より高いデ
ータ圧縮比を達成する。図示した実施例では、ベクトル
対ピン比はわずか1:2.37である。ベクトルの数のほうが
多い、すなわちピン数のほうが少ないテストベクトルフ
ァイルを使用すると、圧縮比が大きくなることが判っ
た。

データ圧縮は、第９図および第10図のフローチャート
に示す方法にしたがってPC24で実行される。実際のベク
トルデータからポインタおよび変化リストフォーマット
への変換は、２つの別のステップで実行される。最初の
ステップすなわち圧縮は、使用可能なポインタおよび変
化リストイメージを発生するベクトルごとのプロセスで
あり、このイメージはリスト要素のリサイジングまたは
順序を再指定したり、ポインタアドレスを変えることな
く行うことができるリストの共用を含んでいる。第２の
ステップすなわち最適化は、リストエントリーを最も効
率的なグループに組み合わせてメモリの利用量を少なく
するより複雑なプロセスである。この最適化段階は、ベ
クトルイメージの大きさを小さくするので、ディスク記
憶条件を小さくし、ベクトルパターンを実行する前にPC
24からRAM14へイメージをロードするのにかかる時間を
短くする。

第９図を参照する。ポインタおよび変化リストフォー
マットへの圧縮は、ベクトルファイル（例えば表Ｉ）の
ベクトルを一時に一つずつシーケンス化し、そのときの
ベクトルと先のベクトルとを比較することにより達成さ
れる。ポインタファイルの後ではブロック151でリスト
ファイルおよびマーカーファイルを発生し、ブロック15
2でポインタファイル内のヘッダ情報を初期化する。こ
のヘッダ情報は、例えばテストに関係したピンの数（ポ
インタの数に等しい）、ポインタデータの開始点へのフ
ァイルポインタ、変化リストデータの開始点へのファイ
ルポインタおよびマーカーデータの開始点へのファイル
ポインタを含む。これらの情報は、第11図を参照して詳
述するようにPC24がRAM16にベクトルテストシーケンス
をロードする時、ポインタおよび変化リストメモリにRA
M16をダイナミック式に割り当てるのに後で使用され
る。マーカーファイルは主に編集を容易にするのに使用
される。

ブロック153では、ベクトルファイル内の最初のベク
トルと比較するため、刺激およびレスポンスピンに対し
すべてＺおよびＸから初期ステートを作る。次のブロッ
ク154では、多数のベクトル、例えば300個のベクトルを
ステートバッファに読み込む。ブロック156では、ステ
ートバッファ内の最初のベクトルを先のステートと比較
して変化リストを作成する。最初のベクトルは、ブロッ
ク153でセットされた初期ステートと比較される。次に1
57へ進み、ここで現在の変化リストの順序付けを開始す
る。判断ブロック158で判断されるように、現在の変化
リストの長さが選択された現行の変化リスト以下であれ
ばブロック158に進み、ここで（長さｘの）現在の変化
リストと、選択された現行の変化リストの最後のｘエン
トリーと比較する。判断ブロック161で判断されるよう
に一致していれば、現行の変化リストの順序付けを停止
し、ブロック162でポインタバッファにポインタを加え
る。一方、判断ブロック161により一致が見られなけれ
ば判断ブロック163へ進み、ここで現行の変化リストの
終了点に達したかどうか判断される。終了点に達してい
なければ、ブロック157へ進み、ここで現行の変化リス
トの順序付けを行う。終了点に達していればブロック16
4へ進み、現行の変化リストファイルに現在の変化リス
トを加え、ブロック162でポインタバッファにポインタ
を加える。次に判断ブロック166へ進み、ここでブロッ
ク154でロードされたステートバッファの終了点に達し
たかどうか判断される。達していなければブロック156
へ進み、ここでステートバッファ内のステートとの比較
が続けられる。達していればブロック167へ進み、マー
カーファイルへのエントリーを行い、ブロック168でポ
インタファイルにポインタバッファを書き込む。次に判
断ブロック169では、追加ステートが処理されたままに
なっているかとうか判断される。処理されたままであれ
ば、ブロック154に戻り、ここでステートバッファによ
り多くのステートを読み込む。処理されていなければブ
ロック171へ進み、ここでポインタファイルに変化リス
トおよびマーカーファイルを加え、次にブロック172で
ポインタデータおよび変化リストデータの開始点にファ
イルポインタを修正することを含めてヘッダの調節を行
う。

個々の変化リスト内のエントリーの順序の指定をし、
変化リスト共用量を潜在的に増加することにより、最適
化段階で更なる圧縮を実行する。ピンの順序を変えるこ
とに加えて圧縮プロセスの後の段階で生じるより長い変
化リストに収容できる短い変化リストをリストフォーマ
ット化の初期段階で見つけたときは、圧縮プロセル中に
生じ得るリストおよび部分リストの重複を最適化段階で
検出する。ポインタおよび変化リストファイルが大きく
なれば、参照回数に基づいて変化汁とエントリーの順序
付けを行うことにより更に圧縮を行う。低い順序のアド
レスでは、変化リストがより多く参照される。

変化リスト一時ファイルに記憶されている個々の変化
リストに共用されている変化リストを含む各変化リスト
をまず拡大することにより最適化を進める。次に変化リ
スト内の変化回数に基づき変化リストインデックスファ
イル内でこれら変化リストにインデックスを付け、この
変化リストインデックスファイルは、各変化リスト内の
変化数により指定された変化リスト一時ファイル内のリ
ストを変えるためのポインタのリストを含む。最適化プ
ロセスを補助するのに２つの新しいファイルを生成す
る。これらファイルは変化リスト出力ファイルおよび変
化リストイメージファイルである。最適化された変化リ
ストを含むよう変化リスト出力ファイルが生成される。
変化リストイメージファイルは、共用のため順序付けさ
れた変化リスト出力ファイル内のエントリーを示す。こ
のように共用をトラッキングすることにより、初期のス
テップで実行される順序付けが後に再順序付けされない
よう保護される。この後の再順序付けは、現行の変化リ
スト共用関係を損ねる可能性があるからである。現行リ
スト内の共用変化リストの第１エントリーをマーキング
することにより変化リストの共用をモニタする。マーク
されたリストを共用しようとする後の試みでは、EOL間
マーカーに対する変化リストのEOLに最も近い共用マー
カーからのエントリーを考慮することしかできない。最
も長い変化リストから始めて、最も短い変化リストに向
かって移ると、変化リストイメージファイル内のエント
リーと各リストとを比較する。一致を探す場合、現行の
変化リストの順序を換えて、より小さい変化リストを現
行のより大きな変化リストに分配する試みを行う。新し
いエントリーが現行リストのいずれとも一致したい場
合、変化リスト出力ファイル内の新しいエントリーを作
成する。新しい変化リストが必要となる度に、変化リス
トイメージジャイロおよび変化リスト出力ファイルに新
しいエントリーを作る。各変化リストが処理される際、
共用また新しく作られた変化リストへのポインタをポイ
ンタファイル中で更新する。すべての変化リストのすべ
てを一旦処理すれば、最適化プロセス中に作成された一
時ファイルを削除する。

最適化プロセスは第10図のフローチャートに示してあ
り、最適化プロセス中に使用される一時ファイルをブロ
ック173まで確立することにより進行する。これらの一
時ファイルは、変化リスト一時ファイル戸、変化リスト
インデックスファイルと、変化リストイメージファイル
を含む。次に、（ブロック174で決定される）ポインタ
ファイル内の各ポインタに対し、これらポイントすべき
変化リストをブロック176で変化リストの一時ファイル
にコピーし、ブロック177で変化リストの大きさに基づ
き変化リストインデックスファイル内のリンクを加え
る。次に判断ブロック178で、すべての変化リストが処
理されたかどうか判断される。処理されていなければ、
ブロック176に進み、ここで変化リスト処理を続ける。
処理されていればブロック179に進み、最大の変化リス
トから最大の変化リストに向かって変化リストインデッ
クスファイル内のエントリーの処理を始める。ブロック
176、177および178の処理の結果、共用されている変化
リストを含む変化リストをここの変化リストまで広げ
る。

ブロック181では、変化リストインデックスに従っ
て、変化リスト一時ファイルから変化リストを選択し、
ブロック182では変化リストイメージファイル内にある
変化リストを逐次読み出す。ブロック183では、変化リ
スト一時ファイル内の変化リストは変化リストイメージ
ファイルから選択した変化リストと共用できるかどうか
判断するよう処理を開始する。特にブロック184では、
変化リスト一時ファイルからの変化リストが変化リスト
イメージファイルから選択した変化リストファイル内に
適合するかどうか判断される。適合しなければ判断ブロ
ック196に進み、変化リストイメージファイル内により
多くのエントリーがあるか否か判断される。存在してい
ればブロック183へ戻り、ここで変化リストイメージフ
ァイル内の次の変化リストを処理のため選択する。ブロ
ック186が変化リストイメージファイルにはそれ以上の
エントリーがないと判断するとブロック187に進み変化
リスト出力ファイルに現在の変化リスト一時ファイルエ
ントリーを入れ、次にブロック192に進む。判断ブロッ
ク184が、変化リスト一時ファイル内の変化リスト一時
ファイル内の変化リストは変化リストイメージファイル
から選択された変化リストに適合すると判断すると、ブ
ロック188に進み、正しいピン番号があるかどうか判断
される。存在していなければ、ブロック186に進み、下
記のように処理を続ける。存在していればブロック189
に進み、ピン番号が正しい順序になっているかどうか判
断する。正しい順序になっていなければ、ブロック191
へ進み、変化リスト出力ファイルおよび変化リストイメ
ージファイル内のピン番号の順序を換えた後か、または
ピン番号が適当な順序になっていれば、ブロック192に
進む。

ブロック192では、変化リストイメージファイル内の
第１ピン番号をマークし、ブロック193でそのピンへの
ポインタを発生する。次にブロック194へ進み、変化リ
ストインデックスファイル内の各インデックスを処理し
たかどうかを判断する。処理していなければ、ブロック
181へ進み、上記のように処理を続ける。判断ブロック1
94で判断したように変化リストインデックスファイル内
のすべての変化リストが処理されていれば、ブロック19
6へ進み、変化リスト出力ファイルとポインタファイル
とをマージし、圧縮し、最適化されたベクトルファイル
を発生する。次にブロック197で、ヘッダを修正し、ブ
ロック198で一時ファイルを削除する。

最適化プロセスの最終ステップが変化リスト要素の順
序換えとなることがある。32Kよりも多い変化リストメ
モリを必要とするベクトルでは、変化リストファイルの
開始点に向かってより頻繁に使用する変化リストエント
リーを移動する。これによりポインタ拡張ワードを使用
することなくこれらの変化リストに対する大多数のポイ
ンタを発生し、よってポインタおよび変化リストファイ
ルの全体の大きさを最小にできる。

より詳細に説明すれば、特定テストベクトルシーケン
スに対する変化リストメモリが32767個以下のエントリ
ーを有していると、そのベクトルテストシーケンスに対
するポインタは、長い（32ビット）整数でなくて、短い
（16ビット）整数で表示できる。特定ベクトルテストシ
ーケンスに対する変化リストメモリが32767個より多い
エントリーを有している場合、テストシーケンスにわて
る参照回数によって変化リストの順序付けをすると、ポ
インタ記憶空間が最適化される。より多く参照されるリ
ストは、変化リストメモリの低位の順序のアドレスに格
納する。このような配列により、使用頻度の高いリスト
に対するポインタをより短い（16ビット）の整数で表示
できる。ポインタエントリーの最高位のビットは、拡張
ビットとして残される。この拡張ビットが偽であれば、
ポインタアドレスのうちの上位の９桁のビットをゼロと
みなす。拡張ビットが真であれば、ポインタアドレスの
上位の９桁のビットを２番目に短い整数として記憶す
る。従って使用頻度の低いポインタしかディスク上のフ
ルの32ビットを使用しない。最も多用されるポインタは
ディスク記憶装置の16ビットしか使用せず、32768個よ
り少ないエントリーを有するベクトルテストシーケンス
中のすべてのポインタはディスク記憶装置の16ビットし
か必要としない。圧縮されたポインタは、ポインタメモ
リ33にロードされる前に拡張される。

先の最適化の効果は、新しい圧縮が行われる度に得ら
れる。これは２つのプロセスの間の作動の順序の差の結
果によるものである。圧縮プロセスは、第１ベクトルか
ら最終ベクトルまでの順で一時に一つずつベクトルを処
理するのに対し、最適化プロセスは個々のベクトルの元
の順序とは無関係に最長変化リストから最短変化リスト
での順でベクトルの変化を処理しているからである。ベ
クトルファイルが完全に圧縮されるのを保証するには、
圧縮さえれたベクトルファイルの編集またはデバッギン
グを完了した後最適化プロセスを実施する必要がある。

本発明の好ましい実施例によれば、所定ベクトルテス
トシーケンス用データは、PC24によりポインタおよびリ
ストフォーマットでディスク上に記憶される。これは、
ベクトルテストパターンを実行するための最大の可能な
スループットを生じるようなされる。第11図のフローチ
ャートにベクトルテストシーケンスのためセーブしたデ
ータをPC24からRAM16へローディングすることを示して
ある。第11図を参照すると、ベクトルファイルを開き、
ブロック199および201でポインタおよびリストの大きさ
を決めた後、ブロック202でPC24はポインタの番号を含
むコマンドをFIFOメモリを介してマイクロプロセッサ12
へ送る。ブロック203で、マイクロプロセッサ12はRAM16
内のメモリを割り当て、ブロック204でポインタデータ
をポインタメモリ33にロードすべきロケーションへの開
始アドレスに応答する。次にPC24はブロック206でFIFO
メモリを介してマイクロプロセッサ12にコマンドを送
り、変化リスト内のエントリーの数をパスする。マイク
ロプロセッサ12はブロック207で変化リストのためメモ
リをRAM16内に割り当て、ブロック208で変化リストデー
タを変化リストメモリ32にロードすべきロケーションへ
の開始アドレスをPC24へ戻す。ブロック209で、PC24は
内部バス11の制御をし、ブロック211および212でポイン
タメモリ33および変化リストメモリ32へのポインタおよ
び変化リストデータのローディングを開始する。次にブ
ロック213でPC24により内部バス11がレリースされる。

ベクトルデータがロードされると、マイクロプロセッ
サはベクトルテストを実行するようPC24によりリクエス
トされることがある。これは第12図のフローチャートに
より示されている。第12図を参照すると、PC24はベクト
ルテストの実行に先立ち、適当なレスポンスルート指定
およびキャプチャを行うテスタハードウェアをセットア
ップする。このレスポンスルート指定およびキャプチャ
は、同時に取り得るレスポンスの数を最大に（６つま
で）するよう適当なポールのセットアップを選択するこ
とを含む。ブロック214および216でこれを実施すれば、
PC24はブロック217でマップメモリ36をプログラムし、
ポールの割り当てにマッチする。次にブロック218で、P
C24はマイクロプロセッサ12にコマンドを送り、ベクト
ルシーケンスをスタートさせ、ブロック219でレスポン
スを待つ。ベクトルテストを開始させるコマンドがなさ
れると、マイクロプロセッサ12はブロック221でポイン
タメモリ33の開始アドレスをロードし、ブロック222で
シーケンサ13をスタートさせる。ブロック223における
ベクトルテスト中のシーケンサ13の機能は下で詳述す
る。

PC24は、ベクトルプロセッサからテストバーストごと
に２つのインタラプト信号を受ける。一つはベクトルシ
ーケンサ13からのもので、一つはマイクロプロセッサ12
からのものである。第１インタラプト信号はベクトルシ
ーケンサ13がベクトルテストの実行を完了したこと（ブ
ロック223を完了したこと）を表示し、第２インタラプ
ト信号は、マイクロプロセッサ12がベクトルシーケンサ
13からの完了信号を受け、すべてのドライバ回路56（ブ
ロック224）をクリアし、テストバーストのためパス／
フェイルラッチ107およびグローバルフェイルORゲート1
08に含まれるパス／フェイルステータスを検査したこと
を表示する。マイクロプロセッサ12は、完了インタラプ
ト信号の送信に先立ち、エラーマップへのポインタ（も
しあるとすれば）（ブロック226、227、228、229）を含
むプログラムメモリ21にの適当なステータスをセーブす
る。

PC24は、完了インタラプト信号を受信すると（ブロッ
ク231）、PC24はブロック232における後の処理のための
現在のテストバーストに対するステータスおよび障害デ
ータ（あるとすれば）を読み出し、セーブする。判断ブ
ロック233は、必要なプロセスを繰り返し、バースト中
に各レスポンスピンをテストされるよう保証する。

必要なバースト（一つのバーストはすべてのポインタ
を通る一回のパスである）が完了すると、PC24はブロッ
ク234ですべてのバーストからパス／フェイルデータを
収集し、テストの全ステータスを判断する。判断ブロッ
ク236で判断されるような障害が生じると、PC24は全ベ
クトルシーケンス内の第１障害ステートを識別する。PC
24は障害を示す、またはストップオンフェイルモード
（判断ブロック237）になっている障害ダグをプリント
し、ブロック328でベクトルエディターをコールし障害
ベクトルの発生時にエディットスクリーンを位置決めす
る。

再度第１図および第２図を参照してベクトルテスト
（ブロック223、第12図）中のベクトルシーケンサ13の
作動を示す。ベクトルシーケンサ13は、各ベクトルクロ
ックサイクル中のいくつかの機能を実行する。各サイク
ルが開始すると、ベクトルシーケンサ13はポインタメ33
から次のエントリーの内容をフェッチし、ポインタメモ
リ33内の先のベクトルからのレスポンスを記憶する。上
記のように、ポインタメ33内のフェッチされたエントリ
ーは、この特定のクロックサイクルにおきる第１エント
リーの変化リストメモリアドレスを含む。次にベクトル
シーケンサ13は、フェッチされたポインタアドレスをイ
ンクリメントし、ベクトルシーケンサ13のスタックメモ
リ内にインクリメントされたポインタを押し込み、変化
メモリアドレスレジスタにフェッチされたポインタメモ
リのエントリーを入れ、表示された変化リストメモリエ
ントリーの内容を検索する。ベクトルシーケンサ13は、
ドライバ／レシーバコマンドコントロール18のインスト
ラクションレジスタにピンアドレスおよび制御ビットを
記憶し、ドライバ／レシーバ制御バス34を開始専用チャ
ンネルのフリップフロップをプライム作動するよう進
む。ベクトルシーケンサ13は、選択された変化リストエ
ントリーのシーケンサ制御ビット（CC）を検査し、シー
ケンサ13の次のアクションを決める。制御ビットが「続
行」を表示していれば、ベクトルシーケンサ13は変化リ
ストメモリアドレスレジスタをインクリメントし、変化
リストメモリ32内の次のエントリーに対する別のプライ
ム作動を実行する。このインクリメントおよびプライム
サイクルは、選択された変化リストエントリー内のシー
ケンサ制御ビットが「リストの終了」または「クロック
および続行」を表示するまで続く。「リストの終了」お
よび「クロックおよび続行」制御コードは、別のシーケ
ンサ13がライン43に▲▼信号を
発生するようにさせるもので、この信号は先に述べたよ
うにすべてのプライム動作したドライバ／レシーバチャ
ンネルをトグル動作させ、すべてのプライムをクリアす
る。「クロックおよび続行」信号に対し、ベクトルシー
ケンサ13はクロックが送られた後に同じ変化リストの処
理を続ける。換言すればベクトルシーケンサ13は変化リ
ストメモリアドレスレジスタをインクリメントし、変化
リストメモリ32内の次のエントリーのための別のプライ
ム作動を実行する。「リストの終了」制御コードは、リ
スト用のすべてのプライム作動が完了したことを示す。
「リストの終了」用のクロックが発生された後、ベクト
ルシーケンサ13はスタックメモリからインクリメントさ
れたポインタメモリアドレスをポップし、インクリメン
トされたアドレスを使用して次のポインタメモリエント
リーを選択する。このプライムサイクルは、再度開始す
る。

選択された変化リストのシーケンサ制御ビットが「テ
ストの終了」を表示するまで、このポインタおよびプラ
イムサイクルは続く。「テストの終了」制御コードを検
出すると、ベクトルシーケンサ13はレスポンスを記憶
し、停止し、内部バス11の制御はマイクロプロセッサに
戻され、PCインターフェース14を介してPC24へインタラ
プト信号が送られる。

従って、ベクトルテスト内のベクトルの数は変化リス
トメモリ32およびポインタメモリ33の組み合わせた長さ
によってのみ制限される。テストベクトルファイル内の
テストベクトルとポインタメモリ33内のエントリーとは
1:1に対応している。テストベクトルファイル中の各テ
ストベクトルはポインタメモリ33内の一つのエントリー
に対応しており、ポインタメモリ33内の各エントリーは
テストベクトルファイル内のひとつのテストベクトルに
対応している。ポインタメモリ33内の各エントリーの変
化リストエントリーの一つの組に対応しているが、ポイ
ンタメモリ33内のエントリーと変化リストメモリ32内の
変化リストエントリーとは1:1に対応していない。各変
化リストは、ポインタメモリ33内のエントリー番号に関
連することがある。例えば、ゲートアレイ、プログラマ
ブルロジックデバイスおよびLSI周辺回路のテストのと
きのように、全テストシーケンス中であるテストベクト
ルと次のテストベクトルの間でステートが数回変わる場
合、いくつかの異なるポインタメモリエントリーに変化
リストメモリ32内の同じ変化リストをアドレス指定させ
ることによりデータを圧縮できる。

第13図は、本発明に従ってテストベクトルシーケンス
を実行する際のポインタメモリ33と変化リストメモリ32
との相互作用を示すブロック図である。第13図の簡略化
されたブロック図では、ポインタおよび変化リストメモ
リの図示した作動は、トグル動作するテスタチャンネル
に関連している。図中、刺激およびレスポンスピンは区
別していない。実際には、トグル動作ピンの参照は刺激
ピンを制御するスリーステートドライバのステートの変
化またはレスポンスピンの予想レスポンスのステートの
変化のいずれかを示す。

ポインタメモリ33内の第１ポインタ（ポインタ０）
は、変化リストメモリ32内に記憶された６番目の変化リ
スト（変化リスト５）のアドレスを含み、変化リスト５
は６つのエントリーを含み、これらエントリーは６本の
テスタピンが初期状態からトグル動作することを表示す
る。変化リスト５の最終エントリー内の「リストの終
了」制御コードは、次のポインタ、すなわちポインタ１
がポインタメモリ33から選択されるようにする。ポイン
タ１は変化リストメモリ32内の第１変化リストエントリ
ー（変化リスト０）に対するアドレスを含む。変化リス
ト０は１本のテスタチャンネルしかトグル動作させない
ことを表示する一つのエントリーしか含んでいない。こ
れは例えばテスタピンをテスト中のデバイスのクロップ
ノードに接続した場合に生じる。第１変化リストは多数
のポインタ（ポインタ１、３、５、６、11、13および1
7）によりコールされ、これらポインタに対応するテス
トベクトルを発生するよう、同じテスタピンがトグル動
作されることを表示する。同様にして、一つのエントリ
ーしか有していない変化リスト１が４つの異なるポイン
タによりアドレス指定され、変化リスト０により示され
るピンと異なる単一のピンがこれら４つのポインタに対
応するベクトルを発生するよう変えられる。変化リスト
２、すなわち２エントリー変化リストは、第13図に示す
ポインタ１〜19のいずれによってもアドレス指定されな
いが、ポインタメモリ33内のポインタ19とポインタＮと
の間のポインタによってはアドレス指定される。変化リ
スト３、すなわち４エントリー変化リストは３つのポイ
ンタによりコールされ、変化リスト４、すなわち３エン
トリー変化リストは２つのポインタによりコールされ
る。

ポインタ８は変化リスト５の開始アドレスと終了アド
レスとの間にある変化リストメモリ32内のアドレスを含
む。従って、ポインタ８に対応するベクトルは変化リス
ト５内の最後の３つのエントリーに対応する３本のテス
タピンだけをトグル動作させることを必要とする。この
テストシーケンスはベクトルシーケンサ13がポインタメ
モリ33からのポインタを逐次アドレス指定し、表示変化
リストまたは部分変化リストに含まれるテスタピンをプ
ライム動作およびトグル動作させながら続行する。最後
に、ベクトルシーケンサ13がテストシーケンスを終了さ
せるよう指示する「テスト終了」制御コードを含む変化
リストメモリ32内のエントリーをポイントするポインタ
Ｎが選択される。

以上で、一つの好ましい実施例を参照して本発明を説
明したが、当業者であれば本発明の精神および範囲から
逸脱することなく、この好ましい実施例を変更すること
は理解できよう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブレニマン，ユージン，エッチ. アメリカ合衆国94509 カリフォルニア 州アンティオック，ラークスパー ドラ イブ 2717 (56)参考文献 特開 平２−287270（ＪＰ，Ａ) 特開 昭57−66369（ＪＰ，Ａ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】複数のテストピン（69）と、テストベクト
   ルの制御により選択したテストピンを駆動するための駆
   動手段（64）と、前記テストベクトルの制御により選択
   したテストピンを測定して、測定したレスポンスデータ
   を発生するための測定手段（38）とから成るサーキット
   テスタにおいて、 変化リストメモリであって、その中の各変化リストの各
   エントリーが前記テストベクトルの一つの要素のための
   変化データを含み、前記変化リストのうちの少なくとも
   一つが複数のエントリーを含む、複数の前記変化リスト
   を記憶する前記変化リストメモリ（32）と、 前記変化リストメモリのアドレスを逐次記憶するための
   ポインタメモリ（33）であって、記憶されたアドレスの
   内の少なくとも２つが同一である、前記ポインタメモリ
   と、 前記ポインタメモリ（33）を次々とアドレス指定するこ
   とにより、前記変化リストメモリ（32）のエントリーに
   アクセスしてこれを選択し、選択された変化リストのエ
   ントリーに従って前記駆動手段（64）および測定手段
   （38）を逐次予備接続し、前記駆動手段（64）および測
   定手段（38）を動作させて、各変化リストの終了点で前
   記テストピン（69）を駆動して測定する様になったベク
   トルシーケンサ（13）と、 を具備することを特徴とするサーキットテスタ。
2. 【請求項２】選択した変化リストのエントリーの前記変
   化データを、前記測定手段（38）を制御するための制御
   データに変換するためのマップメモリ（36）を更に具備
   することを特徴とする請求の範囲第１項記載のサーキッ
   トテスタ。
3. 【請求項３】前記マップメモリは前記変化データから予
   想レスポンスデータを発生する手段を更に含む請求の範
   囲第２項記載のサーキットテスタ。
4. 【請求項４】前記測定手段（38）は、前記予想レスポン
   スデータと前記測定レスポンスデータとを比較し、比較
   結果を発生する手段（41）を更に含む請求の範囲第３項
   記載のサーキットテスタ。
5. 【請求項５】前記比較結果を記憶する手段（42）を更に
   具備することを特徴とする請求の範囲第４項記載のサー
   キットテスタ。
6. 【請求項６】前記測定されたレスポンスデータを記憶す
   る手段（39）を更に具備することを特徴とする請求の範
   囲第４項記載のサーキットテスタ。
7. 【請求項７】前記ベクトルシーケンサ（13）は、前記測
   定手段（38）を動作させる前に前記駆動手段（64）を動
   作させることを更に特徴とする請求の範囲第１項記載の
   サーキットテスタ。
8. 【請求項８】前記ベクトルシーケンサ（13）は、前記テ
   ストピン（69）を同時に駆動する様に前記駆動手段（6
   4）を動作させることを更に特徴とする請求の範囲第１
   項記載のサーキットテスタ。