JPS61126481A - デイジタルパタ−ンテスタ - Google Patents
デイジタルパタ−ンテスタInfo
- Publication number
- JPS61126481A JPS61126481A JP59248961A JP24896184A JPS61126481A JP S61126481 A JPS61126481 A JP S61126481A JP 59248961 A JP59248961 A JP 59248961A JP 24896184 A JP24896184 A JP 24896184A JP S61126481 A JPS61126481 A JP S61126481A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- pattern
- signal
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路のテストに用いられるディジ
タルパターンテスタに関し、更に詳しくは、テスト実行
のために各部にタイミング信号を出力する基本クロック
発生回路の改良に関する。
タルパターンテスタに関し、更に詳しくは、テスト実行
のために各部にタイミング信号を出力する基本クロック
発生回路の改良に関する。
（従来の技術）
第３図は従来のディジタルパターンテスタの一例を示す
ブロック図である。第３図において、１０はパターンＩ
Ｊｉ１１回路、２０は基本りＤツク発生回路、３０はパ
ターン発生回路、４０は測定対象である。パターン制御
回路１０は、テスト結果に応じて内部状態を切り換えな
がら測定対象４０に応じて登録されている所定のテスト
手順プログラムを実行するものである。該パターン制御
回路１０には、パターン発生回路３０の比較器３１から
加えられる比較結果信号に応じて切り換え駆動されるス
イッチ１１、該スイッチ１１の一方の固定接点ａに接続
された第１の内部回路１２、スイッチ１１の他方の固定
接点すに接続された第２の内部回路１３、各内部回路１
２．１３の出力信号及び基本クロック発生回路２０のク
ロックパターン発生器２１から加えられる動作周期を設
定するレート信号に従ってパターン発生回路３ｏの出力
パターンメモリリ３２及び期待パターンメモリ３３にそ
れぞれアドレス信号を加えるメモリアドレス制御回路１
４等が設けられている。尚、該パターン制御回路１０か
らは、基本クロック発生回路２０にスイッチ１１の切り
換えに応じたクロック指定信号も出力される。基本クロ
ック発生回路２０は、パターン制御回路１０及びパター
ン発生回路３０に測定対象４０に対するテストを実行す
るための所定のタイミング信号を出力するものである。
ブロック図である。第３図において、１０はパターンＩ
Ｊｉ１１回路、２０は基本りＤツク発生回路、３０はパ
ターン発生回路、４０は測定対象である。パターン制御
回路１０は、テスト結果に応じて内部状態を切り換えな
がら測定対象４０に応じて登録されている所定のテスト
手順プログラムを実行するものである。該パターン制御
回路１０には、パターン発生回路３０の比較器３１から
加えられる比較結果信号に応じて切り換え駆動されるス
イッチ１１、該スイッチ１１の一方の固定接点ａに接続
された第１の内部回路１２、スイッチ１１の他方の固定
接点すに接続された第２の内部回路１３、各内部回路１
２．１３の出力信号及び基本クロック発生回路２０のク
ロックパターン発生器２１から加えられる動作周期を設
定するレート信号に従ってパターン発生回路３ｏの出力
パターンメモリリ３２及び期待パターンメモリ３３にそ
れぞれアドレス信号を加えるメモリアドレス制御回路１
４等が設けられている。尚、該パターン制御回路１０か
らは、基本クロック発生回路２０にスイッチ１１の切り
換えに応じたクロック指定信号も出力される。基本クロ
ック発生回路２０は、パターン制御回路１０及びパター
ン発生回路３０に測定対象４０に対するテストを実行す
るための所定のタイミング信号を出力するものである。
該基本クロック発生回路２０には、前述のクロックパタ
ーン発生器２１の他、パターン制御回路１０のスイッチ
１１の切り換えに応じたタイミング信号の各種のパラメ
ータを格納する第１．第２のクロック定義メモリ２２，
２３、パターン制御回路１０から加えられるクロック指
定信号に応じて切り換え駆動されパターン制御回路１０
のスイッチ１１の切り換えに応じて第１．第２のクロッ
ク定義メモリ２２．２３を選択的にクロックパターン発
生器２１に接続するスイッチ２４等が設けられている。
ーン発生器２１の他、パターン制御回路１０のスイッチ
１１の切り換えに応じたタイミング信号の各種のパラメ
ータを格納する第１．第２のクロック定義メモリ２２，
２３、パターン制御回路１０から加えられるクロック指
定信号に応じて切り換え駆動されパターン制御回路１０
のスイッチ１１の切り換えに応じて第１．第２のクロッ
ク定義メモリ２２．２３を選択的にクロックパターン発
生器２１に接続するスイッチ２４等が設けられている。
クロックパターン発生器２１からは、スイッチ２４を介
して加えられるクロック定義メモリ２２．２３の内容に
従って前述のようにパターン制御回路１０のメモリアド
レス制御回路１４にレート信号を出力すると共に、パタ
ーン発生回路３０の比較器３１にストローブ信号を出力
し、フォーマット回路３４にフォーマットクロック信号
を出力する。パターン発生回路３ｏは、パターン制御回
路１０から加えられるアドレス信号及び基本クロック発
生回路２０から加えられるタイミング信号に従って測定
対象４ｏに所定のディジタルパターン信号を加えると共
に、該ディジタルパターン信号に応じて測定対象４０が
ら出力されるディジタルパターン信号と期待パターンと
を比較して比較結果をパターン制御回路１ｏに出力する
ものである。即ち、出カバターンメモリ３２はパターン
制御回路１０から加えられるアドレス信号に従って予め
定められた所定の出カバターンデータをフォーマツタ回
路３４に出力し、該フォーマツタ回路３４は出カバター
ンメモリ３２がら加えられる出カバターンデータ及び基
本クロック発生−３−。
して加えられるクロック定義メモリ２２．２３の内容に
従って前述のようにパターン制御回路１０のメモリアド
レス制御回路１４にレート信号を出力すると共に、パタ
ーン発生回路３０の比較器３１にストローブ信号を出力
し、フォーマット回路３４にフォーマットクロック信号
を出力する。パターン発生回路３ｏは、パターン制御回
路１０から加えられるアドレス信号及び基本クロック発
生回路２０から加えられるタイミング信号に従って測定
対象４ｏに所定のディジタルパターン信号を加えると共
に、該ディジタルパターン信号に応じて測定対象４０が
ら出力されるディジタルパターン信号と期待パターンと
を比較して比較結果をパターン制御回路１ｏに出力する
ものである。即ち、出カバターンメモリ３２はパターン
制御回路１０から加えられるアドレス信号に従って予め
定められた所定の出カバターンデータをフォーマツタ回
路３４に出力し、該フォーマツタ回路３４は出カバター
ンメモリ３２がら加えられる出カバターンデータ及び基
本クロック発生−３−。
回−２０から加えられるフォーマットクロック信号に従
って所定のディジタルパターン信号を測定対象に加える
。期待パターンメモリ３３はパターン制御回路１０から
加えられるアドレス信号に従って予め定められた所定の
期待パターン信号を比較器３１の一方の入力端子に加え
る。比較器３１の他方の入力端子には測定対象４０から
テスト結果を含むディジタルパターン信号が加えられて
いる。そして、比較器３１は、′基本クロック発生回路
２０から加えられるステ−ト信号に従って期待パターン
信号と測定対象４０から加えられるナイジタルパターン
信号とを比較して比較結果をパターン制御回路１０に加
える。
って所定のディジタルパターン信号を測定対象に加える
。期待パターンメモリ３３はパターン制御回路１０から
加えられるアドレス信号に従って予め定められた所定の
期待パターン信号を比較器３１の一方の入力端子に加え
る。比較器３１の他方の入力端子には測定対象４０から
テスト結果を含むディジタルパターン信号が加えられて
いる。そして、比較器３１は、′基本クロック発生回路
２０から加えられるステ−ト信号に従って期待パターン
信号と測定対象４０から加えられるナイジタルパターン
信号とを比較して比較結果をパターン制御回路１０に加
える。
（発明が解決しようとする問題点）
しかし、このような構成によれば、パターン制御回路１
０の内部回路１２．１３の動作速度（回路遅延時間）の
違いに応じたタイミング信号の各種のパラメータを基本
クロック発生回路２０のクロック定義メモリ２２．２３
に予め格納しておかなければならず、これらクロック定
義メモリ２２゜２３を切り換えるためのスイッチ２４も
必要となりコストも高くなる。
０の内部回路１２．１３の動作速度（回路遅延時間）の
違いに応じたタイミング信号の各種のパラメータを基本
クロック発生回路２０のクロック定義メモリ２２．２３
に予め格納しておかなければならず、これらクロック定
義メモリ２２゜２３を切り換えるためのスイッチ２４も
必要となりコストも高くなる。
本発明は、上記の問題に鑑みてなされたもので、その目
的は、パターン制御回路の内部の回路遅延時間が動作内
容によって異なる場合であっても自動的にタイミング補
正が行われる基本クロック発生回路を有するディジタル
パターンテスタを実現することにある。
的は、パターン制御回路の内部の回路遅延時間が動作内
容によって異なる場合であっても自動的にタイミング補
正が行われる基本クロック発生回路を有するディジタル
パターンテスタを実現することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、テスト結果に応じ
て内部状態を切り換えながら測定対象をテストするため
の所定のプログラムを実行するパターン制御回路と各部
にテスト実行のためのタイミング信号を出力する基本ク
ロック発生回路とを含むディジタルパターンテスタにお
いて、前記パターン制御回路から前記基本クロック発生
回路にパターン制御回路の内部状態にｒＩＡ連したステ
ート信号を加え、前記基本クロック発生回路にはパター
ン制御回路から加えられるステート信号に応じてタイミ
ング信号のタイミング補正を行う手段を設けたことを特
徴とするものである。
て内部状態を切り換えながら測定対象をテストするため
の所定のプログラムを実行するパターン制御回路と各部
にテスト実行のためのタイミング信号を出力する基本ク
ロック発生回路とを含むディジタルパターンテスタにお
いて、前記パターン制御回路から前記基本クロック発生
回路にパターン制御回路の内部状態にｒＩＡ連したステ
ート信号を加え、前記基本クロック発生回路にはパター
ン制御回路から加えられるステート信号に応じてタイミ
ング信号のタイミング補正を行う手段を設けたことを特
徴とするものである。
（実施例）
以下、図面を参照し、本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示す構成ブロック図であり
、第３図と同一部分には同一符号を付けである。第１図
において、基本クロック発生回路２０には、クロック制
御回路２５．クロック定義メモリ２６及びクロックパタ
ーン発生器２７が設けられている。クロック制御回路２
５にはパターン制御回路１０からスイッチ１１の切り換
えに応じた内部状態を示すステート信号が加えられ、該
クロック制御回路２６からはクロックパターン発生器２
７にタイミング補正を制御するための制御信号が出力さ
れる。クロック定義メモリ２６には、゛レート信号、フ
ォーマットクロック信号及びストローブ信号のタイミン
グを規定する各種のパラメータが格納されていて、これ
ら各パラメータはりＯツクパターン発生器２７に出力さ
れる。クロックパターン発生器２７は、クロック制御回
路２５から加えられる制御信号及びクロック定義メモリ
２６から加えられるパラメータに基づいてパターン制御
回路１０の内部状態に応じた所定のタイミング補正を行
った後、パターン制御回路１０のメモリアドレス制御回
路１４にはレート信号を出力し、フォーマツタ回路３４
にはフォーマットクロック信号を出力し、比較器３１に
はストローブ信号を出力する。
、第３図と同一部分には同一符号を付けである。第１図
において、基本クロック発生回路２０には、クロック制
御回路２５．クロック定義メモリ２６及びクロックパタ
ーン発生器２７が設けられている。クロック制御回路２
５にはパターン制御回路１０からスイッチ１１の切り換
えに応じた内部状態を示すステート信号が加えられ、該
クロック制御回路２６からはクロックパターン発生器２
７にタイミング補正を制御するための制御信号が出力さ
れる。クロック定義メモリ２６には、゛レート信号、フ
ォーマットクロック信号及びストローブ信号のタイミン
グを規定する各種のパラメータが格納されていて、これ
ら各パラメータはりＯツクパターン発生器２７に出力さ
れる。クロックパターン発生器２７は、クロック制御回
路２５から加えられる制御信号及びクロック定義メモリ
２６から加えられるパラメータに基づいてパターン制御
回路１０の内部状態に応じた所定のタイミング補正を行
った後、パターン制御回路１０のメモリアドレス制御回
路１４にはレート信号を出力し、フォーマツタ回路３４
にはフォーマットクロック信号を出力し、比較器３１に
はストローブ信号を出力する。
第２図はクロックパターン発生器２７から出力されるタ
イミング信号の一例を示すタイジングチ１！−トである
。第２図において、（ａ ）はレート信号ＲＡＴＥを示
し、（ｂ）はフォーマットクロック信号Ｆ−ＣＬＫを示
し、（Ｃ）はストローブ信号５ＴＲＢを示している。時
刻ｔｏにおいてレート信号が立ち上がるものとすると、
パターン制御回路１０のメモリアドレス制御回路１４の
遅延時間Ｔ１４と出カバターンメモリ３２の遅延時間Ｔ
３２とを加算した時間よりも長い時間Ｔａが経過した時
刻１１でフォーマットクロック信号が立ち上がる。尚、
フォーマットクロック信号はレート信号が立ち下がった
後に立ち下がる。そして、フォーマツタ回路３４の遅延
時間Ｔ３４と測定対象４０の遅延時間Ｔ４゜とを加算し
た時間よりも長い時間Ｔｂが経過した時刻ｔ２でストロ
ーブ信号が立ち上がり、該ストローブ信号は比較器３１
の遅延時間Ｔ３１が経過する時刻ｔ３までには立ち下が
る（ｔ ３−ｔ ２ ＝Ｔｃ≧Ｔｉｔ）、そして、第１
の内部回路１２の遅延時間Ｔ１２或いは第２の内部回路
１３の遅延時間ＴＩ！よりも長い時間Ｔｄが経過した時
刻ｔ４で再びレート信号が立ち上がる。本実施例の場合
、パターン制御回路１０からスイッチ１１の切換状態を
表わすステート信号が基本クロック発生回路２０のクロ
ック制御回路２５に加えられることによって、クロック
制御回路２０は第２図に示す遅延時間Ｔ１２或いはＴ１
３のいずれかを選択する制御信号をクロックパターン発
生器２７に出力することになる。
イミング信号の一例を示すタイジングチ１！−トである
。第２図において、（ａ ）はレート信号ＲＡＴＥを示
し、（ｂ）はフォーマットクロック信号Ｆ−ＣＬＫを示
し、（Ｃ）はストローブ信号５ＴＲＢを示している。時
刻ｔｏにおいてレート信号が立ち上がるものとすると、
パターン制御回路１０のメモリアドレス制御回路１４の
遅延時間Ｔ１４と出カバターンメモリ３２の遅延時間Ｔ
３２とを加算した時間よりも長い時間Ｔａが経過した時
刻１１でフォーマットクロック信号が立ち上がる。尚、
フォーマットクロック信号はレート信号が立ち下がった
後に立ち下がる。そして、フォーマツタ回路３４の遅延
時間Ｔ３４と測定対象４０の遅延時間Ｔ４゜とを加算し
た時間よりも長い時間Ｔｂが経過した時刻ｔ２でストロ
ーブ信号が立ち上がり、該ストローブ信号は比較器３１
の遅延時間Ｔ３１が経過する時刻ｔ３までには立ち下が
る（ｔ ３−ｔ ２ ＝Ｔｃ≧Ｔｉｔ）、そして、第１
の内部回路１２の遅延時間Ｔ１２或いは第２の内部回路
１３の遅延時間ＴＩ！よりも長い時間Ｔｄが経過した時
刻ｔ４で再びレート信号が立ち上がる。本実施例の場合
、パターン制御回路１０からスイッチ１１の切換状態を
表わすステート信号が基本クロック発生回路２０のクロ
ック制御回路２５に加えられることによって、クロック
制御回路２０は第２図に示す遅延時間Ｔ１２或いはＴ１
３のいずれかを選択する制御信号をクロックパターン発
生器２７に出力することになる。
このように構成することにより、従来のようにパターン
制御回路の内部回路の遅延時間に応じたタイミング信号
の各種のパラメータを個別にクロツク定義メモリに格納
しておく必要はなく、クロック定義メモリを切り換える
ためのスイッチも不要になり、低コスト化も図れる。
制御回路の内部回路の遅延時間に応じたタイミング信号
の各種のパラメータを個別にクロツク定義メモリに格納
しておく必要はなく、クロック定義メモリを切り換える
ためのスイッチも不要になり、低コスト化も図れる。
（発明の効果）
以上説明したように、本発明によれば、パターン制御回
路の内部の回路遅延時間が動作内容によって異なる場合
であっても自動的にタイミング補正が行われる基本クロ
ック発生回路を有するディジタルパターンテスタが実現
できる。
路の内部の回路遅延時間が動作内容によって異なる場合
であっても自動的にタイミング補正が行われる基本クロ
ック発生回路を有するディジタルパターンテスタが実現
できる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するためのタイミングチャート、第
３図は従来の装置の一例を示すブロック図である。 １０・・・パターン制御回路 ２０・・・基本クロック発生回路 ２５・・・クロック制御回路 ２６・・・クロック定義メモリ ２７・・・クロックパターン発生器 ３０・・・パターン発生回路 ４０・・・測定対象
第１図の動作を説明するためのタイミングチャート、第
３図は従来の装置の一例を示すブロック図である。 １０・・・パターン制御回路 ２０・・・基本クロック発生回路 ２５・・・クロック制御回路 ２６・・・クロック定義メモリ ２７・・・クロックパターン発生器 ３０・・・パターン発生回路 ４０・・・測定対象
Claims (1)
- テスト結果に応じて内部状態を切り換えながら測定対象
をテストするための所定のプログラムを実行するパター
ン制御回路と各部にテスト実行のためのタイミング信号
を出力する基本クロック発生回路とを含むディジタルパ
ターンテスタにおいて、前記パターン制御回路から前記
基本クロック発生回路にパターン制御回路の内部状態に
関連したステート信号を加え、前記基本クロック発生回
路にはパターン制御回路から加えられるステート信号に
応じてタイミング信号のタイミング補正を行う手段を設
けたことを特徴とするディジタルパターンテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248961A JPS61126481A (ja) | 1984-11-26 | 1984-11-26 | デイジタルパタ−ンテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248961A JPS61126481A (ja) | 1984-11-26 | 1984-11-26 | デイジタルパタ−ンテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126481A true JPS61126481A (ja) | 1986-06-13 |
Family
ID=17185971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59248961A Pending JPS61126481A (ja) | 1984-11-26 | 1984-11-26 | デイジタルパタ−ンテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126481A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321701A (en) * | 1990-12-06 | 1994-06-14 | Teradyne, Inc. | Method and apparatus for a minimal memory in-circuit digital tester |
| JP2011501128A (ja) * | 2007-10-12 | 2011-01-06 | テラダイン、 インコーポレイテッド | 調整可能なテストパターン結果待ち時間 |
-
1984
- 1984-11-26 JP JP59248961A patent/JPS61126481A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321701A (en) * | 1990-12-06 | 1994-06-14 | Teradyne, Inc. | Method and apparatus for a minimal memory in-circuit digital tester |
| JP2011501128A (ja) * | 2007-10-12 | 2011-01-06 | テラダイン、 インコーポレイテッド | 調整可能なテストパターン結果待ち時間 |
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