JPH0429990B2

JPH0429990B2 -

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Publication number: JPH0429990B2
Application number: JP57206507A
Authority: JP
Priority date: 1982-11-25
Filing date: 1982-11-25
Publication date: 1992-05-20
Also published as: JPS5997065A; US4584683A

Description

【発明の詳細な説明】この発明ま半導体集積回路等の論理回路を試験
するための論理回路試験装置に関し、特に論理回
路試験装置内の試験パターン発生装置における、
試験パターンを発生させるためのアドレスの変更
に関する。

〈発明の背景〉論理回路の機能試験を行なうにあたつては、論
理回路試験装置の試験パターン発生装置より、印
加パターンと期待値パターンとにより構成される
試験パターンを発生し、その印加パターンを被試
験論理回路に印加して、被試験論理回路から出力
されるデータと期待値パターンを比較することに
より、被試験論理回路の良否を判定するようにし
ている。

このように試験パターンを印加して被試験論理
回路の機能を試験する場合には、一般に被試験論
理回路をあらかじめ初期状態（リセツト状態）に
設定してから順次試験パターンを印加するように
している。このため論理回路試験装置から試験パ
ターンの印加前に、被試験論理回路に例えばリセ
ツト信号を与えて初期状態になるようにしてい
る。

しかしながら被試験論理回路の中には、例えば
リセツト端子のような論理回路の内部状態を初期
状態に設定するための特別の端子を有しないもの
がある。このような被試験論理回路は、入力端子
に内部状態を歩進させるための特殊なデータパタ
ーンを所定回数印加することにより初期状態とな
るようにされている。すなわちこの被試験論理回
路においては、内部状態をすすめるための特殊パ
ターンを所定回数、例えば60回印加する毎に初期
状態となるようにされており、かつこの所定回数
はその被試験論理回路の仕様により既知であるた
め、リセツト端子等を有しなくても論理回路試験
装置からの信号により初期状態に設定してその後
試験をすることができる。

論理回路試験装置より被試験論理回路に上記特
殊パターンを何回印加することにより被試験論理
回路が最初の初期状態に達するかは、その被試験
論理回路の特殊パターン印加以前の状態により異
なるために定まらず、上記の例では０〜59回の場
合があり得る。

このような被試験論理回路の機能試験を行なう
ためには、論理回路試験装置の試験パターン発生
装置から、被試験論理回路の内部状態を歩進させ
るための上記特殊パターンと、その被試験論理回
路の初期状態を示す期待値パターンとを繰り返し
発生し、その特殊パターンを被試験論理回路に印
加して、被試験論理回路からの出力データが、そ
の初期状態を示す期待値パターンと一致したとき
から本来の試験パターンを印加して試験を開始す
るようにしている。

このような論理回路試験装置の一例を第１図に
示す。第１図において１０１はプログラムカウン
タを示し、動作クロツク１０２に同期して動作
し、メモリ１０４にアドレス１０５を与える。プ
ログラムカウンタ１０１は、一致信号１０３が０
のときはメモリ１０４の０番地を繰り返してアド
レスし、一致信号１０３が１のときは動作クロツ
ク１０２に同期して０番地から１番地、１番地か
ら２番地……と、メモリ１０４に順にアドレスを
印加する。メモリ１０４は被試験論理回路に印加
する印加パターン（Do〜Dn）、被試験論理回路
より出力されるデータの判定を行なうための期待
値パターン（Eo〜En）、一致検出制御情報（１，
０，０……）を格納し、プログラムカウンタ１０
１からのアドレス１０５によりアクセスされる。

１０６はメモリ１０４から出力される印加パタ
ーン１０７の波形整形を行なう波形整形回路であ
り、被試験回路に波形整形後のパターン１０８を
印加する。１０９は被試験論理回路を示し、パタ
ーン１０８が印加されたとき、出力データ１１０
を比較回路１１５に印加する。１１１はメモリ１
０４で発生した期待値パターン１１２を、波形整
形回路１０６、被試験回路１０９の動作遅延時間
分遅らせて、出力データ１１０と同じタイミング
で期待値データ１１７を比較回路１１５に与える
ための遅延回路。１１３はメモリ１０４で発生し
た一致検出制御信号１１４を、遅延回路１１１と
同じく遅らせる遅延回路である。

比較回路１１５は、遅延回路１１３からの一致
検出制御信号１１８が１のとき、被試験論理回路
１０９からの出力データ１１０と遅延回路１１１
からの期待値パターン１１７の論理を比較し、一
致したときに端子１１６に１を出力し、不一致の
ときは０を出力する。また一致検出制御信号が０
のとき、被試験論理回路１０９からの出力データ
１１０と遅延回路１１１からの期待値パターン１
１７の論理を比較し、不一致のときに試験停止信
号を端子１１９に出力する。

第１図において、メモリ１０４の０番地に格納
されている期待値Eoは、被試験論理回路１０９
が初期状態となつたとき被試験論理回路１０９よ
り出力されるデータと同じデータであり、データ
Doは被試験論理回路の内部状態を進めるための
その被試験論理回路に個有の特殊パターンであ
る。被試験論理回路の初期状態を設定するため、
プログラムカウンタ１０１によりメモリ１０４の
０番地を繰り返しアクセスして、期待値Eo、デ
ータDoを繰り返し発生させて、被試験論理回路
の内部状態を進める。被試験論理回路１０９の出
力１１０と遅延回路１１１を介して印加された期
待値１１７を比較回路１１５で比較し、一致した
ときにプログラムカウンタ１０１に一致信号１０
３を印加する。プログラムカウンタ１０１は一致
信号１０３が与えられると、１番地以後を順次ア
クセスするようにアドレス１０５を進め、被試験
論理回路１０９の試験を実行する。

このように第１図に示す論理回路試験装置にお
いて、リセツト端子等を有しない被試験論理回路
を、初期状態から順次試験パターンを与えて試験
をすることができる。

しかしながらこの論理回路試験装置において
は、動作クロツク１０２の周期が、プログラムカ
ウンタ１０１、メモリ１０４、波形整形回路１０
６、被試験論理回路１０９、比較回路１１５の動
作遅延時間の和よりも小さいときは、一致が検出
されてからこの動作遅延時間の和の分だけプログ
ラムカウンタ１０１に動作クロツク１０２が印加
され、このため被試験論理回路１０９に印加パタ
ーン１０８が印加され内部状態が歩進してしま
う。さらにこの内部状態の歩進が動作クロツクの
周期が変わることにより変動してしまう。これら
の様子を第２図及び第３図に示す。

第２図及び第３図においては、動作クロツク１
０２が与えられた後被試験論理回路から出力デー
タ１１０か得られるまでに、時間Tdを要すると
した場合を示している。また第２図及び第３図に
おいて、２回目のクロツクにより発生された特殊
パターンDoにより、被試験論理回路が初期状態
となり、出力データEoを発生するものとしてい
る。被試験論理回路より初期状態を示すデータ
Eoが出力されると、期待値パターンEoと比較さ
れて一致信号１０３が比較回路から発生する。こ
の一致信号により、第２図においては５回目以降
の動作クロツクからメモリ１０４が順次アクセス
されて試験パターンを発生する。遅延時間Tdが
動作クロツク周期より長いため、第２図において
は被試験論理回路は、初期状態から印加パターン
が与えられるまでに、内部状態がＡ、Ｂで示す２
サイクル分だけ進んでしまう。

第３図においては動作クロツクの周期を第２図
の動作クロツクの周期よりも大きくした場合を示
している。この場合には、一致信号１０３により
４回目以後の動作クロツクからメモリ１０４が順
次アクセスされて試験パターンを発生する。従つ
て第３図においては印加パターンDiが与えられ
るまでに、被試験論理回路の内部状態が、初期状
態からＡで示す１サイクル分だけ進む。

このように被試験論理回路の内部状態が、試験
用の印加パターンが与えられるまでに初期状態か
ら進んでしまうが、この初期状態から進むサイク
ル数が一定であれば、次の初期状態を利用して被
試験論理回路へ初期状態から連続して試験用の印
加パターンDi〜Dnを与えられるようにプログラ
ムすることとは可能である。またその初期状態か
ら進むサイクル数が一定であれば、その一定サイ
クル進んだ後から試験用の印加パターンDi〜Dn
を与えるようにしても被試験論理回路の試験を一
定範囲において行うことが可能である。しかし第
２図及び第３図に示すようにこのサイクル数は動
作クロツクの周期により変動してしまう。

論理回路の機能試験をする場合には、動作クロ
ツクの周期をかなり広い範囲に亘つて変化させ
て、被試験論理回路の動作裕度を試験するように
している。したがつて従来の論理回路試験装置に
おいては、動作クロツクの周期を変えると試験用
の印加パターンが印加されるときの内部状態が定
まらないので、上記のような被試験論理回路の試
験をすることは実際上困難であつた。

〈発明の目的〉この発明は上記のような特殊パターンを繰り返
して印加することにより初期状態となるような被
試験論理回路の試験において、動作クロツクの周
期を変えても被試験論理回路の内部状態が変化す
るサイクル数を一定にすることができ、したがつ
てこのような被試験論理回路の試験を行なうこと
ができる論理回路試験装置の試験パターン発生装
置を提供しようとするものである。

〈発明の概要〉この発明は、被試験論理回路が初期状態に達し
たときに発生される一致信号をプログラムカウン
タに印加する際に、その一致信号をプログラムカ
ウンタの動作クロツクに同期させるための遅延同
期回路を経由して印加することにより、一致信号
が動作クロツクの周期に無関係にその動作クロツ
クの一定の回数後にプログラムカウンタに印加さ
れる。このため被試験論理回路の内部状態が、試
験用の印加パターンが印加されるまでに、初期状
態から進行するサイクル数は、動作クロツクの周
期を変えても変化せず一定のサイクル数となる。
従つてこのような被試験論理回路に対し、初期状
態から一定サイクルだけ内部状態が進行した後に
試験用の印加パターンを印加すること、又は初期
状態から連続して印加パターンを印加する事がで
きるため、このような被試験論理回路を正しく試
験する事ができる。

〈発明の実施例〉第４図にこの発明による論理回路試験装置のパ
ターン発生装置の構成を示す。第４図において第
１図と共通部分は第１図と同一番号を付してい
る。２２０は遅延同期回路であり、比較回路１１
５からの一致信号１１６と動作クロツク１０２が
与えられ、その一致信号１１６を動作クロツク１
０２と同期がとれるように遅延させて、一致信号
２０３としてプログラムカウンタ１０１に供給す
る。

遅延同期回路２２０の具体的な構成例を第５図
に示す。第５図において３３１〜３３４はフリツ
プフロツプであり、３２１〜３２４は遅延回路で
ある。遅延回路３２１は動作クロツク１０２をフ
リツプフロツプ３３１〜３３４の１個分の動作遅
延時間に相当する時間だけ遅延させる。遅延回路
３２２〜３２４のそれぞれの遅延時間は、この論
理回路試験装置において用いる動作クロツク１０
２の最高周波数のときの周期時間よりも、フリツ
プフロツプ３３１〜３３４の１個の動作遅延時間
ぶんだけ少ない時間に設定する。これらフリツプ
フロツプと遅延回路の接続段数は、遅延回路によ
る遅延時間の総和が第４図に示す試験パターン発
生装置におけるプログラムカウンタ１０１、メモ
リ１０４、波形整形回路１０６、被試験論理回路
１０９、比較回路１１５の各動作遅延時間の総和
よりも大となるように設定する。遅延回路３２１
〜３２４により動作クロツク１０２から一定時間
それぞれ遅延した動作クロツク３０３，３０４，
３０５，３０６が得られ、これらの動作クロツク
により一致信号１１６がフリツプフロツプ３３
４，３３３，３３２，３３１を順次経由して一致
信号２０３として出力される。

第６図及び第７図は、第４図及び第５図に示し
たこの発明による論理回路試験装置のパターン発
生装置の動作を示すタイムチヤートである。第６
図と第７図では動作クロツクの周期を異ならせて
いる。

第６図及び第７図において、動作クロツク１０
２が印加されると、プログラムカウンタ１０１か
らは、被試験論理回路の内部状態を進めるための
特殊パターンDoを格納したアドレス「０」が繰
り返し出力される（１０５）。アドレス「０」は
メモリ１０４に印加され、メモリ１０４からは特
殊パターンDo、期待値パターンEo、一致検出制
御信号が出力される（１０７，１１２，１１４）。
期待値パターンEo、一致検出信号は遅延回路１
１１，１１３によりそれぞれ遅延されて比較回路
に印加される。（１１７，１１８）。特殊パターン
Doは波形整形回路１０６により波形整形されて、
被試験論理回路１０９に印加される（１０８）。

被試験論理回路１０６は、特殊パターンDoが
印加されると動作を開始して内部状態を進め、デ
ータを比較回路１１５に出力する（１１０）。比
較回路１１５は、被試験論理回路１０６の出力が
期待値Eoと一致したときに一致信号を出力する
（１１６）。この例では、第２図及び第３図の場合
と同様に、２つ目の動作クロツクにより与えられ
た特殊パターンDoにより、被試験論理回路１０
９の内部状態が初期状態に達したものとしてい
る。

このようにして発生した一致信号１１６は、遅
延した動作クロツク３０３の２つ目のパルスによ
つてフリツプフロツプ３３４に取り込まれる（３
０７）。フリツプフロツプ３３４に取り込まれた
一致信号３０７は、さらに動作クロツク３０４，
３０５，３０６に同期して次々にサイクルシフト
を行ない一致信号２０３としてプログラムカウン
タ１０１に印加される。プログラムカウンタ１０
１は一致信号２０３が与えられるとアドレス
「０」の繰り返しを停止し、次のアドレス「１」
に進む。以後メモリ１０４に格納された試験パタ
ーンが、動作クロツク１０２に同期して順次読み
出される。

第６図と第７図の対比から明らかなように、こ
の発明による試験パターン発生装置においては、
被試験論理回路の内部状態が、試験用の印加パタ
ーンが与えられるまでに初期状態から進んでしま
うサイクル数はＡ、Ｂ、Ｃの３サイクルで同一で
あり、動作クロツクの周期に影響されない。すな
わちこの発明によればプログラムカウンタ１０
１、メモリ１０４、波形整形回路１０６、被試験
論理回路１０９の動作遅延時間の和Tdと比較回
路１１５の動作遅延時間との和よりもわずかに遅
延した動作クロツク３０３により一致信号１１６
を取り込み、それを順次同一周期の動作クロツク
によりシフトしてプログラムカウンタに与えるよ
うにしているから、動作クロツクの周期を変えて
も、被試験論理回路の内部状態の歩進は固定とな
る。

〈発明の効果〉以上のようにこの発明によれば、被試験論理回
路の内部状態が初期状態から進んでしまうサイク
ル数は、動作クロツクの周期にかかわらず一定で
あるため、被試験論理回路を正しく評価すること
ができる。すなわち、第６図及び第７図のように
内部状態がＡ、Ｂ、Ｃの一定サイクル進むことを
前提として、試験パターンをプログラムすればよ
い。例えば先の例で被試験論理回路の初期状態が
特殊パターンを60回印加する毎に現われる場合
で、第６図のように内部状態が初期状態から３サ
イクル進んでしまうような場合には、一致信号が
プログラムカウンタに与えられた後57サイクルの
間なお特殊パターンを印加し、その後のサイクル
から順次試験用の印加パターンを印加するように
プログラムすれば、被試験論理回路の２回目の初
期状態から連続して試験用印加パターンを印加す
ることができる。

【図面の簡単な説明】

第１図は従来の論理回路試験装置の試験パター
ン発生装置の構成を示すブロツク図、第２図及び
第３図は第１図の試験パターン発生装置の動作を
示すタイムチヤート、第４図はこの発明による論
理回路試験装置の試験パターン発生装置の構成を
示すブロツク図、第５図は第４図に用いられてい
る遅延同期回路の具体的な構成を示す回路図、第
６図及び第７図は第４図に示したこの発明による
試験パターン発生装置の動作を示すタイムチヤー
トである。１０１；プログラムカウンタ、１０４；メモ
リ、１０６；波形整形回路、１１１，１１３；遅
延回路、１０９；被試験論理回路、１１５；比較
回路、２２０；遅延同期回路、３２１〜３２４；
遅延回路、３３１〜３３４；フリツプフロツプ。

Claims

【特許請求の範囲】

１論理回路の機能試験を行なう論理回路試験装
置の試験パターン発生装置において、被試験論理
回路に印加する印加パターンと被試験論理回路よ
り出力される出力データの判定に使用する期待値
パターンとにより構成される試験パターンを格納
する記憶装置と、試験時において試験パターンが
格納されている該記憶装置のアドレスを発生する
プログラムカウンタと、該記憶装置より出力され
る期待値パターンと被試験論理回路より出力され
る出力データの論理比較を行なう比較回路と、該
比較回路での比較結果を該プログラムカウンタの
動作クロツクに同期して遅延する遅延同期回路と
により構成され、該遅延同期回路により該プログ
ラムカウンタの動作クロツクに同期して遅延され
た上記比較結果により該プログラムカウンタで発
生するアドレスのシーケンスを変更する事を特徴
とする論理回路試験装置の試験パターン発生装
置。