JP3404932B2 - 電子回路の検査装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、被試験電子回路の出力
と標準電子回路の出力を比較することによって、被試験
電子回路の動作を検査する電子回路の検査装置に関する
ものである。 【０００２】 【従来の技術】従来、電子回路の試験を行なう場合、試
験を行なうべき電子回路（被試験電子回路）と標準との
比較を行なっている。その比較方法として、大きく２つ
の方法がある。１つの方法は、被試験電子回路へ信号発
生器から入力を与え、出力される信号を検査装置にあら
かじめ準備しておいた期待データと比較して判定する方
法である。この方法では、検査装置内に期待データを用
意しておく必要があるが、期待データの作りこみに大変
な労力を必要とし、特に画像データのような大容量デー
タを扱う回路の場合、膨大な期待データを準備し、検査
装置内に保持しなくてはならないという問題がある。 【０００３】もう１つの方法は、標準となる電子回路
（標準電子回路）と被試験電子回路へ入力信号発生器か
ら同一の信号を与え、それぞれから出力される信号を比
較することによって判定する方法である。この方法で
は、期待データを準備する必要がないので、検査装置を
簡略化することができる。しかし、内部の発振手段によ
り動作する回路の場合、標準電子回路と被試験電子回路
からの出力のタイミングがずれてしまい、比較判定が困
難になる場合がある。例えば、マイクロコンピュータな
どのように、命令を受け取って内部で実行し、出力に現
れるまでの時間が一定でない回路の出力を標準電子回路
の出力と比較することは困難である。 【０００４】このような出力タイミングが相違する回路
の測定方法として、例えば、特公平３−９４２７号公報
に記載されている方法がある。この測定方法では、素子
へ入力するクロックを制御して、標準および、被試験素
子の出力を同期させて比較することが考えられている。
しかし、内部の発振手段により動作する回路の場合、標
準電子回路および被試験電子回路の出力信号を同期させ
るためには、内部発振手段を無効にした上で、制御され
たクロックを入力しなければならない。また、任意の位
相のクロックを作成するためには、発振スピードを可変
にする必要があり、技術的に難しいという問題がある。 【０００５】 【発明が解決しようとする課題】本発明は、標準電子回
路と被試験電子回路の出力の時間差にかかわらず、出力
データの比較によって被試験電子回路の検査を行なうこ
とのできる電子回路の検査装置を提供することを目的と
するものである。 【０００６】 【課題を解決するための手段】本発明は、被試験電子回
路の動作を検査する電子回路の検査装置において、標準
となる標準電子回路と、該標準電子回路の後段に設けら
れ該標準電子回路の動作に応じたタイミングで出力が書
き込まれる第１の記憶手段と、前記被試験電子回路の後
段に設けられ該被試験電子回路の動作に応じたタイミン
グで出力が書き込まれる第２の記憶手段と、前記第１の
記憶手段および前記第２の記憶手段から同一の読み出し
クロックにより内容を順次読み出して比較する比較手段
と、前記標準電子回路から前記第１の記憶手段に書き込
み開始されたことおよび前記被試験電子回路から前記第
２の記憶手段に書き込み開始されたことを検知し該検知
に従ってどちらか遅い回路のクロックと同等あるいはそ
れより遅い読み出しクロックを生成する読み出しクロッ
ク生成手段を有し、該読み出しクロック生成手段で生成
されたクロックにより前記第１の記憶手段及び前記第２
の記憶手段から内容を順次読み出し、前記比較手段で比
較を行なうことを特徴とするものである。 【０００７】 【０００８】 【作用】本発明によれば、標準電子回路と被試験電子回
路に同一のデータを与え、標準電子回路からの出力を標
準電子回路の動作に応じたタイミングで第１の記憶手段
に書き込み、被試験電子回路からの出力を被試験電子回
路の動作に応じたタイミングで第２の記憶手段に書き込
む。そして、第１の記憶手段および第２の記憶手段から
同一の読み出しクロックにより内容を順次読み出して比
較手段で比較する。これにより、第１の記憶手段及び第
２の記憶手段で標準電子回路と被試験電子回路の出力の
時間差を吸収し、同じタイミングで比較することができ
る。そのため、従来必要となっていた膨大な期待データ
を用意することなく、また、例えば、内部の発振手段に
より動作する回路や、入力から出力までに要する時間が
変化する回路などの検査を容易に行なうことができる。 【０００９】 【実施例】図１は、本発明の電子回路の検査装置の第１
の実施例を示すブロック構成図である。図中、１は制御
信号・入力データ発生器、２は標準電子回路、３は被試
験電子回路、４は第１のＦＩＦＯメモリ、５は第２のＦ
ＩＦＯメモリ、６は出力データ比較器、７は第１の書き
込みクロック生成器、８は第２の書き込みクロック生成
器、９は読み出しクロック生成器である。 【００１０】標準電子回路２と被試験電子回路３は同一
の構成であり、内部に発振器を持つ自走回路であるもの
とする。外部からの制御および、データ入力に対するレ
スポンス時間は一定ではない。制御信号・入力データ発
生器１は、動作の開始信号や、試験のために入力すべき
データを発生し、標準電子回路２及び被試験電子回路３
に対して入力する。 【００１１】第１のＦＩＦＯメモリ４には、第１の書き
込みクロック生成器７で生成されるクロックに従って標
準電子回路２の出力が順次書き込まれる。また、第２の
ＦＩＦＯメモリ５には、第２の書き込みクロック生成器
８で生成されるクロックに従って被試験電子回路３の出
力が順次書き込まれる。第１のＦＩＦＯメモリ４および
第２のＦＩＦＯメモリ５は、読み出しクロック生成器９
のクロックに従って、先に書き込まれたデータから順次
読み出される。出力データ比較器６は、第１のＦＩＦＯ
メモリ４及び第２のＦＩＦＯメモリ５から読み出された
データを比較し、判定結果を出力する。 【００１２】第１の書き込みクロック生成器７は、標準
電子回路２から出力される同期信号に応じて第１のＦＩ
ＦＯメモリ４の書き込みクロックを生成する。同様に、
第２の書き込みクロック生成器８は、被試験電子回路３
から出力される同期信号に応じて第２のＦＩＦＯメモリ
５の書き込みクロックを生成する。読み出しクロック生
成器９は、読み出しクロックを生成する。この読み出し
クロックは、標準電子回路２または被試験電子回路３の
どちらか遅い方のクロックと同等あるいはそれより遅い
クロックである必要がある。 【００１３】次に、本発明の電子回路の検査装置の一実
施例における動作の一例を説明する。まず、標準電子回
路２及び被試験電子回路３に対し、制御信号・入力デー
タ発生器１から同一データを与え、また、データの処理
を指示する制御信号を与える。処理を指示された標準電
子回路２と被試験電子回路３は、それぞれ内部のタイミ
ングでデータを処理し、各々、別々のタイミングでデー
タの出力を開始する。第１の書き込みクロック生成器７
及び第２の書き込みクロック生成器８は、標準電子回路
２及び被試験電子回路３からのデータの出力開始ととも
に出力される同期信号を検出し、それぞれ独立して書き
込みクロックを生成し、それぞれ第１のＦＩＦＯメモリ
４、第２のＦＩＦＯメモリ５に与える。標準電子回路２
及び被試験電子回路３から出力されたデータは、両回路
の後段にある第１のＦＩＦＯメモリ４及び第２のＦＩＦ
Ｏメモリ５に、第１及び第２の書き込みクロック生成器
７、８で生成した書き込みクロックでデータを書き込
む。 【００１４】読み出しクロック生成器９は、読み出しク
ロックを生成し、第１及び第２のＦＩＦＯメモリ４、５
に対して与える。この読み出しクロックに基づき、第１
及び第２のＦＩＦＯメモリ４、５からデータが出力され
る。出力データ比較器６は、第１及び第２のＦＩＦＯメ
モリ４、５から出力されたデータを比較し、判定を行な
う。 【００１５】このように、第１及び第２のＦＩＦＯメモ
リ４、５には、独立して動作する標準電子回路２及び被
試験電子回路３からの出力がそれぞれの動作に応じた書
き込みクロックで書き込まれる。そして、同一の読み出
しクロックによってデータの読み出しを行なっている。
これにより、標準電子回路２及び被試験電子回路３の内
部のクロックを変更することなく出力の時間差を吸収で
き、両回路の速度差が存在しても比較を行なうことがで
きるようになる。 【００１６】図２は、本発明の電子回路の検査装置の第
２の実施例を示すブロック構成図である。図中、図１と
同様の部分には同じ符号を付して説明を省略する。１０
は第１の入力データ発生器、１１は第２の入力データ発
生器、１２は制御信号発生器、１３は画像処理標準回
路、１４は画像処理被試験回路である。この実施例で
は、標準電子回路及び被試験電子回路として、画像処理
回路を用いた場合の例を示している。もちろん、その他
の回路であってもよい。 【００１７】第１の入力データ発生器１０は、画像処理
標準回路１３からの入力データの要求に応じて、画像処
理標準回路１３への入力データを出力する。第２の入力
データ発生器１１は、画像処理被試験回路１４からの入
力データの要求に応じて、画像処理被試験回路１４への
入力データを出力する。制御信号発生器１２は、画像処
理標準回路１３及び画像処理被試験回路１４に対して、
画像処理を指示する。読み出しクロック生成器９は、画
像処理標準回路１３および画像処理被試験回路１４のう
ち、データ出力の遅れた回路の同期信号を選択して、選
択した同期信号に基づき読み出しクロックを生成する。 【００１８】次に、本発明の電子回路の検査装置の第２
の実施例における動作の一例を説明する。制御信号発生
器１２は、画像処理標準回路１３および画像処理被試験
回路１４に対し、画像処理を指示する。画像処理標準回
路１３は、画像処理被試験回路１４は、それぞれ内部の
タイミングでデータを処理し、必要に応じて第１または
第２の入力データ発生器１０、１１に対して入力データ
を要求する。第１及び第２の入力データ発生器１０、１
１では、画像処理標準回路１３、画像処理被試験回路１
４から出力される同期信号に従って、データを出力す
る。画像処理標準回路１３、画像処理被試験回路１４
は、第１、第２の入力データ発生器１０、１１から出力
されるデータを入力データとして取り込み、処理を行な
うことになる。 【００１９】画像処理標準回路１３、画像処理被試験回
路１４は、処理結果を同期信号とともに出力する。同期
信号は、それぞれ第１、第２の書き込みクロック生成器
７、８に入力され、書き込みクロックが生成されて第
１、第２のＦＩＦＯメモリ４、５に入力される。画像処
理標準回路１３、画像処理被試験回路１４から出力され
た画像データは、それぞれ書き込みクロック生成器７、
８で生成された書き込みクロックに基づき、第１、第２
のＦＩＦＯメモリ４、５に書き込まれる。 【００２０】読み出しクロック生成器９では、画像処理
標準回路１３および画像処理被試験回路１４から出力さ
れる同期信号をモニターしており、両方の回路から画像
データが出力されたことを確認すると、第１及び第２の
ＦＩＦＯメモリ４、５に読み出しクロックを出力する。
図３は、読み出しクロックのタイミングの説明図であ
る。例えば、画像処理標準回路１３の方が画像処理被試
験回路１４よりも先行して出力を開始したとする。画像
処理標準回路１３が出力を開始した時点では、まだ画像
処理被試験回路１４は出力を開始していないので、読み
出しクロックを出力しない。その後、画像処理被試験回
路１４が出力を開始した時点で、図３に示すように読み
出しクロックの出力を開始する。 【００２１】出力データ比較器６では、同じタイミング
で画像処理標準回路１３と画像処理被試験回路１４から
出力される画像データを得て、２つの出力データの比較
を行なうことができる。この比較結果に基づき、画像処
理被試験回路１４の試験結果を得ることができる。 【００２２】上述の動作例において、読み出しクロック
は、画像処理標準回路１３、画像処理被試験回路１４の
出力データが書き込まれるタイミングを追い越すような
速度であってはならない。すなわち、読み出しクロック
の終了は、画像処理標準回路１３及び画像処理被試験回
路１４の出力データの書き込みが終了した時点、あるい
はそれ以後となる必要がある。読み出しクロックの速度
は、この条件を満たすような速度である必要がある。 【００２３】上述の動作例では、読み出しクロック生成
器９が画像処理標準回路１３及び画像処理被試験回路１
４からデータが出力されたことを知るための手段とし
て、各回路の同期信号を利用している。これは、各回路
からデータが出力されたことがわかればどんな方法でも
よく、例えば、第１及び第２のＦＩＦＯメモリ４、５か
ら出力されるエンプティー信号などを使ってもよい。ま
たは、第１及び第２の書き込みクロック生成器７、８か
ら出力される書き込みクロックを用いることも可能であ
る。 【００２４】上述の各例では、出力データ比較器６の比
較動作は、読み出しクロックによって次のデータが読み
出されるまでに終了しているものとして説明している
が、出力データ比較器６、あるいはそれよりも後段の回
路における処理速度が遅い場合も考えられる。このよう
な場合には、遅い処理のタイミング信号を読み出しクロ
ック生成器９に入力し、これらの処理速度を考慮した読
み出しクロックを生成するように構成することも可能で
ある。これにより、第１及び第２のＦＩＦＯメモリによ
って、標準電子回路及び被試験電子回路と後段の回路と
の速度差をも吸収することができる。 【００２５】上述の各例においては、標準電子回路及び
被試験電子回路からの出力は、同期信号に応じて出力が
開始されるが、各データに応じたクロック信号が出力さ
れていない場合を例として説明している。そのため、同
期信号に基づいて、第１、第２の書き込みクロック生成
器で書き込みクロックを生成している。出力データが標
準電子回路及び被試験電子回路の内部のクロックに従っ
て生成されている場合もあり、このような場合に標準電
子回路及び被試験電子回路の内部のクロックを取り出す
ことが可能な回路であれば、内部のクロックに従って書
き込みクロックを生成するように構成することができ
る。 【００２６】また、電子回路によっては、個々の出力デ
ータの出力とともに、クロック信号が出力されている場
合がある。このような場合には、書き込みクロック生成
器７、８を用いず、タイミング信号を直接第１、第２の
ＦＩＦＯメモリ４、５へ入力するように構成してもよ
い。 【００２７】第１及び第２のＦＩＦＯメモリ４、５は、
他の記憶手段で代替が可能である。例えば、２ポートメ
モリや、通常の半導体メモリ、大容量記憶装置など、種
々の記憶手段を用いることができる。これらの記憶手段
を用いる場合には、第１及び第２の書き込みクロック生
成器７、８は、書き込みクロックとともに書き込みアド
レスを生成し、読み出しクロック生成器９は読み出しク
ロックとともに読み出しアドレスを生成するように構成
すればよい。 【００２８】 【発明の効果】以上の説明から明らかなように、本発明
によれば、内部の発振手段により動作する回路において
も、標準電子回路と被試験電子回路の出力の時間差にか
かわらず、標準電子回路との比較によって検査を行なう
ことができる。これによって、膨大な期待データを用意
することなく、しかもリアルタイムに被試験電子回路の
試験が行なえるという効果がある。

【図面の簡単な説明】 【図１】 本発明の電子回路の検査装置の第１の実施例
を示すブロック構成図である。 【図２】 本発明の電子回路の検査装置の第２の実施例
を示すブロック構成図である。 【図３】 読み出しクロックのタイミングの説明図であ
る。 【符号の説明】 １…制御信号・入力データ発生器、２…標準電子回路、
３…被試験電子回路、４…第１のＦＩＦＯメモリ、５…
第２のＦＩＦＯメモリ、６…出力データ比較器、７…第
１の書き込みクロック生成器、８…第２の書き込みクロ
ック生成器、９…読み出しクロック生成器、１０…第１
の入力データ発生器、１１…第２の入力データ発生器、
１２…制御信号発生器、１３…画像処理標準回路、１４
…画像処理被試験回路。

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 被試験電子回路の動作を検査する電子回
   路の検査装置において、標準となる標準電子回路と、該
   標準電子回路の後段に設けられ該標準電子回路の動作に
   応じたタイミングで出力が書き込まれる第１の記憶手段
   と、前記被試験電子回路の後段に設けられ該被試験電子
   回路の動作に応じたタイミングで出力が書き込まれる第
   ２の記憶手段と、前記第１の記憶手段および前記第２の
   記憶手段から同一の読み出しクロックにより内容を順次
   読み出して比較する比較手段と、前記標準電子回路から
   前記第１の記憶手段に書き込み開始されたことおよび前
   記被試験電子回路から前記第２の記憶手段に書き込み開
   始されたことを検知し該検知に従ってどちらか遅い回路
   のクロックと同等あるいはそれより遅い読み出しクロッ
   クを生成する読み出しクロック生成手段を有し、該読み
   出しクロック生成手段で生成されたクロックにより前記
   第１の記憶手段及び前記第２の記憶手段から内容を順次
   読み出し、前記比較手段で比較を行なうことを特徴とす
   る電子回路の検査装置。