JPH07151823A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH07151823A JPH07151823A JP5296722A JP29672293A JPH07151823A JP H07151823 A JPH07151823 A JP H07151823A JP 5296722 A JP5296722 A JP 5296722A JP 29672293 A JP29672293 A JP 29672293A JP H07151823 A JPH07151823 A JP H07151823A
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Abstract
(57)【要約】
【目的】 簡単な試験用プログラムで複雑な動作試験を
行うことができる半導体試験装置を提供する。 【構成】 シンクロナスＤＲＡＭ３０に所定の入力デー
タを示す信号を入力させるとともに、この入力データに
対応するシンクロナスＤＲＡＭの読出データを取り込ん
でこの読出データを所定の期待値と比較することにより
シンクロナスＤＲＡＭ３０の試験を行う半導体試験装置
において、シンクロナスＤＲＡＭ３０に入力させる入力
データを生成するＡＬＰＧ１２と、このＡＬＰＧ１２で
生成された入力データを入力して期待値を生成するとと
もにこの入力データが示すモードに基づいてこの期待値
を遅延させて出力するモード検出回路１３と、モード検
出回路１３で遅延させて出力された期待値とシンクロナ
スＤＲＡＭ３０の読出データとを比較して比較結果を出
力する比較回路１５とを備える。
行うことができる半導体試験装置を提供する。 【構成】 シンクロナスＤＲＡＭ３０に所定の入力デー
タを示す信号を入力させるとともに、この入力データに
対応するシンクロナスＤＲＡＭの読出データを取り込ん
でこの読出データを所定の期待値と比較することにより
シンクロナスＤＲＡＭ３０の試験を行う半導体試験装置
において、シンクロナスＤＲＡＭ３０に入力させる入力
データを生成するＡＬＰＧ１２と、このＡＬＰＧ１２で
生成された入力データを入力して期待値を生成するとと
もにこの入力データが示すモードに基づいてこの期待値
を遅延させて出力するモード検出回路１３と、モード検
出回路１３で遅延させて出力された期待値とシンクロナ
スＤＲＡＭ３０の読出データとを比較して比較結果を出
力する比較回路１５とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの動作
試験を行うための半導体試験装置に関するものである。
試験を行うための半導体試験装置に関するものである。
【０００２】
【従来の技術】従来より、半導体デバイスの製造段階で
動作試験を行うための装置が知られており、半導体試験
装置と称されている。
動作試験を行うための装置が知られており、半導体試験
装置と称されている。
【０００３】図５は、従来の半導体試験装置の要部構成
を概略的に示すブロック図である。同図において、ＣＰ
Ｕ(Central Processing Unit) ５１は試験用プログラム
を実行して制御信号を出力する。また、アルゴリズミッ
ク・パターン・ジェネレータ（ＡＬＰＧ）５２は、この
ＣＰＵ５１から入力された制御信号に基づいて、被試験
用半導体デバイスに入力させる入力データ（アドレス信
号、コントロール信号、クロック信号、書込データ等）
およびこれらの入力データを入力したときの半導体デバ
イスの読出データの期待値（半導体デバイスの動作が正
常であった場合に出力されるべき読出データの内容）を
生成する。データセレクタ／フォーマッタ５３は、ＡＬ
ＰＧ５２から入力した入力データおよび期待値を波形整
正して出力する。被試験用の半導体デバイス７０は、デ
ータセレクタ／フォーマッタ５３から入力データを入力
すると、この入力データの内容に基づいて読出データを
出力する。比較回路５４は、データセレクタ／フォーマ
ッタ５３から期待値を入力するとともに、半導体デバイ
ス７０から読出データを入力し、かかる期待値と読出デ
ータとを比較する。そして、このときの比較結果を、被
試験用半導体デバイス７０の試験結果として出力する。
すなわち、期待値と読出データとが一致する場合は半導
体デバイス７０の動作は正常であると判断することがで
き、一致しない場合は不良であると判断することができ
る。
を概略的に示すブロック図である。同図において、ＣＰ
Ｕ(Central Processing Unit) ５１は試験用プログラム
を実行して制御信号を出力する。また、アルゴリズミッ
ク・パターン・ジェネレータ（ＡＬＰＧ）５２は、この
ＣＰＵ５１から入力された制御信号に基づいて、被試験
用半導体デバイスに入力させる入力データ（アドレス信
号、コントロール信号、クロック信号、書込データ等）
およびこれらの入力データを入力したときの半導体デバ
イスの読出データの期待値（半導体デバイスの動作が正
常であった場合に出力されるべき読出データの内容）を
生成する。データセレクタ／フォーマッタ５３は、ＡＬ
ＰＧ５２から入力した入力データおよび期待値を波形整
正して出力する。被試験用の半導体デバイス７０は、デ
ータセレクタ／フォーマッタ５３から入力データを入力
すると、この入力データの内容に基づいて読出データを
出力する。比較回路５４は、データセレクタ／フォーマ
ッタ５３から期待値を入力するとともに、半導体デバイ
ス７０から読出データを入力し、かかる期待値と読出デ
ータとを比較する。そして、このときの比較結果を、被
試験用半導体デバイス７０の試験結果として出力する。
すなわち、期待値と読出データとが一致する場合は半導
体デバイス７０の動作は正常であると判断することがで
き、一致しない場合は不良であると判断することができ
る。
【０００４】このような従来の半導体試験装置を用いた
半導体デバイスの動作試験は、以下のような手順で行わ
れていた。
半導体デバイスの動作試験は、以下のような手順で行わ
れていた。
【０００５】まず、試験の実行者が、半導体デバイスに
入力すべき入力アドレスおよび入力データを決定すると
ともに、かかる入力アドレスや入力データ等を入力させ
たときの半導体デバイスの読出データ等の期待値（すな
わち半導体デバイスの動作が正常であったときに出力さ
れる読出データ等）を演算により求める。
入力すべき入力アドレスおよび入力データを決定すると
ともに、かかる入力アドレスや入力データ等を入力させ
たときの半導体デバイスの読出データ等の期待値（すな
わち半導体デバイスの動作が正常であったときに出力さ
れる読出データ等）を演算により求める。
【０００６】そして、これらのアドレスデータ、書込デ
ータ、読出データ等を用い、また読出データの出力タイ
ミング（読出命令を受けてから読出データを出力するま
での所要時間）を考慮して、半導体試験装置の試験用プ
ログラムを作製する。
ータ、読出データ等を用い、また読出データの出力タイ
ミング（読出命令を受けてから読出データを出力するま
での所要時間）を考慮して、半導体試験装置の試験用プ
ログラムを作製する。
【０００７】半導体試験装置に被試験用の半導体デバイ
スを接続し、上述の試験用プログラムを実行する。これ
により、半導体試験装置は、上述のようにして半導体デ
バイスの試験を行う。
スを接続し、上述の試験用プログラムを実行する。これ
により、半導体試験装置は、上述のようにして半導体デ
バイスの試験を行う。
【０００８】このように、半導体試験装置を用いること
により、半導体デバイスが正常に動作するか否かの試験
を自動的に行うことができる。
により、半導体デバイスが正常に動作するか否かの試験
を自動的に行うことができる。
【０００９】
【発明が解決しようとする課題】近年、半導体デバイス
（特に半導体メモリデバイス）として、内部に設けたレ
ジスタの設定値を用いて該半導体デバイスの読出データ
等を制御するものが登場している。このような半導体デ
バイスとしては、例えば、シンクロナスＤＲＡＭ(Synch
ronous Dynamic Random Access Menory)と称されるもの
が知られている。このシンクロナスＤＲＡＭでは、内部
レジスタの設定値によって、データの出力タイミングが
変更されたり、データを出力するアドレスが自動的に変
更されたりする。
（特に半導体メモリデバイス）として、内部に設けたレ
ジスタの設定値を用いて該半導体デバイスの読出データ
等を制御するものが登場している。このような半導体デ
バイスとしては、例えば、シンクロナスＤＲＡＭ(Synch
ronous Dynamic Random Access Menory)と称されるもの
が知られている。このシンクロナスＤＲＡＭでは、内部
レジスタの設定値によって、データの出力タイミングが
変更されたり、データを出力するアドレスが自動的に変
更されたりする。
【００１０】しかしながら、このような内部レジスタを
備えた半導体デバイスの動作試験を上述のごとき従来の
半導体試験装置を用いて行う場合、動作（特に読出デー
タの出力タイミング）が複雑な分だけ試験内容も複雑に
なるため、試験用プログラムを作製する作業（試行、デ
バッグ等）の負担が大きくなってしまうという欠点が生
じていた。そして、このような作業負担の増大は、開発
期間の長期化や開発コストの増大の原因となっていた。
備えた半導体デバイスの動作試験を上述のごとき従来の
半導体試験装置を用いて行う場合、動作（特に読出デー
タの出力タイミング）が複雑な分だけ試験内容も複雑に
なるため、試験用プログラムを作製する作業（試行、デ
バッグ等）の負担が大きくなってしまうという欠点が生
じていた。そして、このような作業負担の増大は、開発
期間の長期化や開発コストの増大の原因となっていた。
【００１１】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、簡単な試験用プログラムで複
雑な動作試験を行うことができる半導体試験装置を提供
することを目的とする。
みてなされたものであり、簡単な試験用プログラムで複
雑な動作試験を行うことができる半導体試験装置を提供
することを目的とする。
【００１２】
【課題を解決するための手段】本発明に係わる半導体試
験装置は、半導体デバイスに所定の入力データを入力さ
せて、この入力データに対応する前記半導体デバイスの
読出データを取り込み、この読出データを所定の期待値
と比較することにより前記半導体デバイスの試験を行う
半導体試験装置において、半導体デバイスに入力させる
入力データを生成する信号生成回路と、この信号生成回
路で生成された前記入力データを入力して前記期待値を
生成するとともに、この入力データが示すモードに基づ
いてこの期待値を遅延させて出力するモード検出回路
と、前記モード検出回路で遅延させて出力された前記期
待値と前記半導体デバイスの読出データとを比較して比
較結果を出力する比較回路と、を備えたことを特徴とす
る。
験装置は、半導体デバイスに所定の入力データを入力さ
せて、この入力データに対応する前記半導体デバイスの
読出データを取り込み、この読出データを所定の期待値
と比較することにより前記半導体デバイスの試験を行う
半導体試験装置において、半導体デバイスに入力させる
入力データを生成する信号生成回路と、この信号生成回
路で生成された前記入力データを入力して前記期待値を
生成するとともに、この入力データが示すモードに基づ
いてこの期待値を遅延させて出力するモード検出回路
と、前記モード検出回路で遅延させて出力された前記期
待値と前記半導体デバイスの読出データとを比較して比
較結果を出力する比較回路と、を備えたことを特徴とす
る。
【００１３】
【作用】信号生成回路では入力データのみを生成し、モ
ード検出回路で入力データに基づいて期待値の生成およ
びこの期待値の遅延を行い、比較回路で遅延後の期待値
と半導体デバイスの読出データとを比較することによ
り、簡単な試験用プログラムで複雑な動作試験を行うこ
とが可能となる。
ード検出回路で入力データに基づいて期待値の生成およ
びこの期待値の遅延を行い、比較回路で遅延後の期待値
と半導体デバイスの読出データとを比較することによ
り、簡単な試験用プログラムで複雑な動作試験を行うこ
とが可能となる。
【００１４】
【実施例】以下、本発明の一実施例について、シンクロ
ナスＤＲＡＭの動作試験を行う半導体試験装置を例にと
って説明する。
ナスＤＲＡＭの動作試験を行う半導体試験装置を例にと
って説明する。
【００１５】まず、本実施例の半導体試験装置を用いて
動作試験を行うシンクロナスＤＲＡＭについて、簡単に
説明する。
動作試験を行うシンクロナスＤＲＡＭについて、簡単に
説明する。
【００１６】図３は、かかるシンクロナスＤＲＡＭの要
部構成を概略的に示すブロック図である。同図に示すよ
うに、このシンクロナスＤＲＡＭ３０は、２個のメモリ
セルバンク３１，３２を備えている。これらのメモリセ
ルバンク３１，３２には、それぞれ、ローアドレスバッ
ファ３３およびカラムアドレスバッファ３４を介して、
外部からのアドレス信号（ローアドレスおよびカラムア
ドレス）ＡＤＤが入力され、アドレス指定が行われる。
また、クロック発生器３５にはコントロール信号／Ｃ
Ｓ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等およびクロック信号
ＣＬＫが入力され、このクロック発生器３５によりメモ
リセルバンク３１，３２の書込／読出制御やシフトレジ
スタ３６の制御が行われる。シフトレジスタ３６は、ク
ロック発生器３５から入力された制御信号および外部か
ら入力されたコントロール信号ＤＱＭの制御にしたがっ
て、メモリセルバンク３１，３２から読み出されたデー
タＤＱ0 〜ＤＱ7 を出力する。
部構成を概略的に示すブロック図である。同図に示すよ
うに、このシンクロナスＤＲＡＭ３０は、２個のメモリ
セルバンク３１，３２を備えている。これらのメモリセ
ルバンク３１，３２には、それぞれ、ローアドレスバッ
ファ３３およびカラムアドレスバッファ３４を介して、
外部からのアドレス信号（ローアドレスおよびカラムア
ドレス）ＡＤＤが入力され、アドレス指定が行われる。
また、クロック発生器３５にはコントロール信号／Ｃ
Ｓ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等およびクロック信号
ＣＬＫが入力され、このクロック発生器３５によりメモ
リセルバンク３１，３２の書込／読出制御やシフトレジ
スタ３６の制御が行われる。シフトレジスタ３６は、ク
ロック発生器３５から入力された制御信号および外部か
ら入力されたコントロール信号ＤＱＭの制御にしたがっ
て、メモリセルバンク３１，３２から読み出されたデー
タＤＱ0 〜ＤＱ7 を出力する。
【００１７】このようなシンクロナスＤＲＡＭ３０に対
するデータの書込／読出を行う際に指定する動作モード
としては、例えば、メモリセルバンク３１，３２の内の
一方に対する書込／読出を連続的に行うラップ(Wrap)動
作と、両方のメモリセルバンク３１，３２に対する書込
／読出を交互に連続させて行うインターリーブ(Interle
ave)動作とがある。また、書込／読出を行うデータのビ
ット数としては４ビットと８ビットとがある。これらの
動作モードのいずれを選択するかによって、データの出
力タイミングが異なる。一例として、４ビットのデータ
をインターリーブ動作で読み出す場合のタイミングチャ
ートを、図４に示す。
するデータの書込／読出を行う際に指定する動作モード
としては、例えば、メモリセルバンク３１，３２の内の
一方に対する書込／読出を連続的に行うラップ(Wrap)動
作と、両方のメモリセルバンク３１，３２に対する書込
／読出を交互に連続させて行うインターリーブ(Interle
ave)動作とがある。また、書込／読出を行うデータのビ
ット数としては４ビットと８ビットとがある。これらの
動作モードのいずれを選択するかによって、データの出
力タイミングが異なる。一例として、４ビットのデータ
をインターリーブ動作で読み出す場合のタイミングチャ
ートを、図４に示す。
【００１８】図１は、本実施例に係わる半導体試験装置
の要部構成を概略的に示すブロック図である。
の要部構成を概略的に示すブロック図である。
【００１９】図１において、ＣＰＵ１１は、試験用プロ
グラムを実行して制御信号を出力する。
グラムを実行して制御信号を出力する。
【００２０】また、アルゴリズミック・パターン・ジェ
ネレータ（ＡＬＰＧ；本発明の信号生成回路に該当す
る）１２は、このＣＰＵ１１から入力された制御信号に
基づいて、被試験用半導体デバイスであるシンクロナス
ＤＲＡＭ３０に入力させる入力データ（ここでは、アド
レス信号、コントロール信号、クロック信号および書込
データ信号）を生成する。また、このＡＬＰＧ１２は、
シンクロナスＤＲＡＭ３０のデータ転送モード（例えば
ラップモードまたはインターリーブモード）を示す信号
であるモード検出制御信号を生成して出力する。
ネレータ（ＡＬＰＧ；本発明の信号生成回路に該当す
る）１２は、このＣＰＵ１１から入力された制御信号に
基づいて、被試験用半導体デバイスであるシンクロナス
ＤＲＡＭ３０に入力させる入力データ（ここでは、アド
レス信号、コントロール信号、クロック信号および書込
データ信号）を生成する。また、このＡＬＰＧ１２は、
シンクロナスＤＲＡＭ３０のデータ転送モード（例えば
ラップモードまたはインターリーブモード）を示す信号
であるモード検出制御信号を生成して出力する。
【００２１】モード検出回路１３は、ＡＬＰＧ１２から
入力データおよびモード検出制御信号を取り込んで、期
待値を出力する。図２は、このモード検出回路１３の内
部構成を概略的に示すブロック図である。同図におい
て、モード設定検出回路２１は、アドレス信号、コント
ロール信号およびモード検出制御信号を取り込んで、サ
イクル遅延情報およびデータ制御信号を生成する。ここ
で、サイクル遅延情報は、シンクロナスＤＲＡＭ３０が
コントロール信号等を取り込んでから読出データを出力
するまでの遅延時間を示す情報であり、上述したように
シンクロナスＤＲＡＭ３０の動作モード等によって異な
る値となる。また、データ発生回路２２は、このモード
設定検出回路２１から取り込んだデータ制御信号および
ＡＬＰＧ１２（図１参照）から取り込んだアドレス信号
およびデータ信号を用いて、これらの信号をシンクロナ
スＤＲＡＭ３０に入力させたときの読出データの期待
値、すなわち半導体デバイスの動作が正常であった場合
にシンクロナスＤＲＡＭ３０から出力されるべき読出デ
ータと同じデータを生成する。そして、遅延回路２３
は、モード設定検出回路２１から出力されたサイクル遅
延情報およびデータ発生回路２２から出力された期待値
を取り込み、サイクル遅延情報によって指定された時間
だけ期待値を遅延させて、データセレクタ／フォーマッ
タ１４に対して出力する。
入力データおよびモード検出制御信号を取り込んで、期
待値を出力する。図２は、このモード検出回路１３の内
部構成を概略的に示すブロック図である。同図におい
て、モード設定検出回路２１は、アドレス信号、コント
ロール信号およびモード検出制御信号を取り込んで、サ
イクル遅延情報およびデータ制御信号を生成する。ここ
で、サイクル遅延情報は、シンクロナスＤＲＡＭ３０が
コントロール信号等を取り込んでから読出データを出力
するまでの遅延時間を示す情報であり、上述したように
シンクロナスＤＲＡＭ３０の動作モード等によって異な
る値となる。また、データ発生回路２２は、このモード
設定検出回路２１から取り込んだデータ制御信号および
ＡＬＰＧ１２（図１参照）から取り込んだアドレス信号
およびデータ信号を用いて、これらの信号をシンクロナ
スＤＲＡＭ３０に入力させたときの読出データの期待
値、すなわち半導体デバイスの動作が正常であった場合
にシンクロナスＤＲＡＭ３０から出力されるべき読出デ
ータと同じデータを生成する。そして、遅延回路２３
は、モード設定検出回路２１から出力されたサイクル遅
延情報およびデータ発生回路２２から出力された期待値
を取り込み、サイクル遅延情報によって指定された時間
だけ期待値を遅延させて、データセレクタ／フォーマッ
タ１４に対して出力する。
【００２２】データセレクタ／フォーマッタ１４は、Ａ
ＬＰＧ１２から出力された入力データおよびモード検出
回路１３から出力された期待値とを取り込んで、これら
の信号の波形整正を行う。そして、波形整正後の各入力
データをシンクロナスＤＲＡＭ３０に対して、また、波
形整正後の期待値を比較回路１５に対して、それぞれ出
力する。
ＬＰＧ１２から出力された入力データおよびモード検出
回路１３から出力された期待値とを取り込んで、これら
の信号の波形整正を行う。そして、波形整正後の各入力
データをシンクロナスＤＲＡＭ３０に対して、また、波
形整正後の期待値を比較回路１５に対して、それぞれ出
力する。
【００２３】比較回路１５は、データセレクタ／フォー
マッタ１４から期待値を入力するとともに、シンクロナ
スＤＲＡＭ３０から読出データを入力し、かかる期待値
と読出データとを比較する。そして、このときの比較結
果をシンクロナスＤＲＡＭ３０の試験結果（すなわち、
シンクロナスＤＲＡＭ３０の動作が正常か不良かの試験
結果）として出力する。
マッタ１４から期待値を入力するとともに、シンクロナ
スＤＲＡＭ３０から読出データを入力し、かかる期待値
と読出データとを比較する。そして、このときの比較結
果をシンクロナスＤＲＡＭ３０の試験結果（すなわち、
シンクロナスＤＲＡＭ３０の動作が正常か不良かの試験
結果）として出力する。
【００２４】このような本実施例の半導体試験装置を用
いたシンクロナスＤＲＡＭ３０の動作試験は、以下のよ
うな手順で行われる。
いたシンクロナスＤＲＡＭ３０の動作試験は、以下のよ
うな手順で行われる。
【００２５】まず、試験の実行者が、半導体デバイスの
動作モードや書込データ等を決定して、試験用プログラ
ムを作製する。このとき、試験の実行者は、読出データ
の期待値や出力タイミングを求めて試験用プログラムに
組み込む必要はない。
動作モードや書込データ等を決定して、試験用プログラ
ムを作製する。このとき、試験の実行者は、読出データ
の期待値や出力タイミングを求めて試験用プログラムに
組み込む必要はない。
【００２６】次に、半導体試験装置に被試験用の半導体
デバイスを接続し（図１参照）、上述の試験用プログラ
ムを実行する。
デバイスを接続し（図１参照）、上述の試験用プログラ
ムを実行する。
【００２７】この試験用プログラムでは、まず、シンク
ロナスＤＲＡＭ３０に対する書込を行う。このために、
ＡＬＰＧ１２から所定の入力データが出力され、これら
の入力データがデータセレクタ／フォーマッタ１４で波
形整正されて、シンクロナスＤＲＡＭ３０に入力され
る。これにより、シンクロナスＤＲＡＭ３０に所定の書
込データが格納される。
ロナスＤＲＡＭ３０に対する書込を行う。このために、
ＡＬＰＧ１２から所定の入力データが出力され、これら
の入力データがデータセレクタ／フォーマッタ１４で波
形整正されて、シンクロナスＤＲＡＭ３０に入力され
る。これにより、シンクロナスＤＲＡＭ３０に所定の書
込データが格納される。
【００２８】続いて、シンクロナスＤＲＡＭ３０からの
読出が行われる。このために、ＡＬＰＧ１２から所定の
入力データが出力され、これらの入力データがデータセ
レクタ／フォーマッタ１４で波形整正されて、シンクロ
ナスＤＲＡＭ３０に入力される。これにより、シンクロ
ナスＤＲＡＭ３０から所定の読出データが出力される。
また、これと同時に、モード検出回路１３がＡＬＰＧ１
２から入力データおよびモード検出制御信号を取り込ん
で、上述したような所定のタイミングで期待値を出力す
る。そして、比較回路１５が、データセレクタ／フォー
マッタ１４から入力した期待値とシンクロナスＤＲＡＭ
３０から入力した読出データとを比較して、このときの
比較結果を試験結果として出力する。
読出が行われる。このために、ＡＬＰＧ１２から所定の
入力データが出力され、これらの入力データがデータセ
レクタ／フォーマッタ１４で波形整正されて、シンクロ
ナスＤＲＡＭ３０に入力される。これにより、シンクロ
ナスＤＲＡＭ３０から所定の読出データが出力される。
また、これと同時に、モード検出回路１３がＡＬＰＧ１
２から入力データおよびモード検出制御信号を取り込ん
で、上述したような所定のタイミングで期待値を出力す
る。そして、比較回路１５が、データセレクタ／フォー
マッタ１４から入力した期待値とシンクロナスＤＲＡＭ
３０から入力した読出データとを比較して、このときの
比較結果を試験結果として出力する。
【００２９】このように、本実施例の半導体試験装置に
よれば、モード検出回路１３において、入力データ等を
取り込んで期待値を自動的に算出するとともに、算出さ
れた期待値を動作モード等に応じたタイミングで出力す
ることとしたので、試験の実行者は読出データの期待値
や読出タイミングを自分で求めて試験用プログラムに組
み込む必要はない。したがって、本実施例によれば、簡
単な試験用プログラムで複雑な動作試験を行うことがで
きる。
よれば、モード検出回路１３において、入力データ等を
取り込んで期待値を自動的に算出するとともに、算出さ
れた期待値を動作モード等に応じたタイミングで出力す
ることとしたので、試験の実行者は読出データの期待値
や読出タイミングを自分で求めて試験用プログラムに組
み込む必要はない。したがって、本実施例によれば、簡
単な試験用プログラムで複雑な動作試験を行うことがで
きる。
【００３０】
【発明の効果】以上詳細に説明したように、本発明に係
わる半導体試験装置によれば、簡単な試験用プログラム
で複雑な動作試験を行うことができる。したがって、動
作試験用のプログラム開発に要する時間を低減させるこ
とができ、これにより開発コストを低減させることもで
きる。
わる半導体試験装置によれば、簡単な試験用プログラム
で複雑な動作試験を行うことができる。したがって、動
作試験用のプログラム開発に要する時間を低減させるこ
とができ、これにより開発コストを低減させることもで
きる。
【図１】本発明の一実施例に係わる半導体試験装置の要
部構成を概略的に示すブロック図である。
部構成を概略的に示すブロック図である。
【図２】図１に示したモード検出回路の内部構成を概略
的に示すブロック図である。
的に示すブロック図である。
【図３】図１に示した半導体試験装置を使用して動作試
験を行うシンクロナスＤＲＡＭの要部構成を概略的に示
すブロック図である。
験を行うシンクロナスＤＲＡＭの要部構成を概略的に示
すブロック図である。
【図４】図３に示したシンクロナスＤＲＡＭの動作の一
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【図５】従来の半導体試験装置の要部構成を概略的に示
すブロック図である。
すブロック図である。
１１ ＣＰＵ １２ アルゴリズミック・パターン・ジェネレータ（Ａ
ＬＰＧ） １３ モード検出回路 １４ データセレクタ／フォーマッタ １５ 比較回路 ２１ モード設定検出回路 ２２ データ発生回路 ２３ 遅延回路 ３０ シンクロナスＤＲＡＭ
ＬＰＧ） １３ モード検出回路 １４ データセレクタ／フォーマッタ １５ 比較回路 ２１ モード設定検出回路 ２２ データ発生回路 ２３ 遅延回路 ３０ シンクロナスＤＲＡＭ
Claims (1)
- 【請求項１】半導体デバイスに所定の入力データを入力
させて、この入力データに対応する前記半導体デバイス
の読出データを取り込み、この読出データを所定の期待
値と比較することにより前記半導体デバイスの試験を行
う半導体試験装置において、 半導体デバイスに入力させる入力データを生成する信号
生成回路と、 この信号生成回路で生成された前記入力データを入力し
て前記期待値を生成するとともに、この入力データが示
すモードに基づいてこの期待値を遅延させて出力するモ
ード検出回路と、 前記モード検出回路で遅延させて出力された前記期待値
と前記半導体デバイスの読出データとを比較して比較結
果を出力する比較回路と、 を備えたことを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296722A JPH07151823A (ja) | 1993-11-26 | 1993-11-26 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296722A JPH07151823A (ja) | 1993-11-26 | 1993-11-26 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07151823A true JPH07151823A (ja) | 1995-06-16 |
Family
ID=17837248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296722A Pending JPH07151823A (ja) | 1993-11-26 | 1993-11-26 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07151823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7673207B2 (en) | 2006-06-27 | 2010-03-02 | Marvell International Ltd. | Method for at speed testing of devices |
-
1993
- 1993-11-26 JP JP5296722A patent/JPH07151823A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7673207B2 (en) | 2006-06-27 | 2010-03-02 | Marvell International Ltd. | Method for at speed testing of devices |
| US8214706B2 (en) | 2006-06-27 | 2012-07-03 | Marvell International Ltd. | Method and apparatus for testing an electronic circuit integrated with a semiconductor device |
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