JPH0862302A - サイクル遅延用パターン発生器 - Google Patents
サイクル遅延用パターン発生器Info
- Publication number
- JPH0862302A JPH0862302A JP6218113A JP21811394A JPH0862302A JP H0862302 A JPH0862302 A JP H0862302A JP 6218113 A JP6218113 A JP 6218113A JP 21811394 A JP21811394 A JP 21811394A JP H0862302 A JPH0862302 A JP H0862302A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- cycle
- address
- signal
- delaying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＳＤＲＡＭの様に、各信号の入出力サイクル
が一致していないデバイスのパターン発生を容易に行え
るサイクル遅延用パターン発生器を提供する。 【構成】 アドレス発生部１３の出力を印加し、遅延レ
ジスタ１３２の設定数だけサイクル遅延部１３１でサイ
クル遅延を行う第１アドレス信号遅延部１３０を設け
る。同様に、第２アドレス信号遅延部１７０を設ける。
同様に、データ発生部１４の出力を印加するデータ信号
遅延部１４０を設ける。同様に、コントロール信号発生
部１５の出力を印加するコントロール信号遅延部１５０
を設けて、サイクル遅延用パターン発生器を構成する。
また、コントロール信号遅延部１５０は、どの信号を遅
延させるかの選択を行う遅延選択レジスタ１５４と、当
該サイクル遅延させるコントロール信号を選択する選択
器１５３とを付加してもよい。
が一致していないデバイスのパターン発生を容易に行え
るサイクル遅延用パターン発生器を提供する。 【構成】 アドレス発生部１３の出力を印加し、遅延レ
ジスタ１３２の設定数だけサイクル遅延部１３１でサイ
クル遅延を行う第１アドレス信号遅延部１３０を設け
る。同様に、第２アドレス信号遅延部１７０を設ける。
同様に、データ発生部１４の出力を印加するデータ信号
遅延部１４０を設ける。同様に、コントロール信号発生
部１５の出力を印加するコントロール信号遅延部１５０
を設けて、サイクル遅延用パターン発生器を構成する。
また、コントロール信号遅延部１５０は、どの信号を遅
延させるかの選択を行う遅延選択レジスタ１５４と、当
該サイクル遅延させるコントロール信号を選択する選択
器１５３とを付加してもよい。
Description
【０００１】
【産業上の利用分野】本発明は、被測定デバイスを試験
するための試験パターン発生器に関し、特に、ＳＤＲＡ
Ｍのように各入出力信号サイクルが一致していない被測
定デバイスのパターン発生を容易にするパターン発生器
に関する。
するための試験パターン発生器に関し、特に、ＳＤＲＡ
Ｍのように各入出力信号サイクルが一致していない被測
定デバイスのパターン発生を容易にするパターン発生器
に関する。
【０００２】
【従来の技術】一般に、半導体試験装置では、各種の被
測定デバイスを測定する必要があり、そのためのテスト
パターンを発生する必要がある。
測定デバイスを測定する必要があり、そのためのテスト
パターンを発生する必要がある。
【０００３】従来の被測定デバイスの良否を試験する半
導体試験装置の構成例を図３に示す。図３は、被測定デ
バイスがメモリである場合の例である。被試験メモリ用
にパターン発生器１から、アドレス、データ、コントロ
ール信号が波形整形器２へ供給される。そして、波形整
形器２で、これらの信号が整形されて、被試験メモリ３
へ与えられ書き込まれる。
導体試験装置の構成例を図３に示す。図３は、被測定デ
バイスがメモリである場合の例である。被試験メモリ用
にパターン発生器１から、アドレス、データ、コントロ
ール信号が波形整形器２へ供給される。そして、波形整
形器２で、これらの信号が整形されて、被試験メモリ３
へ与えられ書き込まれる。
【０００４】次に、被試験メモリ３からの読みだしたデ
ータは、論理比較器４において、パターン発生器１から
出力される期待値信号と比較されるが、この場合、論理
比較器４はパターン発生器１から印加される比較有効信
号（以後ＣＰＥ信号と称す）が論理値”１”の時にの
み、被試験メモリ３から読み出されたデータとパターン
発生器１から印加される期待値とを比較してパス又はフ
ェイルの判定を行う。
ータは、論理比較器４において、パターン発生器１から
出力される期待値信号と比較されるが、この場合、論理
比較器４はパターン発生器１から印加される比較有効信
号（以後ＣＰＥ信号と称す）が論理値”１”の時にの
み、被試験メモリ３から読み出されたデータとパターン
発生器１から印加される期待値とを比較してパス又はフ
ェイルの判定を行う。
【０００５】フェイルメモリ５は論理比較器４から出力
されるフェイル信号と、パターン発生器１から供給され
るＦＭアドレス信号により、各アドレス毎のフェイル情
報を格納する。そして、上記の一連の動作はすべてタイ
ミング発生器６から各部に印加されるクロックに同期し
て行われる。
されるフェイル信号と、パターン発生器１から供給され
るＦＭアドレス信号により、各アドレス毎のフェイル情
報を格納する。そして、上記の一連の動作はすべてタイ
ミング発生器６から各部に印加されるクロックに同期し
て行われる。
【０００６】図４にパターン発生器１のブロック図を示
す。シーケンス制御部１１から出力されたデータにより
演算制御メモリ１２がアクセスされる。演算制御メモリ
１２の出力はアドレス発生部１３、データ発生部１４、
コントロール信号発生部１５に印加され、それぞれ、ア
ドレス信号、データ信号、コントロール信号を発生す
る。また、データ発生部１４から発生された期待値信号
は、データ遅延部１６に与えられる。データ遅延部１６
では、遅延レジスタ１６２に設定された値だけサイクル
遅延部１６１でサイクル遅延されて、論理比較器４に印
加される。
す。シーケンス制御部１１から出力されたデータにより
演算制御メモリ１２がアクセスされる。演算制御メモリ
１２の出力はアドレス発生部１３、データ発生部１４、
コントロール信号発生部１５に印加され、それぞれ、ア
ドレス信号、データ信号、コントロール信号を発生す
る。また、データ発生部１４から発生された期待値信号
は、データ遅延部１６に与えられる。データ遅延部１６
では、遅延レジスタ１６２に設定された値だけサイクル
遅延部１６１でサイクル遅延されて、論理比較器４に印
加される。
【０００７】同様に、コントロール信号発生部１５から
発生されたＣＰＥ信号は、データ遅延部１６に与えられ
る。データ遅延部１６では、遅延レジスタ１６２に設定
された値だけサイクル遅延部１６１でサイクル遅延され
て、論理比較器４に印加される。同様に、アドレス発生
部１３から発生されたＦＭアドレス信号は、データ遅延
部１６に与えられる。データ遅延部１６では、遅延レジ
スタ１６４に設定された値だけサイクル遅延部１６３で
サイクル遅延されて、フェイルメモリ５に印加される。
発生されたＣＰＥ信号は、データ遅延部１６に与えられ
る。データ遅延部１６では、遅延レジスタ１６２に設定
された値だけサイクル遅延部１６１でサイクル遅延され
て、論理比較器４に印加される。同様に、アドレス発生
部１３から発生されたＦＭアドレス信号は、データ遅延
部１６に与えられる。データ遅延部１６では、遅延レジ
スタ１６４に設定された値だけサイクル遅延部１６３で
サイクル遅延されて、フェイルメモリ５に印加される。
【０００８】なお、サイクル遅延の無い標準的なメモリ
の測定に於いては、データ遅延部１６で遅延量はゼロに
設定して使用する。デバイスの種類によっては、被測定
デバイスからの出力データが入力アドレスに対して複数
サイクル遅れて読み出されることがある。これらの被測
定デバイスを測定するために、パターン発生器１には上
述の様に期待値信号、ＣＰＥ信号、ＦＭアドレス信号を
任意のサイクル遅延させる機能を設けてあるのである。
の測定に於いては、データ遅延部１６で遅延量はゼロに
設定して使用する。デバイスの種類によっては、被測定
デバイスからの出力データが入力アドレスに対して複数
サイクル遅れて読み出されることがある。これらの被測
定デバイスを測定するために、パターン発生器１には上
述の様に期待値信号、ＣＰＥ信号、ＦＭアドレス信号を
任意のサイクル遅延させる機能を設けてあるのである。
【０００９】近年、被測定デバイスは高速化が行われて
おり、シンクロナスＤＲＡＭが使用されてきている。
シンクロナスＤＲＡＭとは、従来のＤＲＡＭにかわり、
連続アクセスを高速にしたメモリであり、連続アクセス
を高速にするために特殊なアーキテクチャをもち、１０
０Ｍバイト／秒以上でのリード／ライトを可能としてい
るものである。連続アクセスの高速化のために、ＳＤＲ
ＡＭのリード／ライトはすべてバースト方式で行われ
る。これは、同一ロウ・アドレス上のデータを２、４、
８ワード等のブロック単位で連続してリード・ライトす
る方式である。また、そのアクセスはブロックの開始ア
ドレスを与えるだけで、以降のアドレスはＳＤＲＡＭ内
部でインクリメントされ、高速化されている。
おり、シンクロナスＤＲＡＭが使用されてきている。
シンクロナスＤＲＡＭとは、従来のＤＲＡＭにかわり、
連続アクセスを高速にしたメモリであり、連続アクセス
を高速にするために特殊なアーキテクチャをもち、１０
０Ｍバイト／秒以上でのリード／ライトを可能としてい
るものである。連続アクセスの高速化のために、ＳＤＲ
ＡＭのリード／ライトはすべてバースト方式で行われ
る。これは、同一ロウ・アドレス上のデータを２、４、
８ワード等のブロック単位で連続してリード・ライトす
る方式である。また、そのアクセスはブロックの開始ア
ドレスを与えるだけで、以降のアドレスはＳＤＲＡＭ内
部でインクリメントされ、高速化されている。
【００１０】図５にＳＤＲＡＭのリードタイミングの例
を示す。図６にＳＤＲＡＭのライトタイミングの例を示
す。これらの図に示す通り、ＳＤＲＡＭのタイミングに
は次の様な特徴がある。 １．ライト時は、行アドレスと、列アドレス、ライトデ
ータ、／ＣＡＳ、／ＷＥの入力サイクルが３サイクルず
れている。 ２．リード時は、行アドレスと、列アドレス、／ＣＡＳ
の入力サイクルが３サイクルずれており、さらに、リー
ドデータは、列アドレスから２サイクル遅れて読み出さ
れる。なお、列アドレスからの遅れはＣＡＳ Ｌａｔｅ
ｎｃｙと呼ばれて、プログラマブルである。
を示す。図６にＳＤＲＡＭのライトタイミングの例を示
す。これらの図に示す通り、ＳＤＲＡＭのタイミングに
は次の様な特徴がある。 １．ライト時は、行アドレスと、列アドレス、ライトデ
ータ、／ＣＡＳ、／ＷＥの入力サイクルが３サイクルず
れている。 ２．リード時は、行アドレスと、列アドレス、／ＣＡＳ
の入力サイクルが３サイクルずれており、さらに、リー
ドデータは、列アドレスから２サイクル遅れて読み出さ
れる。なお、列アドレスからの遅れはＣＡＳ Ｌａｔｅ
ｎｃｙと呼ばれて、プログラマブルである。
【００１１】このように、ＳＤＲＡＭの様に、入出力タ
イミングがずれているメモリの試験パターンの発生は、
従来のパターン発生器のようなアドレス、期待値、ＣＰ
Ｅの遅延機能だけで測定することは容易に行うことがで
きなかった。
イミングがずれているメモリの試験パターンの発生は、
従来のパターン発生器のようなアドレス、期待値、ＣＰ
Ｅの遅延機能だけで測定することは容易に行うことがで
きなかった。
【００１２】
【発明が解決しようとする課題】この発明の目的はこれ
らの欠点を一掃し、ＳＤＲＡＭの様に、アドレス、デー
タ、コントロール信号の入出力サイクルが一致していな
い被測定デバイスのパターン発生を容易に行うことので
きるサイクル遅延用パターン発生器を提供することを目
的とする。
らの欠点を一掃し、ＳＤＲＡＭの様に、アドレス、デー
タ、コントロール信号の入出力サイクルが一致していな
い被測定デバイスのパターン発生を容易に行うことので
きるサイクル遅延用パターン発生器を提供することを目
的とする。
【００１３】
【課題を解決するための手段】被測定デバイスを試験す
るパターン発生器において、アドレス発生部１３の出力
を印加し、遅延レジスタ１３２の設定数だけサイクル遅
延部１３１でサイクル遅延を行う第１アドレス信号遅延
部１３０を設ける。同様に、アドレス発生部１３の出力
を印加し、任意のサイクル遅延を行う第２アドレス信号
遅延部１７０を設ける。同様に、データ発生部１４の出
力を印加し、任意のサイクル遅延を行うデータ信号遅延
部１４０を設ける。同様に、コントロール信号発生部１
５の出力を印加し、任意のサイクル遅延を行うコントロ
ール信号遅延部１５０を設けて、サイクル遅延用パター
ン発生器を構成する。
るパターン発生器において、アドレス発生部１３の出力
を印加し、遅延レジスタ１３２の設定数だけサイクル遅
延部１３１でサイクル遅延を行う第１アドレス信号遅延
部１３０を設ける。同様に、アドレス発生部１３の出力
を印加し、任意のサイクル遅延を行う第２アドレス信号
遅延部１７０を設ける。同様に、データ発生部１４の出
力を印加し、任意のサイクル遅延を行うデータ信号遅延
部１４０を設ける。同様に、コントロール信号発生部１
５の出力を印加し、任意のサイクル遅延を行うコントロ
ール信号遅延部１５０を設けて、サイクル遅延用パター
ン発生器を構成する。
【００１４】また、コントロール信号遅延部１５０は、
次のように構成してもよい。遅延サイクル数を設定する
遅延レジスタ１５２と、当該遅延サイクス数だけ入力信
号をサイクル遅延させるサイクル遅延部１５１と、複数
コントロール信号の中のどの信号を遅延させるかの選択
を行う遅延選択レジスタ１５４と、当該遅延選択レジス
タ１５４の出力に応じて、当該サイクル遅延させるコン
トロール信号を選択する選択器１５３とにより構成す
る。
次のように構成してもよい。遅延サイクル数を設定する
遅延レジスタ１５２と、当該遅延サイクス数だけ入力信
号をサイクル遅延させるサイクル遅延部１５１と、複数
コントロール信号の中のどの信号を遅延させるかの選択
を行う遅延選択レジスタ１５４と、当該遅延選択レジス
タ１５４の出力に応じて、当該サイクル遅延させるコン
トロール信号を選択する選択器１５３とにより構成す
る。
【００１５】
【作用】この発明によれば、入力データ、列アドレス、
／ＣＡＳ、／ＷＥ、期待値、ＣＰＥ、ＦＭアドレスをパ
ターン発生器内で遅延させれば、論理比較器４及びフェ
イルメモリ５での入出力タイミングが一致する。従っ
て、アドレス、データ、コントロール信号等の入力タイ
ミングがずれているメモリの試験パターンの作成を、同
一タイミングで入力されるものとしてパターン作成を行
うことが可能となる。また、出力データがサイクル遅延
しているメモリについても同様に取り扱うことができ
る。
／ＣＡＳ、／ＷＥ、期待値、ＣＰＥ、ＦＭアドレスをパ
ターン発生器内で遅延させれば、論理比較器４及びフェ
イルメモリ５での入出力タイミングが一致する。従っ
て、アドレス、データ、コントロール信号等の入力タイ
ミングがずれているメモリの試験パターンの作成を、同
一タイミングで入力されるものとしてパターン作成を行
うことが可能となる。また、出力データがサイクル遅延
しているメモリについても同様に取り扱うことができ
る。
【００１６】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１７】図１は本発明の実施例を示すパターン発生
器のブロック図である。図１に示すように、従来のデー
タ遅延部１６の他に、Ｘアドレス信号遅延部１３０、Ｙ
アドレス信号遅延部１７０、データ信号遅延部１４０及
びコントロール信号遅延部１５０を新たにパターン発生
器内に設けている。
器のブロック図である。図１に示すように、従来のデー
タ遅延部１６の他に、Ｘアドレス信号遅延部１３０、Ｙ
アドレス信号遅延部１７０、データ信号遅延部１４０及
びコントロール信号遅延部１５０を新たにパターン発生
器内に設けている。
【００１８】Ｘアドレス信号遅延部１３０とＹアドレス
信号遅延部１７０は、行アドレスと列アドレスの２系統
を各独立に任意のサイクル遅延させることを可能にして
いる。各遅延部には、遅延サイクルを設定するレジスタ
（１３２、１７２）と、そのレジスタの値だけ各信号を
サイクル遅延させるサイクル遅延部（１３１、１７１）
を持つ。
信号遅延部１７０は、行アドレスと列アドレスの２系統
を各独立に任意のサイクル遅延させることを可能にして
いる。各遅延部には、遅延サイクルを設定するレジスタ
（１３２、１７２）と、そのレジスタの値だけ各信号を
サイクル遅延させるサイクル遅延部（１３１、１７１）
を持つ。
【００１９】データ信号遅延部１４０は、入出力データ
を任意のサイクル遅延させることを可能にしている。デ
ータ信号遅延部１４０には、遅延サイクルを設定するレ
ジスタ１４２と、そのレジスタの値だけ信号をサイクル
遅延させるサイクル遅延部１４１を持つ。
を任意のサイクル遅延させることを可能にしている。デ
ータ信号遅延部１４０には、遅延サイクルを設定するレ
ジスタ１４２と、そのレジスタの値だけ信号をサイクル
遅延させるサイクル遅延部１４１を持つ。
【００２０】コントロール信号遅延部１５０は、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ、ＣＰＥ等のコントロール信号を
任意のサイクル遅延させることを可能にしている。コン
トロール信号遅延部１５０には、遅延サイクル数を設定
するレジスタ１５２と、そのレジスタの値だけ信号をサ
イクル遅延させるサイクル遅延部１５１を持つ。
Ｓ、／ＣＡＳ、／ＷＥ、ＣＰＥ等のコントロール信号を
任意のサイクル遅延させることを可能にしている。コン
トロール信号遅延部１５０には、遅延サイクル数を設定
するレジスタ１５２と、そのレジスタの値だけ信号をサ
イクル遅延させるサイクル遅延部１５１を持つ。
【００２１】さらに、コントロール信号遅延部１５０内
には、コントロール信号の中のどの信号を遅延させるか
の選択を行う、遅延選択レジスタ１５４と、選択器１５
３を持ち、コントロール信号の中の任意の信号を遅延さ
せることを可能としている。
には、コントロール信号の中のどの信号を遅延させるか
の選択を行う、遅延選択レジスタ１５４と、選択器１５
３を持ち、コントロール信号の中の任意の信号を遅延さ
せることを可能としている。
【００２２】これらの構成により、アドレス、データ、
コントロール信号等の入力タイミングがずれているメモ
リの試験パターンの作成を、同一タイミングで入力され
るものとしてパターン作成を行うことが可能となる。ま
た、出力データがサイクル遅延しているメモリについて
も同様に取り扱うことができる。
コントロール信号等の入力タイミングがずれているメモ
リの試験パターンの作成を、同一タイミングで入力され
るものとしてパターン作成を行うことが可能となる。ま
た、出力データがサイクル遅延しているメモリについて
も同様に取り扱うことができる。
【００２３】図２に、ＳＤＲＡＭ３内部のサイクル遅延
と、本パターン発生器で行うサイクル遅延の関係を示
す。なお、ＳＤＲＡＭ内の遅延サイクス数は、図５及び
図６で例示した数と同じとする。
と、本パターン発生器で行うサイクル遅延の関係を示
す。なお、ＳＤＲＡＭ内の遅延サイクス数は、図５及び
図６で例示した数と同じとする。
【００２４】信号の割り付けについては、行アドレスに
はＹアドレスを、列アドレスにはＸアドレスを、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥにはコントロール信号の１つを割
り付けるとする。ＳＤＲＡＭの内部では、行アドレス、
／ＲＡＳ及び出力データがサイクル遅延していると考え
ることができる。
はＹアドレスを、列アドレスにはＸアドレスを、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥにはコントロール信号の１つを割
り付けるとする。ＳＤＲＡＭの内部では、行アドレス、
／ＲＡＳ及び出力データがサイクル遅延していると考え
ることができる。
【００２５】従って、入力データ、列アドレス、／ＣＡ
Ｓ、／ＷＥ、期待値、ＣＰＥ、ＦＭアドレスをパターン
発生器内で遅延させれば、論理比較器４及びフェイルメ
モリ５での入出力タイミングが一致する。
Ｓ、／ＷＥ、期待値、ＣＰＥ、ＦＭアドレスをパターン
発生器内で遅延させれば、論理比較器４及びフェイルメ
モリ５での入出力タイミングが一致する。
【００２６】サイクル遅延数については、行アドレス、
／ＲＡＳはサイクル遅延無しに、列アドレス、入力デー
タ、／ＣＡＳ、／ＷＥは３サイクル遅延に、期待値、Ｆ
Ｍアドレスは５サイクル遅延に設定すればよい。
／ＲＡＳはサイクル遅延無しに、列アドレス、入力デー
タ、／ＣＡＳ、／ＷＥは３サイクル遅延に、期待値、Ｆ
Ｍアドレスは５サイクル遅延に設定すればよい。
【００２７】図２に、各レジスタの設定値を示す。 （１）Ｘアドレス信号遅延レジスタ：３ （２）Ｙアドレス信号遅延レジスタ：０ （３）データ信号遅延レジスタ：３ （４）コントロール信号遅延レジスタ：３ 但し、遅延選択レジスタで／ＣＡＳ、／ＷＥを遅延させ
る様に設定する。 （５）ＦＭアドレス信号遅延レジスタ：５ （６）期待値信号レジスタ：２ なお、データ発生系はすでにデータ信号遅延部１４０で
３サイクル遅延されている。期待値の遅延として必要な
のは５サイクルなので、５−３＝２を設定する。
る様に設定する。 （５）ＦＭアドレス信号遅延レジスタ：５ （６）期待値信号レジスタ：２ なお、データ発生系はすでにデータ信号遅延部１４０で
３サイクル遅延されている。期待値の遅延として必要な
のは５サイクルなので、５−３＝２を設定する。
【００２８】以上の設定により、各信号の入力タイミン
グの違いや、読みだしデータの遅延を考慮せずにパター
ンプログラムを作成することが可能になる。
グの違いや、読みだしデータの遅延を考慮せずにパター
ンプログラムを作成することが可能になる。
【００２９】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。ＳＤＲＡＭの様
に、アドレス、データ、コントロール信号の入出力サイ
クルが一致していない被測定デバイスのパターン発生を
容易に行うことのできるサイクル遅延用パターン発生器
を提供できた。
いるので、次に記載する効果を奏する。ＳＤＲＡＭの様
に、アドレス、データ、コントロール信号の入出力サイ
クルが一致していない被測定デバイスのパターン発生を
容易に行うことのできるサイクル遅延用パターン発生器
を提供できた。
【図１】本発明の実施例を示すパターン発生器のブロッ
ク図である。
ク図である。
【図２】ＳＤＲＡＭ３内部のサイクル遅延と、本パター
ン発生器で行うサイクル遅延の関係を示す。
ン発生器で行うサイクル遅延の関係を示す。
【図３】従来の被測定デバイスの良否を試験する半導体
試験装置の構成例を示す。
試験装置の構成例を示す。
【図４】パターン発生器１のブロック図を示す。
【図５】ＳＤＲＡＭのリードタイミングの例を示す。
【図６】ＳＤＲＡＭのライトタイミングの例を示す。
１ パターン発生器 ２ 波形整形器 ３ 被測定メモリ ４ 論理比較器 ５ フェイルメモリ ６ タイミング発生器 １１ シーケンス制御部 １２ 演算制御メモリ １３ アドレス発生部 １４ データ発生部 １５ コントロール信号発生部 １６ データ遅延部 １３０ Ｘアドレス信号遅延部 １４０ データ信号遅延部 １５０ コントロール信号遅延部 １５１ サイクル遅延部 １５２ コントロール信号遅延レジスタ １５３ 選択器 １５４ 遅延選択レジスタ １７０ Ｙアドレス信号遅延部
Claims (2)
- 【請求項１】 被測定デバイスを試験するパターン発生
器において、 アドレス発生部（１３）の出力を印加し、遅延レジスタ
（１３２）の設定数だけサイクル遅延部（１３１）でサ
イクル遅延を行う第１アドレス信号遅延部（１３０）を
設け、 アドレス発生部（１３）の出力を印加し、遅延レジスタ
（１７２）の設定数だけサイクル遅延部（１７１）でサ
イクル遅延を行う第２アドレス信号遅延部（１７０）を
設け、 データ発生部（１４）の出力を印加し、遅延レジスタ
（１４２）の設定数だけサイクル遅延部（１４１）でサ
イクル遅延を行うデータ信号遅延部（１４０）を設け、 コントロール信号発生部（１５）の出力を印加し、遅延
レジスタ（１５２）の設定数だけサイクル遅延部（１５
１）でサイクル遅延を行うコントロール信号遅延部（１
５０）を設け、 上記構成を具備したことを特徴とするサイクル遅延用パ
ターン発生器。 - 【請求項２】 コントロール信号遅延部（１５０）は、 遅延サイクル数を設定する遅延レジスタ（１５２）と、 当該遅延サイクス数だけ入力信号をサイクル遅延させる
サイクル遅延部（１５１）と、 複数コントロール信号の中のどの信号を遅延させるかの
選択を行う遅延選択レジスタ（１５４）と、 当該遅延選択レジスタ（１５４）の出力に応じて、当該
サイクル遅延させるコントロール信号を選択する選択器
（１５３）と、 から成る、請求項１記載のサイクル遅延用パターン発生
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218113A JPH0862302A (ja) | 1994-08-19 | 1994-08-19 | サイクル遅延用パターン発生器 |
| US08/515,264 US5682393A (en) | 1994-08-19 | 1995-08-15 | Pattern generator for cycle delay |
| KR1019950025104A KR0185475B1 (ko) | 1994-08-19 | 1995-08-16 | 사이클 지연용 패턴 발생기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218113A JPH0862302A (ja) | 1994-08-19 | 1994-08-19 | サイクル遅延用パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0862302A true JPH0862302A (ja) | 1996-03-08 |
Family
ID=16714838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6218113A Pending JPH0862302A (ja) | 1994-08-19 | 1994-08-19 | サイクル遅延用パターン発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5682393A (ja) |
| JP (1) | JPH0862302A (ja) |
| KR (1) | KR0185475B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338498A (ja) * | 2000-05-24 | 2001-12-07 | Advantest Corp | 半導体デバイス試験装置 |
| WO2002093583A1 (fr) * | 2001-05-16 | 2002-11-21 | Advantest Corporation | Appareil de test de memoire a semi-conducteurs et procede de generation d'adresses pour l'analyse de defauts |
| JP2012028003A (ja) * | 1999-01-08 | 2012-02-09 | Teradyne Inc | パケットベース・メモリテスタ用パターン発生器 |
| WO2013114615A1 (ja) * | 2012-02-03 | 2013-08-08 | 富士通株式会社 | 半導体集積回路、半導体集積回路の試験方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3552184B2 (ja) * | 1996-10-18 | 2004-08-11 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| US5883905A (en) * | 1997-02-18 | 1999-03-16 | Schlumberger Technologies, Inc. | Pattern generator with extended register programming |
| JP3334589B2 (ja) * | 1998-01-13 | 2002-10-15 | 日本電気株式会社 | 信号遅延装置及び半導体記憶装置 |
| JP2003043117A (ja) * | 2001-08-02 | 2003-02-13 | Fujitsu Ltd | 半導体集積回路 |
| KR100513406B1 (ko) * | 2003-12-23 | 2005-09-09 | 삼성전자주식회사 | 반도체 시험장치 |
| KR100753081B1 (ko) * | 2005-09-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 내부 어드레스 생성장치를 구비하는 반도체메모리소자 |
| WO2009147786A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 試験装置および試験方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4415984A (en) * | 1980-06-25 | 1983-11-15 | Burroughs Corporation | Synchronous clock regenerator for binary serial data signals |
| JP2527935B2 (ja) * | 1986-05-19 | 1996-08-28 | 株式会社 アドバンテスト | 半導体メモリ試験装置 |
| US5062109A (en) * | 1988-09-02 | 1991-10-29 | Advantest Corporation | Memory tester |
| EP0429673B1 (en) * | 1989-06-16 | 1996-11-13 | Advantest Corporation | Test pattern generator |
| US5321700A (en) * | 1989-10-11 | 1994-06-14 | Teradyne, Inc. | High speed timing generator |
| JP2964644B2 (ja) * | 1990-12-10 | 1999-10-18 | 安藤電気株式会社 | 高速パターン発生器 |
| US5426771A (en) * | 1992-07-14 | 1995-06-20 | Hewlett-Packard Company | System and method for performing high-sped cache memory writes |
-
1994
- 1994-08-19 JP JP6218113A patent/JPH0862302A/ja active Pending
-
1995
- 1995-08-15 US US08/515,264 patent/US5682393A/en not_active Expired - Fee Related
- 1995-08-16 KR KR1019950025104A patent/KR0185475B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012028003A (ja) * | 1999-01-08 | 2012-02-09 | Teradyne Inc | パケットベース・メモリテスタ用パターン発生器 |
| JP2001338498A (ja) * | 2000-05-24 | 2001-12-07 | Advantest Corp | 半導体デバイス試験装置 |
| JP4612150B2 (ja) * | 2000-05-24 | 2011-01-12 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
| WO2002093583A1 (fr) * | 2001-05-16 | 2002-11-21 | Advantest Corporation | Appareil de test de memoire a semi-conducteurs et procede de generation d'adresses pour l'analyse de defauts |
| US7240256B2 (en) | 2001-05-16 | 2007-07-03 | Advantest Corp. | Semiconductor memory test apparatus and method for address generation for defect analysis |
| WO2013114615A1 (ja) * | 2012-02-03 | 2013-08-08 | 富士通株式会社 | 半導体集積回路、半導体集積回路の試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5682393A (en) | 1997-10-28 |
| KR0185475B1 (ko) | 1999-04-15 |
| KR960008337A (ko) | 1996-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5940875A (en) | Address pattern generator for burst address access of an SDRAM | |
| JPH0862302A (ja) | サイクル遅延用パターン発生器 | |
| US6069829A (en) | Internal clock multiplication for test time reduction | |
| JPH1125691A (ja) | 二重エッジクロックを使用した集積回路素子の検査方法 | |
| JPH10144095A (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| US7240256B2 (en) | Semiconductor memory test apparatus and method for address generation for defect analysis | |
| JP2000123597A (ja) | 半導体試験装置 | |
| JPH10125095A (ja) | 半導体メモリ試験装置 | |
| JP3650757B2 (ja) | 同期メモリ回路をテストするためのテスト回路 | |
| KR970051415A (ko) | 반도체 메모리 장치의 병합 데이타 출력 모드 선택 방법 | |
| US6865707B2 (en) | Test data generator | |
| JPH1011996A (ja) | メモリ試験装置 | |
| JP2000011692A (ja) | メモリ試験装置 | |
| KR19980041606A (ko) | 가변 억세스 타임을 보장하는 동기형 반도체 메모리 장치 | |
| JP3879618B2 (ja) | 半導体集積回路試験装置及び方法 | |
| JPH1011314A (ja) | データトレース装置 | |
| JP3060580B2 (ja) | メモリ搭載パッケージの検査装置 | |
| JP2607561Y2 (ja) | 半導体メモリ試験装置 | |
| JP2719685B2 (ja) | パターン発生装置 | |
| JP3901825B2 (ja) | 波形生成装置及び方法 | |
| JP2924471B2 (ja) | 半導体装置 | |
| JPH10221416A (ja) | アドレスパターン発生回路 | |
| JPH05101650A (ja) | ダイナミツクメモリのリフレツシユ方式 | |
| JPH0434703B2 (ja) | ||
| JPH07151823A (ja) | 半導体試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040210 |