JP2000123597A - 半導体試験装置 - Google Patents
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- G01R31/317—Testing of digital circuits
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Abstract
(57)【要約】
【課題】メモリセルの配列に対応したパターン発生が容
易とするパターン発生器を備える半導体試験装置を提供
する。 【解決手段】第１にアドレス信号の値を２倍に乗じた偶
数アドレス信号を次々に生成して出力し、第２にアドレ
ス信号の値を２倍に乗じた結果に＋１した奇数アドレス
信号を次々に生成して出力するアドレス変換手段を具備
し、前記アドレス変換手段からの一方の偶数アドレス信
号を関数とした偶数反転信号を次々に生成し、前記偶数
反転信号により２系統のパターン発生手段の一方のパタ
ーン発生手段が発生する偶数パターン信号を所定に反転
して出力し、また上記アドレス変換手段からの他方の奇
数アドレス信号を関数とした奇数反転信号を次々に生成
し、前記奇数反転信号により２系統のパターン発生手段
の他方のパターン発生手段が発生する奇数パターン信号
を所定に反転して出力する発生パターン反転手段を具備
する半導体試験装置。
易とするパターン発生器を備える半導体試験装置を提供
する。 【解決手段】第１にアドレス信号の値を２倍に乗じた偶
数アドレス信号を次々に生成して出力し、第２にアドレ
ス信号の値を２倍に乗じた結果に＋１した奇数アドレス
信号を次々に生成して出力するアドレス変換手段を具備
し、前記アドレス変換手段からの一方の偶数アドレス信
号を関数とした偶数反転信号を次々に生成し、前記偶数
反転信号により２系統のパターン発生手段の一方のパタ
ーン発生手段が発生する偶数パターン信号を所定に反転
して出力し、また上記アドレス変換手段からの他方の奇
数アドレス信号を関数とした奇数反転信号を次々に生成
し、前記奇数反転信号により２系統のパターン発生手段
の他方のパターン発生手段が発生する奇数パターン信号
を所定に反転して出力する発生パターン反転手段を具備
する半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
のパターン発生器に関する。特に、メモリのアドレス線
に係る２系統の発生パターンを多重化させて高速な試験
パターンをＤＵＴへ供給可能とするパターン発生器に関
する。
のパターン発生器に関する。特に、メモリのアドレス線
に係る２系統の発生パターンを多重化させて高速な試験
パターンをＤＵＴへ供給可能とするパターン発生器に関
する。
【０００２】
【従来の技術】先ず、半導体試験装置の要部概念構成を
図３に示して説明する。尚、半導体試験装置は公知であ
り技術的に良く知られている為、システム全体の詳細説
明は省略する。要部構成は、パターン発生器（ＰＧ）１
５０と、波形整形器（ＦＣ）と、論理比較器（ＤＣ）
と、フェイルメモリ（ＦＭ）とで成る。ＰＧ１５０が発
生する主な信号にはアドレス信号と、書込みデータ信号
と、コントロール信号と、期待値とがある。尚、アドレ
ス信号は、ＦＣを介してＤＵＴへ供給されると共にＦＭ
へも供給され、通常、両アドレス情報は同一のアドレス
情報である。ＤＣではＤＵＴから出力される信号とＰＧ
１５０から供給される期待値とを比較して良否判定した
結果のフェイル信号ＦＤ１〜ＦＤｎをＦＭへ供給する。
ＦＭ内にはＤＵＴのアドレス空間に対応するフェイル格
納用メモリを備えている。ＤＣからのフェイル信号はＤ
ＵＴのフェイルアドレスに１：１に対応するＦＭ内のア
ドレス位置に格納することが求められている。これによ
り、デバイス試験実施の結果、ＦＭ内のフェイル格納用
メモリ内容を参照すれば、ＤＵＴのどのアドレス位置の
どのデータビット位置でフェイルが発生しているかのフ
ェイル解析ができるようになっている。
図３に示して説明する。尚、半導体試験装置は公知であ
り技術的に良く知られている為、システム全体の詳細説
明は省略する。要部構成は、パターン発生器（ＰＧ）１
５０と、波形整形器（ＦＣ）と、論理比較器（ＤＣ）
と、フェイルメモリ（ＦＭ）とで成る。ＰＧ１５０が発
生する主な信号にはアドレス信号と、書込みデータ信号
と、コントロール信号と、期待値とがある。尚、アドレ
ス信号は、ＦＣを介してＤＵＴへ供給されると共にＦＭ
へも供給され、通常、両アドレス情報は同一のアドレス
情報である。ＤＣではＤＵＴから出力される信号とＰＧ
１５０から供給される期待値とを比較して良否判定した
結果のフェイル信号ＦＤ１〜ＦＤｎをＦＭへ供給する。
ＦＭ内にはＤＵＴのアドレス空間に対応するフェイル格
納用メモリを備えている。ＤＣからのフェイル信号はＤ
ＵＴのフェイルアドレスに１：１に対応するＦＭ内のア
ドレス位置に格納することが求められている。これによ
り、デバイス試験実施の結果、ＦＭ内のフェイル格納用
メモリ内容を参照すれば、ＤＵＴのどのアドレス位置の
どのデータビット位置でフェイルが発生しているかのフ
ェイル解析ができるようになっている。
【０００３】次に、パターン発生器の本願に係る要部構
成について、図４を参照して説明する。要部構成は、シ
ーケンス発生部１００と、アドレス信号発生部２００
と、データ信号発生部３００と、コントロール信号発生
部４００とで成る。
成について、図４を参照して説明する。要部構成は、シ
ーケンス発生部１００と、アドレス信号発生部２００
と、データ信号発生部３００と、コントロール信号発生
部４００とで成る。
【０００４】シーケンス発生部１００は、デバイスに対
応した任意の試験パターンが発生可能とするシーケンス
データ１００ｓを次々と発生し、これをアドレス信号発
生部２００、データ信号発生部３００、コントロール信
号発生部４００へ供給する。このシーケンスデータ１０
０ｓは、主に、上記３個所の各発生部に備えるメモリを
アクセスするアドレス信号である。
応した任意の試験パターンが発生可能とするシーケンス
データ１００ｓを次々と発生し、これをアドレス信号発
生部２００、データ信号発生部３００、コントロール信
号発生部４００へ供給する。このシーケンスデータ１０
０ｓは、主に、上記３個所の各発生部に備えるメモリを
アクセスするアドレス信号である。
【０００５】アドレス信号発生部２００は、ＤＵＴのメ
モリ構成におけるＸ，Ｙアドレスに係るパターン信号を
発生し、これをＦＣ、ＦＭ、及びデータ信号発生部３０
０へ供給する。ＦＣではＤＵＴのアドレス用ＩＣピンの
タイミング条件に対応させて波形整形したり、ピン・マ
ルチプレックス（多重化）した信号をドライバ回路を介
してＤＵＴへ供給し、ＦＭでは良否判定結果のフェイル
信号を格納するフェイルメモリのアドレス用として使用
される。データ信号発生部３００は、ＤＵＴのメモリ構
成における書込みデータ、期待値データ等に係るパター
ン信号を発生し、これをＦＣ及びＤＣへ供給する。コン
トロール信号発生部４００は、ＤＵＴのメモリ構成にお
けるＲ／Ｗ制御信号（/WE,/OE,/CE）、ＤＲＥ等のパタ
ーン信号を発生し、これをＦＣを介してＤＵＴ等へ供給
する。
モリ構成におけるＸ，Ｙアドレスに係るパターン信号を
発生し、これをＦＣ、ＦＭ、及びデータ信号発生部３０
０へ供給する。ＦＣではＤＵＴのアドレス用ＩＣピンの
タイミング条件に対応させて波形整形したり、ピン・マ
ルチプレックス（多重化）した信号をドライバ回路を介
してＤＵＴへ供給し、ＦＭでは良否判定結果のフェイル
信号を格納するフェイルメモリのアドレス用として使用
される。データ信号発生部３００は、ＤＵＴのメモリ構
成における書込みデータ、期待値データ等に係るパター
ン信号を発生し、これをＦＣ及びＤＣへ供給する。コン
トロール信号発生部４００は、ＤＵＴのメモリ構成にお
けるＲ／Ｗ制御信号（/WE,/OE,/CE）、ＤＲＥ等のパタ
ーン信号を発生し、これをＦＣを介してＤＵＴ等へ供給
する。
【０００６】次に、データ信号発生部３００の内部構成
について、図５、図６、図７を参照して説明する。デー
タ信号発生部３００は、図５に示すように、データ演算
制御メモリ３１０と、データ発生部３２０とで成る。
について、図５、図６、図７を参照して説明する。デー
タ信号発生部３００は、図５に示すように、データ演算
制御メモリ３１０と、データ発生部３２０とで成る。
【０００７】データ演算制御メモリ３１０は、後述する
データ発生部３２０により多様な演算を可能にする為の
演算命令を格納するメモリ手段であり、上記したシーケ
ンスデータ１００ｓを前記メモリのアドレス入力として
受けて、その格納内容を読み出した制御データ３１０ｓ
をデータ発生部３２０の各部へ供給する。
データ発生部３２０により多様な演算を可能にする為の
演算命令を格納するメモリ手段であり、上記したシーケ
ンスデータ１００ｓを前記メモリのアドレス入力として
受けて、その格納内容を読み出した制御データ３１０ｓ
をデータ発生部３２０の各部へ供給する。
【０００８】データ発生部３２０の要部構成は、第１デ
ータ発生器３２１ａと、第２データ発生器３２１ｂと、
アドレス関数発生部３２２と、データトポロジ制御部３
２３と、第１反転部３２５ａと、第２反転部３２５ｂ
と、第１トポロジ反転部３２６ａと、第２トポロジ反転
部３２６ｂとで成る。尚、データトポロジ制御部３２３
とトポロジ反転部３２６とを備えていない構成の半導体
試験装置もある。
ータ発生器３２１ａと、第２データ発生器３２１ｂと、
アドレス関数発生部３２２と、データトポロジ制御部３
２３と、第１反転部３２５ａと、第２反転部３２５ｂ
と、第１トポロジ反転部３２６ａと、第２トポロジ反転
部３２６ｂとで成る。尚、データトポロジ制御部３２３
とトポロジ反転部３２６とを備えていない構成の半導体
試験装置もある。
【０００９】第１データ発生器３２１ａと、第２データ
発生器３２１ｂとは同一構成要素であるが試験周期の２
倍のレートでＤＵＴへ試験パターンを印加する場合にＦ
Ｃで多重化する為に、例えば第１データ発生器３２１ａ
側は偶数パターン発生用として使用され、第２データ発
生器３２１ｂ側は奇数パターン発生用として使用され
る。これに伴い、データ演算制御メモリ３１０から受け
る制御データ３１０ｓは個別の信号を受ける。これら２
系統のデータ発生器のｎ本の出力信号は対応する第１反
転部３２５ａ、第２反転部３２５ｂ、及び第１トポロジ
反転部３２６ａ、第２トポロジ反転部３２６ｂを通過し
て第１データ信号３２６ａｓと、第２データ信号３２６
ｂｓとして出力される。前記両出力データが２ｎ本のデ
ータ信号３００ｓである。
発生器３２１ｂとは同一構成要素であるが試験周期の２
倍のレートでＤＵＴへ試験パターンを印加する場合にＦ
Ｃで多重化する為に、例えば第１データ発生器３２１ａ
側は偶数パターン発生用として使用され、第２データ発
生器３２１ｂ側は奇数パターン発生用として使用され
る。これに伴い、データ演算制御メモリ３１０から受け
る制御データ３１０ｓは個別の信号を受ける。これら２
系統のデータ発生器のｎ本の出力信号は対応する第１反
転部３２５ａ、第２反転部３２５ｂ、及び第１トポロジ
反転部３２６ａ、第２トポロジ反転部３２６ｂを通過し
て第１データ信号３２６ａｓと、第２データ信号３２６
ｂｓとして出力される。前記両出力データが２ｎ本のデ
ータ信号３００ｓである。
【００１０】アドレス関数発生部３２２は、入力される
アドレス線を関数としてデータの反転情報を生成するも
のである。これは、ＩＣチップにおける格子状のＸ，Ｙ
アドレス線上に物理的に配置されたメモリセルと、周辺
のメモリセルとの関係に着目した試験パターンの生成を
容易にするものである。この為に、アドレス信号発生部
２００からのアドレス信号Ａ２００ｓを受け、上記個別
の制御データ３１０ｓを受けて、ＤＵＴのＸ，Ｙアドレ
スに対応する所定の試験パターン、例えばチェッカボー
ド（市松模様）、ダイアゴナル、その他、となるように
反転させる反転情報を生成して出力するものである。こ
の概念説明図を図６に示す。この例はＸアドレス＝４、
Ｙアドレス＝４としたアドレス空間における１６メモリ
セルにおいて、チェッカボード形態の生成パターンを発
生させる場合である。アドレス関数発生部３２２では
Ｘ，Ｙアドレスにおける偶数アドレスが”１”、奇数ア
ドレスが”０”となる１ビットの反転情報を生成（図６
Ｃ参照）し、データ反転手段（図６Ｄ参照）に供給す
る。一方、第１データ発生器３２１ａ又は第２データ発
生器３２１ｂでは全て”１”の発生パターン（図６Ｂ参
照）で良い。この結果、図６Ｅに示すようにアドレス信
号を関数としたチェッカボード形態の生成パターンが容
易に発生できる。
アドレス線を関数としてデータの反転情報を生成するも
のである。これは、ＩＣチップにおける格子状のＸ，Ｙ
アドレス線上に物理的に配置されたメモリセルと、周辺
のメモリセルとの関係に着目した試験パターンの生成を
容易にするものである。この為に、アドレス信号発生部
２００からのアドレス信号Ａ２００ｓを受け、上記個別
の制御データ３１０ｓを受けて、ＤＵＴのＸ，Ｙアドレ
スに対応する所定の試験パターン、例えばチェッカボー
ド（市松模様）、ダイアゴナル、その他、となるように
反転させる反転情報を生成して出力するものである。こ
の概念説明図を図６に示す。この例はＸアドレス＝４、
Ｙアドレス＝４としたアドレス空間における１６メモリ
セルにおいて、チェッカボード形態の生成パターンを発
生させる場合である。アドレス関数発生部３２２では
Ｘ，Ｙアドレスにおける偶数アドレスが”１”、奇数ア
ドレスが”０”となる１ビットの反転情報を生成（図６
Ｃ参照）し、データ反転手段（図６Ｄ参照）に供給す
る。一方、第１データ発生器３２１ａ又は第２データ発
生器３２１ｂでは全て”１”の発生パターン（図６Ｂ参
照）で良い。この結果、図６Ｅに示すようにアドレス信
号を関数としたチェッカボード形態の生成パターンが容
易に発生できる。
【００１１】次に、ＤＵＴ品種によっては、内部メモリ
セルの物理的な形成構造の違いにより、同一書込みデー
タでも、メモリセルに電荷がチャージされるもの、ディ
スチャージされるもの、あるいはロウ／カラムアドレス
によってもチャージ／ディスチャージ状態の異なるもの
がある。データトポロジ制御部３２３は、上記メモリセ
ル構造が物理的に異なっていても、これを意識すること
なく、メモリセルに目的とする電荷のチャージ、あるい
はディスチャージが論理的にできるようにする為の反転
情報を生成するものである。この為に、入力されるアド
レス信号を関数としてデータの反転情報を生成する。即
ち、アドレス信号発生部２００からのアドレス信号Ａ２
００ｓを受け、上記個別の制御データ３１０ｓを受け
て、ＤＵＴのＸ，Ｙアドレスに対応する所定のアドレス
位置を反転させる反転情報を生成して出力する。この概
念説明図を図７に示す。この例はＸアドレスにおける奇
数アドレスが”０”でチャージするセル（図７Ｂ参照）
のＤＵＴと仮定すると、データトポロジ制御部３２３で
はＸアドレスにおける奇数アドレスで”１”となる反転
情報を生成（図７Ｄ参照）し、データ反転手段（図７Ｅ
参照）に供給する。一方、第１データ発生器３２１ａ又
は第２データ発生器３２１ｂでは全て”１”の発生パタ
ーン（図７Ｃ参照）で良い。この結果、図７Ｆに示すよ
うに全メモリセルがチャージ状態の生成パターンが容易
に発生できる。尚、メモリセル電荷のチャージ／ディス
チャージの形成構造が異なる条件はアドレス方向のみな
らず、複数ビットのパラレルデータに対しても展開され
ているデバイスがある為、ｎビットの発生データに対応
して個別の反転情報を各々生成したｎビット幅のトポロ
ジ反転信号３２３ｓを第１トポロジ反転部３２６ａと第
２トポロジ反転部３２６ｂへ供給する。
セルの物理的な形成構造の違いにより、同一書込みデー
タでも、メモリセルに電荷がチャージされるもの、ディ
スチャージされるもの、あるいはロウ／カラムアドレス
によってもチャージ／ディスチャージ状態の異なるもの
がある。データトポロジ制御部３２３は、上記メモリセ
ル構造が物理的に異なっていても、これを意識すること
なく、メモリセルに目的とする電荷のチャージ、あるい
はディスチャージが論理的にできるようにする為の反転
情報を生成するものである。この為に、入力されるアド
レス信号を関数としてデータの反転情報を生成する。即
ち、アドレス信号発生部２００からのアドレス信号Ａ２
００ｓを受け、上記個別の制御データ３１０ｓを受け
て、ＤＵＴのＸ，Ｙアドレスに対応する所定のアドレス
位置を反転させる反転情報を生成して出力する。この概
念説明図を図７に示す。この例はＸアドレスにおける奇
数アドレスが”０”でチャージするセル（図７Ｂ参照）
のＤＵＴと仮定すると、データトポロジ制御部３２３で
はＸアドレスにおける奇数アドレスで”１”となる反転
情報を生成（図７Ｄ参照）し、データ反転手段（図７Ｅ
参照）に供給する。一方、第１データ発生器３２１ａ又
は第２データ発生器３２１ｂでは全て”１”の発生パタ
ーン（図７Ｃ参照）で良い。この結果、図７Ｆに示すよ
うに全メモリセルがチャージ状態の生成パターンが容易
に発生できる。尚、メモリセル電荷のチャージ／ディス
チャージの形成構造が異なる条件はアドレス方向のみな
らず、複数ビットのパラレルデータに対しても展開され
ているデバイスがある為、ｎビットの発生データに対応
して個別の反転情報を各々生成したｎビット幅のトポロ
ジ反転信号３２３ｓを第１トポロジ反転部３２６ａと第
２トポロジ反転部３２６ｂへ供給する。
【００１２】第１反転部３２５ａは、上記第１データ発
生器３２１ａからのｎビット幅の偶数パターン信号３２
１ａｓを受けて、上記アドレス関数発生部３２２のアド
レス反転信号３２２ｓによって反転させたｎビット幅の
データを第１トポロジ反転部３２６ａへ供給する。第２
反転部３２５ｂも同様であり、上記第２データ発生器３
２１ｂからのｎビット幅の奇数パターン信号３２１ｂｓ
を受けて、上記アドレス関数発生部３２２のアドレス反
転信号３２２ｓによって反転させたｎビット幅のデータ
を第２トポロジ反転部３２６ｂへ供給する。
生器３２１ａからのｎビット幅の偶数パターン信号３２
１ａｓを受けて、上記アドレス関数発生部３２２のアド
レス反転信号３２２ｓによって反転させたｎビット幅の
データを第１トポロジ反転部３２６ａへ供給する。第２
反転部３２５ｂも同様であり、上記第２データ発生器３
２１ｂからのｎビット幅の奇数パターン信号３２１ｂｓ
を受けて、上記アドレス関数発生部３２２のアドレス反
転信号３２２ｓによって反転させたｎビット幅のデータ
を第２トポロジ反転部３２６ｂへ供給する。
【００１３】第１トポロジ反転部３２６ａは、上記第１
反転部３２５ａからのｎビット幅のデータを受けて、上
記データトポロジ制御部３２３のｎビットの対応するト
ポロジ反転信号３２３ｓによって反転させたｎビット幅
の第１データ信号３２６ａｓを外部へ出力する。第２ト
ポロジ反転部３２６ｂも同様であり、上記第２反転部３
２５ｂからのｎビット幅のデータを受けて、上記データ
トポロジ制御部３２３のｎビットの対応するトポロジ反
転信号３２３ｓによって反転させたｎビット幅の第２デ
ータ信号３２６ｂｓを外部へ出力する。
反転部３２５ａからのｎビット幅のデータを受けて、上
記データトポロジ制御部３２３のｎビットの対応するト
ポロジ反転信号３２３ｓによって反転させたｎビット幅
の第１データ信号３２６ａｓを外部へ出力する。第２ト
ポロジ反転部３２６ｂも同様であり、上記第２反転部３
２５ｂからのｎビット幅のデータを受けて、上記データ
トポロジ制御部３２３のｎビットの対応するトポロジ反
転信号３２３ｓによって反転させたｎビット幅の第２デ
ータ信号３２６ｂｓを外部へ出力する。
【００１４】次に、高速なメモリデバイスに対応するパ
ターン発生例について図８を参照して説明する。この例
は試験周期Ｔrateの２倍速でＤＵＴへ書込みデータを供
給する例である。この為、試験周期Ｔrateで発生する２
系統の発生パターンを多重化させてＤＵＴへ供給する手
法で行われる。図８においてアドレス信号発生部２００
から発生するアドレス信号Ａ２００ｓは試験周期Ｔrate
で連続したアドレス値Ａ０，Ａ１，Ａ２を発生している
場合とする（図８Ｄ参照）。例えば、シンクロナス・Ｄ
ＲＡＭ（ＳＤＲＡＭ）等の高速メモリではバースト・ア
ドレッシング機能を備えていて、最初にスタートアドレ
ス（図８Ａ，Ｂ参照）を与えた後は高速な書込みデータ
を連続して供給（図８Ｃ参照）する必要がある。ここで
連続するデータ周期は２００ＭＨｚ周期と仮定する。こ
れに対してパターン発生器側では、発生可能な試験周期
Ｔrateが１００ＭＨｚと仮定する。上記の高速な連続し
た書込みデータを供給する為に２系統の書込みデータを
ＰＧから発生し、前記２系統の書込みデータをＦＣで多
重化してＤＵＴへ供給する必要がある。即ち、図５に示
す第１データ発生器３２１ａは偶数データＤi0、Ｄi2、
Ｄi4の第１データ（図８Ｆ参照）を発生担当させ、第２
データ発生器３２１ｂは奇数データＤi1、Ｄi3、Ｄi5の
第２データ（図８Ｇ参照）を発生担当させる。そしてＦ
Ｃで偶数データと奇数データを多重化した信号（図８Ｊ
参照）をＤＵＴのＩ／Ｏピンへ印加する手法としてい
る。
ターン発生例について図８を参照して説明する。この例
は試験周期Ｔrateの２倍速でＤＵＴへ書込みデータを供
給する例である。この為、試験周期Ｔrateで発生する２
系統の発生パターンを多重化させてＤＵＴへ供給する手
法で行われる。図８においてアドレス信号発生部２００
から発生するアドレス信号Ａ２００ｓは試験周期Ｔrate
で連続したアドレス値Ａ０，Ａ１，Ａ２を発生している
場合とする（図８Ｄ参照）。例えば、シンクロナス・Ｄ
ＲＡＭ（ＳＤＲＡＭ）等の高速メモリではバースト・ア
ドレッシング機能を備えていて、最初にスタートアドレ
ス（図８Ａ，Ｂ参照）を与えた後は高速な書込みデータ
を連続して供給（図８Ｃ参照）する必要がある。ここで
連続するデータ周期は２００ＭＨｚ周期と仮定する。こ
れに対してパターン発生器側では、発生可能な試験周期
Ｔrateが１００ＭＨｚと仮定する。上記の高速な連続し
た書込みデータを供給する為に２系統の書込みデータを
ＰＧから発生し、前記２系統の書込みデータをＦＣで多
重化してＤＵＴへ供給する必要がある。即ち、図５に示
す第１データ発生器３２１ａは偶数データＤi0、Ｄi2、
Ｄi4の第１データ（図８Ｆ参照）を発生担当させ、第２
データ発生器３２１ｂは奇数データＤi1、Ｄi3、Ｄi5の
第２データ（図８Ｇ参照）を発生担当させる。そしてＦ
Ｃで偶数データと奇数データを多重化した信号（図８Ｊ
参照）をＤＵＴのＩ／Ｏピンへ印加する手法としてい
る。
【００１５】ところで、上述したアドレス関数発生部３
２２とデータトポロジ制御部３２３は同一のアドレス信
号Ａ２００ｓを受けて反転信号を生成している。一方、
ＤＵＴ内部では試験周期の２倍速のアドレス信号を自動
生成し上記多重化された信号（図８Ｊ参照）を受けて対
応するメモリ内部アドレスへ次々に書込みしている。こ
のことはＰＧ側のアドレス関数発生部３２２とデータト
ポロジ制御部３２３が同一のアドレス信号Ａ２００ｓを
受けて生成するアドレス反転信号３２２ｓやトポロジ反
転信号３２３ｓにより反転して出力される第１／第２デ
ータ（図８Ｆ，Ｇ参照）は、ＤＵＴ内のメモリセルとの
アドレスに係る配列関係において、整合性がなく、正常
なデータ反転ができない難点がある。尚、ＤＵＴとの整
合をとる為に、アドレス信号発生部２００から２倍速の
アドレス信号Ａ２００ｓを発生させることは半導体試験
装置の試験周期Ｔrateそのものを２倍に高速化すること
を意味し、このことは装置が極めて高価になってしまう
為、実用上困難である。
２２とデータトポロジ制御部３２３は同一のアドレス信
号Ａ２００ｓを受けて反転信号を生成している。一方、
ＤＵＴ内部では試験周期の２倍速のアドレス信号を自動
生成し上記多重化された信号（図８Ｊ参照）を受けて対
応するメモリ内部アドレスへ次々に書込みしている。こ
のことはＰＧ側のアドレス関数発生部３２２とデータト
ポロジ制御部３２３が同一のアドレス信号Ａ２００ｓを
受けて生成するアドレス反転信号３２２ｓやトポロジ反
転信号３２３ｓにより反転して出力される第１／第２デ
ータ（図８Ｆ，Ｇ参照）は、ＤＵＴ内のメモリセルとの
アドレスに係る配列関係において、整合性がなく、正常
なデータ反転ができない難点がある。尚、ＤＵＴとの整
合をとる為に、アドレス信号発生部２００から２倍速の
アドレス信号Ａ２００ｓを発生させることは半導体試験
装置の試験周期Ｔrateそのものを２倍に高速化すること
を意味し、このことは装置が極めて高価になってしまう
為、実用上困難である。
【００１６】
【発明が解決しようとする課題】上述説明したように、
試験周期Ｔrateの２倍速でＤＵＴへ書込みデータ等を供
給する場合においては、試験周期Ｔrateで発生する２系
統の発生パターンを多重化させてＤＵＴへ供給する手法
で行われるが、この場合、アドレス反転信号やトポロジ
反転信号を発生するアドレス関数発生部３２２及びデー
タトポロジ制御部３２３は、本来の２倍速のアドレス情
報を受けていないことに起因して、適正に反転された反
転信号が発生できないことになる。このことは、ＤＵＴ
へ印加する試験パターンが所望の試験パターンとならな
い。この点において、従来のパターン発生器は好ましく
なく実用上の難点がある。そこで、本発明が解決しよう
とする課題は、メモリセルの配列に対応したパターン発
生が容易で、あるいはメモリセルのチャージ／ディスチ
ャージのトポロジの違いに対応したパターン発生が可能
で、かつ前記２系統のパターン発生を備えて試験周期Ｔ
rateの２倍速で多重化した試験パターンをＤＵＴへ供給
可能とするパターン発生器を備える半導体試験装置を提
供することである。
試験周期Ｔrateの２倍速でＤＵＴへ書込みデータ等を供
給する場合においては、試験周期Ｔrateで発生する２系
統の発生パターンを多重化させてＤＵＴへ供給する手法
で行われるが、この場合、アドレス反転信号やトポロジ
反転信号を発生するアドレス関数発生部３２２及びデー
タトポロジ制御部３２３は、本来の２倍速のアドレス情
報を受けていないことに起因して、適正に反転された反
転信号が発生できないことになる。このことは、ＤＵＴ
へ印加する試験パターンが所望の試験パターンとならな
い。この点において、従来のパターン発生器は好ましく
なく実用上の難点がある。そこで、本発明が解決しよう
とする課題は、メモリセルの配列に対応したパターン発
生が容易で、あるいはメモリセルのチャージ／ディスチ
ャージのトポロジの違いに対応したパターン発生が可能
で、かつ前記２系統のパターン発生を備えて試験周期Ｔ
rateの２倍速で多重化した試験パターンをＤＵＴへ供給
可能とするパターン発生器を備える半導体試験装置を提
供することである。
【００１７】
【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、被試験デバイス内メモ
リの主にアドレス線に係る試験パターンの発生を担当す
るアドレス信号発生部２００と、ＤＵＴ内メモリの主に
データ線に係る試験パターンの発生を担当するデータ信
号発生部３００と、ＤＵＴ内メモリの主に書込み／読出
し制御線に係る試験パターンの発生を担当するコントロ
ール信号発生部４００とを半導体試験装置のパターン発
生器内に備え、更に、前記データ信号発生部３００は演
算命令情報を格納するデータ演算制御メモリ３１０と前
記演算命令情報を読み出して所定の発生パターンを発生
するデータ発生部３２０とで成り、前記データ発生部３
２０内には波形整形器（ＦＣ）で多重化する為に１テス
タピン当たり２系統のパターン発生手段（例えば第１デ
ータ発生器３２１ａと第２データ発生器３２１ｂ）を備
え、かつ前記２系統のパターン発生手段から出力する発
生パターンに対して上記アドレス信号発生部２００が発
生出力するアドレス信号Ａ２００ｓを受けて、所定に反
転させて出力する発生パターン反転手段をパターン発生
器に備える半導体試験装置において、上記データ発生部
３２０内において、上記アドレス信号発生部２００が発
生出力するアドレス信号Ａ２００ｓを受けて、第１に前
記アドレス信号Ａ２００ｓの値を２倍に乗じた偶数アド
レス信号３５０ａｓを次々に生成して出力し、第２に前
記アドレス信号Ａ２００ｓの値を２倍に乗じた結果に＋
１した奇数アドレス信号３５０ｂｓを次々に生成して出
力するアドレス変換手段３５０を具備し、前記アドレス
変換手段３５０からの一方の偶数アドレス信号３５０ａ
ｓを関数とした偶数反転信号（例えばアドレス反転信号
３２２ａｓ、又はアドレス反転信号３２２ａｓとトポロ
ジ反転信号３２３ａｓの両反転信号）を次々に生成し、
前記偶数反転信号により２系統のパターン発生手段の一
方のパターン発生手段（例えば第１データ発生器３２１
ａ）が発生する偶数パターン信号３２１ａｓを、第１反
転部３２５ａ、又は第１反転部３２５ａと第１トポロジ
反転部３２６ａの両反転部で所定に反転して出力し、ま
た上記アドレス変換手段３５０からの他方の奇数アドレ
ス信号３５０ｂｓを関数とした奇数反転信号（例えばア
ドレス反転信号３２２ｂｓ、又はアドレス反転信号３２
２ｂｓとトポロジ反転信号３２３ｂｓの両反転信号）を
次々に生成し、前記奇数反転信号により２系統のパター
ン発生手段の他方のパターン発生手段（例えば第２デー
タ発生器３２１ｂ）が発生する奇数パターン信号３２１
ｂｓを、第２反転部３２５ｂ、又は第２反転部３２５ｂ
と第２トポロジ反転部３２６ｂの両反転部で、所定に反
転して出力する発生パターン反転手段を具備することを
特徴とする半導体試験装置である。上記発明によれば、
ＤＵＴ内の物理的メモリセルの配列に対応したパターン
発生が容易に可能で、あるいはデバイスにより異なるメ
モリセルのチャージ／ディスチャージのトポロジの違い
に対応したパターン発生が容易に可能で、かつ前記２系
統のパターン発生を備えて試験周期Ｔrateの２倍速で多
重化した試験パターンをＤＵＴへ供給可能とするパター
ン発生器を備える半導体試験装置が実現できる。
するために、本発明の構成では、被試験デバイス内メモ
リの主にアドレス線に係る試験パターンの発生を担当す
るアドレス信号発生部２００と、ＤＵＴ内メモリの主に
データ線に係る試験パターンの発生を担当するデータ信
号発生部３００と、ＤＵＴ内メモリの主に書込み／読出
し制御線に係る試験パターンの発生を担当するコントロ
ール信号発生部４００とを半導体試験装置のパターン発
生器内に備え、更に、前記データ信号発生部３００は演
算命令情報を格納するデータ演算制御メモリ３１０と前
記演算命令情報を読み出して所定の発生パターンを発生
するデータ発生部３２０とで成り、前記データ発生部３
２０内には波形整形器（ＦＣ）で多重化する為に１テス
タピン当たり２系統のパターン発生手段（例えば第１デ
ータ発生器３２１ａと第２データ発生器３２１ｂ）を備
え、かつ前記２系統のパターン発生手段から出力する発
生パターンに対して上記アドレス信号発生部２００が発
生出力するアドレス信号Ａ２００ｓを受けて、所定に反
転させて出力する発生パターン反転手段をパターン発生
器に備える半導体試験装置において、上記データ発生部
３２０内において、上記アドレス信号発生部２００が発
生出力するアドレス信号Ａ２００ｓを受けて、第１に前
記アドレス信号Ａ２００ｓの値を２倍に乗じた偶数アド
レス信号３５０ａｓを次々に生成して出力し、第２に前
記アドレス信号Ａ２００ｓの値を２倍に乗じた結果に＋
１した奇数アドレス信号３５０ｂｓを次々に生成して出
力するアドレス変換手段３５０を具備し、前記アドレス
変換手段３５０からの一方の偶数アドレス信号３５０ａ
ｓを関数とした偶数反転信号（例えばアドレス反転信号
３２２ａｓ、又はアドレス反転信号３２２ａｓとトポロ
ジ反転信号３２３ａｓの両反転信号）を次々に生成し、
前記偶数反転信号により２系統のパターン発生手段の一
方のパターン発生手段（例えば第１データ発生器３２１
ａ）が発生する偶数パターン信号３２１ａｓを、第１反
転部３２５ａ、又は第１反転部３２５ａと第１トポロジ
反転部３２６ａの両反転部で所定に反転して出力し、ま
た上記アドレス変換手段３５０からの他方の奇数アドレ
ス信号３５０ｂｓを関数とした奇数反転信号（例えばア
ドレス反転信号３２２ｂｓ、又はアドレス反転信号３２
２ｂｓとトポロジ反転信号３２３ｂｓの両反転信号）を
次々に生成し、前記奇数反転信号により２系統のパター
ン発生手段の他方のパターン発生手段（例えば第２デー
タ発生器３２１ｂ）が発生する奇数パターン信号３２１
ｂｓを、第２反転部３２５ｂ、又は第２反転部３２５ｂ
と第２トポロジ反転部３２６ｂの両反転部で、所定に反
転して出力する発生パターン反転手段を具備することを
特徴とする半導体試験装置である。上記発明によれば、
ＤＵＴ内の物理的メモリセルの配列に対応したパターン
発生が容易に可能で、あるいはデバイスにより異なるメ
モリセルのチャージ／ディスチャージのトポロジの違い
に対応したパターン発生が容易に可能で、かつ前記２系
統のパターン発生を備えて試験周期Ｔrateの２倍速で多
重化した試験パターンをＤＵＴへ供給可能とするパター
ン発生器を備える半導体試験装置が実現できる。
【００１８】第１図は、本発明に係る解決手段を示して
いる。また、上記発生パターン反転手段としては、ＤＵ
ＴのＸ，Ｙメモリのアドレス関数に係る発生パターンの
反転を行う偶数アドレス用の第１アドレス関数発生部３
２２ａと、奇数アドレス用の第２アドレス関数発生部３
２２ｂと、第１反転部３２５ａと、第２反転部３２５ｂ
とを備え、更にＤＵＴのＸ，Ｙメモリアドレスにおける
メモリセル電荷のチャージ／ディスチャージのトポロジ
アドレスに係る発生パターンの反転を行う偶数アドレス
用の第１データトポロジ制御部３２３ａと、第２データ
トポロジ制御部３２３ｂと、第１トポロジ反転部３２６
ａと、奇数アドレス用の第２トポロジ反転部３２６ｂと
を備えることを特徴とする上述半導体試験装置がある。
いる。また、上記発生パターン反転手段としては、ＤＵ
ＴのＸ，Ｙメモリのアドレス関数に係る発生パターンの
反転を行う偶数アドレス用の第１アドレス関数発生部３
２２ａと、奇数アドレス用の第２アドレス関数発生部３
２２ｂと、第１反転部３２５ａと、第２反転部３２５ｂ
とを備え、更にＤＵＴのＸ，Ｙメモリアドレスにおける
メモリセル電荷のチャージ／ディスチャージのトポロジ
アドレスに係る発生パターンの反転を行う偶数アドレス
用の第１データトポロジ制御部３２３ａと、第２データ
トポロジ制御部３２３ｂと、第１トポロジ反転部３２６
ａと、奇数アドレス用の第２トポロジ反転部３２６ｂと
を備えることを特徴とする上述半導体試験装置がある。
【００１９】第９図は、本発明に係る解決手段を示して
いる。また、上記発生パターン反転手段としては、ＤＵ
ＴのＸ，Ｙメモリのアドレス関数に係る発生パターンの
反転を行う偶数アドレス用の第１アドレス関数発生部３
２２ａと、奇数アドレス用の第２アドレス関数発生部３
２２ｂと、第１反転部３２５ａと、第２反転部３２５ｂ
とを備えることを特徴とする上述半導体試験装置があ
る。
いる。また、上記発生パターン反転手段としては、ＤＵ
ＴのＸ，Ｙメモリのアドレス関数に係る発生パターンの
反転を行う偶数アドレス用の第１アドレス関数発生部３
２２ａと、奇数アドレス用の第２アドレス関数発生部３
２２ｂと、第１反転部３２５ａと、第２反転部３２５ｂ
とを備えることを特徴とする上述半導体試験装置があ
る。
【００２０】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００２１】本発明について、図１のデータ信号発生部
３００の内部構成例と、図２のデータ信号発生部３００
の動作を説明するタイムチャート例と、を参照して以下
に説明する。尚、従来構成に対応する要素は同一符号を
付す。
３００の内部構成例と、図２のデータ信号発生部３００
の動作を説明するタイムチャート例と、を参照して以下
に説明する。尚、従来構成に対応する要素は同一符号を
付す。
【００２２】本発明のデータ発生部３２０の要部構成
は、アドレス変換手段３５０を追加し、従来のアドレス
関数発生部３２２に対して、第１アドレス関数発生部３
２２ａと第２アドレス関数発生部３２２ｂの２系統を備
え、更に、従来のデータトポロジ制御部３２３に対し
て、第１データトポロジ制御部３２３ａと第２データト
ポロジ制御部３２３ｂの２系統を備える構成で成る。
は、アドレス変換手段３５０を追加し、従来のアドレス
関数発生部３２２に対して、第１アドレス関数発生部３
２２ａと第２アドレス関数発生部３２２ｂの２系統を備
え、更に、従来のデータトポロジ制御部３２３に対し
て、第１データトポロジ制御部３２３ａと第２データト
ポロジ制御部３２３ｂの２系統を備える構成で成る。
【００２３】アドレス変換手段３５０は、第１アドレス
変換手段３５０ａと第２アドレス変換手段３５０ｂとで
成り、アドレス信号発生部２００が発生出力する試験周
期Ｔrateのアドレス信号Ａ２００ｓを次々に受けて、試
験周期Ｔrateの２倍速に相当するアドレス信号を生成し
て出力する。即ち、一方の第１アドレス変換手段３５０
ａではアドレス信号Ａ２００ｓを受けて、この値を２倍
にした結果の偶数アドレス信号３５０ａｓを第１アドレ
ス関数発生部３２２ａと第１データトポロジ制御部３２
３ａへ供給する。他方の第２アドレス変換手段３５０ｂ
ではアドレス信号Ａ２００ｓを受けて、この値を２倍に
した結果を＋１した奇数アドレス信号３５０ｂｓを第２
アドレス関数発生部３２２ｂと第２データトポロジ制御
部３２３ｂへ供給する。
変換手段３５０ａと第２アドレス変換手段３５０ｂとで
成り、アドレス信号発生部２００が発生出力する試験周
期Ｔrateのアドレス信号Ａ２００ｓを次々に受けて、試
験周期Ｔrateの２倍速に相当するアドレス信号を生成し
て出力する。即ち、一方の第１アドレス変換手段３５０
ａではアドレス信号Ａ２００ｓを受けて、この値を２倍
にした結果の偶数アドレス信号３５０ａｓを第１アドレ
ス関数発生部３２２ａと第１データトポロジ制御部３２
３ａへ供給する。他方の第２アドレス変換手段３５０ｂ
ではアドレス信号Ａ２００ｓを受けて、この値を２倍に
した結果を＋１した奇数アドレス信号３５０ｂｓを第２
アドレス関数発生部３２２ｂと第２データトポロジ制御
部３２３ｂへ供給する。
【００２４】第１アドレス関数発生部３２２ａは、上記
第１アドレス変換手段３５０ａからの偶数アドレス信号
３５０ａｓを受けて、従来と同様にして、入力されるア
ドレス線を関数としたデータの反転情報、即ちアドレス
反転信号３２２ａｓを生成して第１反転部３２５ａへ供
給する。第２アドレス関数発生部３２２ｂは、上記第２
アドレス変換手段３５０ｂからの奇数アドレス信号３５
０ａｂを受けて、従来と同様にして、入力されるアドレ
ス線を関数としたデータの反転情報、即ちアドレス反転
信号３２２ｂｓを生成して第２反転部３２５ｂへ供給す
る。この結果、ＦＣで多重化されて、ＤＵＴ自身が内部
で生成する試験周期の２倍速のアドレス信号に対応した
書込みデータを反転して供給可能となる大きな利点が得
られることとなる。従って、試験周期の２倍速において
も、チェッカボードのようなＸ，Ｙアドレスに対応させ
た目的とする試験パターンが容易に発生可能となる。
第１アドレス変換手段３５０ａからの偶数アドレス信号
３５０ａｓを受けて、従来と同様にして、入力されるア
ドレス線を関数としたデータの反転情報、即ちアドレス
反転信号３２２ａｓを生成して第１反転部３２５ａへ供
給する。第２アドレス関数発生部３２２ｂは、上記第２
アドレス変換手段３５０ｂからの奇数アドレス信号３５
０ａｂを受けて、従来と同様にして、入力されるアドレ
ス線を関数としたデータの反転情報、即ちアドレス反転
信号３２２ｂｓを生成して第２反転部３２５ｂへ供給す
る。この結果、ＦＣで多重化されて、ＤＵＴ自身が内部
で生成する試験周期の２倍速のアドレス信号に対応した
書込みデータを反転して供給可能となる大きな利点が得
られることとなる。従って、試験周期の２倍速において
も、チェッカボードのようなＸ，Ｙアドレスに対応させ
た目的とする試験パターンが容易に発生可能となる。
【００２５】第１データトポロジ制御部３２３ａは、上
記第１アドレス変換手段３５０ａからの偶数アドレス信
号３５０ａｓを受けて、従来と同様にして、メモリセル
電荷のチャージ／ディスチャージの形成構造に対応させ
たトポロジ反転信号３２３ａｓを生成して第１トポロジ
反転部３２６ａへ供給する。第２データトポロジ制御部
３２３ｂは、上記第２アドレス変換手段３５０ｂからの
奇数アドレス信号３５０ａｂを受けて、従来と同様にし
て、メモリセル電荷のチャージ／ディスチャージの形成
構造に対応させたトポロジ反転信号３２３ｂｓを生成し
て第２トポロジ反転部３２６ｂへ供給する。この結果、
ＦＣで多重化されて、ＤＵＴ内でＤＵＴ自身が内部で生
成する試験周期の２倍速のアドレス信号に対応した書込
みデータをトポロジ反転して供給可能となる大きな利点
が得られることとなる。従って、試験周期の２倍速にお
いても、Ｘ，Ｙアドレスに対応して適正なるトポロジ反
転させた試験パターンが容易に発生可能となる。
記第１アドレス変換手段３５０ａからの偶数アドレス信
号３５０ａｓを受けて、従来と同様にして、メモリセル
電荷のチャージ／ディスチャージの形成構造に対応させ
たトポロジ反転信号３２３ａｓを生成して第１トポロジ
反転部３２６ａへ供給する。第２データトポロジ制御部
３２３ｂは、上記第２アドレス変換手段３５０ｂからの
奇数アドレス信号３５０ａｂを受けて、従来と同様にし
て、メモリセル電荷のチャージ／ディスチャージの形成
構造に対応させたトポロジ反転信号３２３ｂｓを生成し
て第２トポロジ反転部３２６ｂへ供給する。この結果、
ＦＣで多重化されて、ＤＵＴ内でＤＵＴ自身が内部で生
成する試験周期の２倍速のアドレス信号に対応した書込
みデータをトポロジ反転して供給可能となる大きな利点
が得られることとなる。従って、試験周期の２倍速にお
いても、Ｘ，Ｙアドレスに対応して適正なるトポロジ反
転させた試験パターンが容易に発生可能となる。
【００２６】次に、上記構成の動作について図２を参照
して更に説明する。ここで、アドレス信号発生部２００
からのアドレス信号Ａ２００ｓは、図８の場合と同様
に、試験周期Ｔrateで連続したアドレス値Ａ０，Ａ１，
Ａ２，，を発生している場合とする（図２Ａ参照）。Ｄ
ＵＴ内部では試験周期の２倍速のアドレスを自動発生す
るので、これに対応するように、アドレス変換手段３５
０がアドレス信号Ａ２００ｓを受けて、２倍し、２倍し
た偶数アドレス信号ＴＡ０，ＴＡ２，ＴＡ４，，を発生
する（図２Ｂ参照）。また前記２倍した偶数アドレス信
号を＋１加算した奇数アドレス信号ＴＡ１，ＴＡ３，Ｔ
Ａ５，，を発生する（図２Ｃ参照）。これによりＤＵＴ
内部で自動発生する２倍速のアドレスに対応するアドレ
ス信号が得られる。この結果、上記偶数アドレスにより
適正に反転された偶数データＤi0、Ｄi2、Ｄi4の第１デ
ータ（図２Ｆ参照）がＰＧから出力され、また、上記奇
数アドレスにより適正に反転された奇数データＤi1、Ｄ
i3、Ｄi5の第２データ（図２Ｇ参照）がＰＧから出力で
きることとなる。従って、ＤＵＴ内で自動発生するアド
レスとの整合性のあるパターン発生ができる大きな利点
が得られる。
して更に説明する。ここで、アドレス信号発生部２００
からのアドレス信号Ａ２００ｓは、図８の場合と同様
に、試験周期Ｔrateで連続したアドレス値Ａ０，Ａ１，
Ａ２，，を発生している場合とする（図２Ａ参照）。Ｄ
ＵＴ内部では試験周期の２倍速のアドレスを自動発生す
るので、これに対応するように、アドレス変換手段３５
０がアドレス信号Ａ２００ｓを受けて、２倍し、２倍し
た偶数アドレス信号ＴＡ０，ＴＡ２，ＴＡ４，，を発生
する（図２Ｂ参照）。また前記２倍した偶数アドレス信
号を＋１加算した奇数アドレス信号ＴＡ１，ＴＡ３，Ｔ
Ａ５，，を発生する（図２Ｃ参照）。これによりＤＵＴ
内部で自動発生する２倍速のアドレスに対応するアドレ
ス信号が得られる。この結果、上記偶数アドレスにより
適正に反転された偶数データＤi0、Ｄi2、Ｄi4の第１デ
ータ（図２Ｆ参照）がＰＧから出力され、また、上記奇
数アドレスにより適正に反転された奇数データＤi1、Ｄ
i3、Ｄi5の第２データ（図２Ｇ参照）がＰＧから出力で
きることとなる。従って、ＤＵＴ内で自動発生するアド
レスとの整合性のあるパターン発生ができる大きな利点
が得られる。
【００２７】尚、本発明の実現手段は、上述実施の形態
に限るものではない。例えば図５に示すデータトポロジ
制御部３２３とトポロジ反転部３２６とを備えていない
構成の半導体試験装置では、図９に示す構成による構成
手段で実現される。尚、このとき第１アドレス関数発生
部３２２ａと第２アドレス関数発生部３２２ｂが出力す
るアドレス反転信号の本数を１本からｎ本として個別に
偶数／奇数パターン信号の各線を制御させる構成とした
場合には、複雑ではない通常のデータトポロジのデバイ
スに対するトポロジ制御にも実用的に対応可能である。
また上述した解決手段ではメモリアドレスを反転する為
の入力関数とした具体例であったが、他のパラメータを
関数として反転することもでき、上述同様に１系統のパ
ラメータ信号を受けて反転情報の生成に対応する２系統
のパラメータ発生手段を備えることにより、多重化して
２倍速の高速な試験パターンの発生が可能である。また
ＤＵＴとしては高速メモリＩＣのみならず、高速メモリ
を内蔵して高速に連続書込みするシステムＬＳＩに対し
ても同様に適用できることは言うまでもない。
に限るものではない。例えば図５に示すデータトポロジ
制御部３２３とトポロジ反転部３２６とを備えていない
構成の半導体試験装置では、図９に示す構成による構成
手段で実現される。尚、このとき第１アドレス関数発生
部３２２ａと第２アドレス関数発生部３２２ｂが出力す
るアドレス反転信号の本数を１本からｎ本として個別に
偶数／奇数パターン信号の各線を制御させる構成とした
場合には、複雑ではない通常のデータトポロジのデバイ
スに対するトポロジ制御にも実用的に対応可能である。
また上述した解決手段ではメモリアドレスを反転する為
の入力関数とした具体例であったが、他のパラメータを
関数として反転することもでき、上述同様に１系統のパ
ラメータ信号を受けて反転情報の生成に対応する２系統
のパラメータ発生手段を備えることにより、多重化して
２倍速の高速な試験パターンの発生が可能である。また
ＤＵＴとしては高速メモリＩＣのみならず、高速メモリ
を内蔵して高速に連続書込みするシステムＬＳＩに対し
ても同様に適用できることは言うまでもない。
【００２８】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、ＤＵＴへの多重化した試験パターンの印加にお
いて、ＤＵＴ内で自動発生するアドレスとの整合性のあ
るパターン発生が可能とする構成手段を具備したことに
より、ＤＵＴ内の物理的メモリセルの配列に対応した整
合性の良いパターン発生が可能になり、またデバイスに
より異なるメモリセルのチャージ／ディスチャージのト
ポロジの違いに対応した整合性の良いパターン発生が可
能となる。
記載される効果を奏する。上述説明したように本発明に
よれば、ＤＵＴへの多重化した試験パターンの印加にお
いて、ＤＵＴ内で自動発生するアドレスとの整合性のあ
るパターン発生が可能とする構成手段を具備したことに
より、ＤＵＴ内の物理的メモリセルの配列に対応した整
合性の良いパターン発生が可能になり、またデバイスに
より異なるメモリセルのチャージ／ディスチャージのト
ポロジの違いに対応した整合性の良いパターン発生が可
能となる。
【図１】本発明の、データ信号発生部３００の内部構成
例。
例。
【図２】図１の動作を説明するタイムチャート例。
【図３】半導体試験装置の概念構成図。
【図４】パターン発生器の、本願に係る要部構成図。
【図５】従来の、本願に係るデータ信号発生部３００の
内部構成例。
内部構成例。
【図６】アドレス線を関数としてデータ反転を説明する
概念図。
概念図。
【図７】アドレス線を関数としてメモリセル電荷のチャ
ージ／ディスチャージのデータ反転を説明する概念図。
ージ／ディスチャージのデータ反転を説明する概念図。
【図８】多重化してＤＵＴへ試験パターンを供給するタ
イムチャート例と、高速なメモリデバイスに対応する試
験パターン発生のタイムチャート例。
イムチャート例と、高速なメモリデバイスに対応する試
験パターン発生のタイムチャート例。
【図９】本発明の、他のデータ信号発生部３００の内部
構成例。
構成例。
１００ シーケンス発生部 １５０ パターン発生器（ＰＧ） ２００ アドレス信号発生部 ３００ データ信号発生部 ３１０ データ演算制御メモリ ３２０ データ発生部 ３２１ａ 第１データ発生器 ３２１ｂ 第２データ発生器 ３２２ アドレス関数発生部 ３２２ａ 第１アドレス関数発生部 ３２２ｂ 第２アドレス関数発生部 ３２３ データトポロジ制御部 ３２３ａ 第１データトポロジ制御部 ３２３ｂ 第２データトポロジ制御部 ３２５ａ 第１反転部 ３２５ｂ 第２反転部 ３２６ トポロジ反転部 ３２６ａ 第１トポロジ反転部 ３２６ｂ 第２トポロジ反転部 ３５０ アドレス変換手段 ３５０ａ 第１アドレス変換手段 ３５０ｂ 第２アドレス変換手段 ４００ コントロール信号発生部 ＤＵＴ 被試験デバイス
Claims (3)
- 【請求項１】 被試験デバイス（ＤＵＴ）内メモリの主
にアドレス線に係る試験パターンの発生を担当するアド
レス信号発生部と、ＤＵＴ内メモリの主にデータ線に係
る試験パターンの発生を担当するデータ信号発生部と、
ＤＵＴ内メモリの主に書込み／読出し制御線に係る試験
パターンの発生を担当するコントロール信号発生部とを
半導体試験装置のパターン発生器内に備え、該データ信
号発生部は演算命令情報を格納するデータ演算制御メモ
リと前記演算命令情報を読み出して所定の発生パターン
を発生するデータ発生部とで成り、該データ発生部内に
は波形整形器（ＦＣ）で多重化する為に１テスタピン当
たり２系統のパターン発生手段を備え、かつ該２系統の
パターン発生手段から出力する発生パターンに対して上
記アドレス信号発生部が発生出力するアドレス信号を受
けて、所定に反転させて出力する発生パターン反転手段
をパターン発生器に備える半導体試験装置において、 該データ発生部内において、該アドレス信号発生部が発
生出力するアドレス信号を受けて、第１に該アドレス信
号の値を２倍に乗じた偶数アドレス信号を次々に生成し
て出力し、第２に該アドレス信号の値を２倍に乗じた結
果に＋１した奇数アドレス信号を次々に生成して出力す
るアドレス変換手段と、 該アドレス変換手段からの一方の該偶数アドレス信号を
関数とした偶数反転信号を次々に生成し、該偶数反転信
号により２系統のパターン発生手段の一方のパターン発
生手段が発生する偶数パターン信号を所定に反転して出
力し、また該アドレス変換手段からの他方の該奇数アド
レス信号を関数とした奇数反転信号を次々に生成し、該
奇数反転信号により２系統のパターン発生手段の他方の
パターン発生手段が発生する奇数パターン信号を所定に
反転して出力する発生パターン反転手段と、 を具備していることを特徴とする半導体試験装置。 - 【請求項２】 該発生パターン反転手段は、ＤＵＴの
Ｘ，Ｙメモリのアドレス関数に係る発生パターンの反転
を行う偶数アドレス用の第１アドレス関数発生部と、奇
数アドレス用の第２アドレス関数発生部と、第１反転部
と、第２反転部とを備え、更にＤＵＴのＸ，Ｙメモリア
ドレスにおけるメモリセル電荷のチャージ／ディスチャ
ージのトポロジアドレスに係る発生パターンの反転を行
う偶数アドレス用の第１データトポロジ制御部と、第２
データトポロジ制御部と、第１トポロジ反転部と、奇数
アドレス用の第２トポロジ反転部とを備えることを特徴
とする請求項１記載の半導体試験装置。 - 【請求項３】 該発生パターン反転手段は、ＤＵＴの
Ｘ，Ｙメモリのアドレス関数に係る発生パターンの反転
を行う偶数アドレス用の第１アドレス関数発生部と、奇
数アドレス用の第２アドレス関数発生部と、第１反転部
と、第２反転部とを備えることを特徴とする請求項１記
載の半導体試験装置。
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