JPH10125095A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JPH10125095A JPH10125095A JP8275963A JP27596396A JPH10125095A JP H10125095 A JPH10125095 A JP H10125095A JP 8275963 A JP8275963 A JP 8275963A JP 27596396 A JP27596396 A JP 27596396A JP H10125095 A JPH10125095 A JP H10125095A
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- Japan
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- pattern
- speed
- address
- pattern generation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 リフレッシュ動作を必要とするＤＲＡＭを試
験する半導体メモリ試験装置であって、複数のパターン
発生部を正確に動作させ、高速パターン信号を発生させ
る。 【解決手段】 共通のシーケンス制御部に対し、複数の
パターン発生部を接続し、これら複数のパターン発生部
を同一プログラムカウンタが出力するカウント値で制御
し、リフレッシュモードに分岐すると共に、リフレッシ
ュモードを所定回数動作し、所定回数分だけリフレッシ
ュ動作すると再びメインルーチンに戻りパターンデータ
の発生を続ける。
験する半導体メモリ試験装置であって、複数のパターン
発生部を正確に動作させ、高速パターン信号を発生させ
る。 【解決手段】 共通のシーケンス制御部に対し、複数の
パターン発生部を接続し、これら複数のパターン発生部
を同一プログラムカウンタが出力するカウント値で制御
し、リフレッシュモードに分岐すると共に、リフレッシ
ュモードを所定回数動作し、所定回数分だけリフレッシ
ュ動作すると再びメインルーチンに戻りパターンデータ
の発生を続ける。
Description
【０００１】
【発明が属する技術分野】この発明は半導体集積回路に
よって構成されるメモリを試験する半導体メモリ試験装
置に関する。
よって構成されるメモリを試験する半導体メモリ試験装
置に関する。
【０００２】
【従来の技術】図６に一般的なメモリ試験装置の概略の
構成を示す。メモリ試験装置はパターン発生器１１と、
このパターン発生器１１が出力するパターンデータ（デ
ィジタル信号）を実波形を持つアナログのパターン信号
に変換し、このパターン信号を被試験メモリＤＵＴに与
える波形整形部１２と、被試験メモリＤＵＴから読出し
た信号とパターン発生器１１が出力する期待値とを比較
し、被試験メモリＤＵＴの不良個所を検出する論理比較
部１３と、これらパターン発生器１１、波形整形部１
２、論理比較部１３にタイミング信号を配分し、動作を
制御するタイミング発生部１４とによって構成される。
構成を示す。メモリ試験装置はパターン発生器１１と、
このパターン発生器１１が出力するパターンデータ（デ
ィジタル信号）を実波形を持つアナログのパターン信号
に変換し、このパターン信号を被試験メモリＤＵＴに与
える波形整形部１２と、被試験メモリＤＵＴから読出し
た信号とパターン発生器１１が出力する期待値とを比較
し、被試験メモリＤＵＴの不良個所を検出する論理比較
部１３と、これらパターン発生器１１、波形整形部１
２、論理比較部１３にタイミング信号を配分し、動作を
制御するタイミング発生部１４とによって構成される。
【０００３】一般的なメモリを試験する場合は、このよ
うな図６に示すような試験装置によって試験を行なって
いるが、高速メモリを試験するには図７に示すような構
成の半導体メモリ試験装置が用いられている。図７に示
す半導体メモリ試験装置ではパターン発生器を例えば１
１Ａと１１Ｂの複数にし、この複数のパターン発生器１
１Ａ、１１Ｂから出力されるパターンデータを高速変換
部１６で多重化し、この多重化した高速パターンデータ
を波形整形部１２でパターン信号に変換し、被試験メモ
リＤＵＴに与える構成とされる。
うな図６に示すような試験装置によって試験を行なって
いるが、高速メモリを試験するには図７に示すような構
成の半導体メモリ試験装置が用いられている。図７に示
す半導体メモリ試験装置ではパターン発生器を例えば１
１Ａと１１Ｂの複数にし、この複数のパターン発生器１
１Ａ、１１Ｂから出力されるパターンデータを高速変換
部１６で多重化し、この多重化した高速パターンデータ
を波形整形部１２でパターン信号に変換し、被試験メモ
リＤＵＴに与える構成とされる。
【０００４】パターン発生器１１Ａ、１１Ｂは図８Ｃ及
びＤに示すパターンデータＡ１，Ａ２，Ａ３…とＢ１，
Ｂ２，Ｂ３…を出力する。このパターンデータＡ１，Ａ
２，Ａ３…と、Ｂ１，Ｂ２，Ｂ３…を高速変換部１６を
構成するゲートＧ１とＧ２の各一方の入力端子に供給す
る。ゲート回路Ｇ１とＧ２の各他方の入力端子にはクロ
ック及び選択信号発生部１５から図８ＡとＢに示す選択
信号ＳＡとＳＢが与えられる。この選択信号ＳＡとＳＢ
はパターンデータＡ１，Ａ２，Ａ３…とＢ１，Ｂ２，Ｂ
３…の発生周期の２倍の周波数に選定され、ゲートＧ１
とＧ２をパターンデータの２倍の速度で切替る。従って
オアゲートＯＲからは図８Ｅに示すパターンデータの２
倍の周波数で変化する高速パターンデータＡＢを得るこ
とができる。
びＤに示すパターンデータＡ１，Ａ２，Ａ３…とＢ１，
Ｂ２，Ｂ３…を出力する。このパターンデータＡ１，Ａ
２，Ａ３…と、Ｂ１，Ｂ２，Ｂ３…を高速変換部１６を
構成するゲートＧ１とＧ２の各一方の入力端子に供給す
る。ゲート回路Ｇ１とＧ２の各他方の入力端子にはクロ
ック及び選択信号発生部１５から図８ＡとＢに示す選択
信号ＳＡとＳＢが与えられる。この選択信号ＳＡとＳＢ
はパターンデータＡ１，Ａ２，Ａ３…とＢ１，Ｂ２，Ｂ
３…の発生周期の２倍の周波数に選定され、ゲートＧ１
とＧ２をパターンデータの２倍の速度で切替る。従って
オアゲートＯＲからは図８Ｅに示すパターンデータの２
倍の周波数で変化する高速パターンデータＡＢを得るこ
とができる。
【０００５】この高速パターンデータＡＢを波形整形部
１２で高速パターン信号に変換し、また論理比較部１３
に期待値データとして与えて被試験メモリＤＵＴを試験
している。ところで、一般にＤＲＡＭと呼ばれているダ
イナミック・ランダム・アクセス・メモリでは、デバイ
スの構造上、一定時間内に一度もアクセスされないメモ
リセルの記憶内容は消えてしまうという特性を持ってい
る。従って、ＤＲＡＭを試験する試験装置でもメインと
なるパターン信号の書込読出動作に加えて、一定時間毎
にリフレッシュ動作を行なわせている。
１２で高速パターン信号に変換し、また論理比較部１３
に期待値データとして与えて被試験メモリＤＵＴを試験
している。ところで、一般にＤＲＡＭと呼ばれているダ
イナミック・ランダム・アクセス・メモリでは、デバイ
スの構造上、一定時間内に一度もアクセスされないメモ
リセルの記憶内容は消えてしまうという特性を持ってい
る。従って、ＤＲＡＭを試験する試験装置でもメインと
なるパターン信号の書込読出動作に加えて、一定時間毎
にリフレッシュ動作を行なわせている。
【０００６】図９Ａにパターン発生器１１の動作を制御
するための試験パターン発生用のメインとなるプログラ
ムの概要を、図９Ｂにリフレッシュモード時に動作する
プログラムの概要を示す。メインルーチンＡでは前半の
ルーチンＬ１で被試験メモリＤＵＴの全アドレスに例え
ば「０」を書き込む動作を行なっている。つまり、開始
直後の第１ステップＳＰ１でメイン用番地（アドレス）
を０に設定する。
するための試験パターン発生用のメインとなるプログラ
ムの概要を、図９Ｂにリフレッシュモード時に動作する
プログラムの概要を示す。メインルーチンＡでは前半の
ルーチンＬ１で被試験メモリＤＵＴの全アドレスに例え
ば「０」を書き込む動作を行なっている。つまり、開始
直後の第１ステップＳＰ１でメイン用番地（アドレス）
を０に設定する。
【０００７】ステップＳＰ２では被試験メモリＤＵＴに
０を書き込むパターンデータを発生させる。パターンデ
ータを発生した後に、メイン用番地を１つ加算する。ス
テップＳＰ３ではメイン番地が被試験メモリＤＵＴの最
終番地か否かを判定する。最終番地に達していなければ
ステップＳＰ２に戻り、ステップＳＰ２とＳＰ３のルー
プを繰返す。メイン番地が被試験メモリＤＵＴの最終番
地に達すると、ルーチンＬ２に進む。
０を書き込むパターンデータを発生させる。パターンデ
ータを発生した後に、メイン用番地を１つ加算する。ス
テップＳＰ３ではメイン番地が被試験メモリＤＵＴの最
終番地か否かを判定する。最終番地に達していなければ
ステップＳＰ２に戻り、ステップＳＰ２とＳＰ３のルー
プを繰返す。メイン番地が被試験メモリＤＵＴの最終番
地に達すると、ルーチンＬ２に進む。
【０００８】ルーチンＬ２ではステップＳＰ４でルーチ
ンＬＬで書き込んだ「０」を被試験メモリＤＵＴから読
出すと共に、ステップＳＰ５でその読出した番地に
「１」を書き込むためのパターンデータを発生させ、更
にメイン用番地を１つ加算し、ステップＳＰ６で最終番
地か否かを判定する。従って、各番地毎に「０」を読み
出すと共に、「１」を書き込む動作を最終番地まで繰返
す。
ンＬＬで書き込んだ「０」を被試験メモリＤＵＴから読
出すと共に、ステップＳＰ５でその読出した番地に
「１」を書き込むためのパターンデータを発生させ、更
にメイン用番地を１つ加算し、ステップＳＰ６で最終番
地か否かを判定する。従って、各番地毎に「０」を読み
出すと共に、「１」を書き込む動作を最終番地まで繰返
す。
【０００９】このメインルーチンＡを実行している状態
において、タイマ（メインルーチンＡの開始時点でタイ
マが起動されている）が一定時間を計測すると、メイン
ルーチンＡのどのステップを実行中であっても、割込動
作により図９Ｂに示すリフレッシュルーチンＢに動作権
が引き渡される。リフレッシュルーチンＢではステップ
ＳＰ７で予め設定（メインルーチンＡの開始時に０に設
定されている）されたリフレッシュ番地をアクセス（再
書込動作を実行）し、リフレッシュ番地を１つ加算す
る。ステップＳＰ８でリフレッシュ動作の回数が予め設
定したＮ回（被試験メモリＤＵＴの全番地数の整数分の
１の値）に達したか否かを判定する。ステップＳＰ７と
ＳＰ８をＮ回繰返してメインルーチンＡに戻る。メイン
ルーチンＡに戻る際にリフレッシュ番地の記憶部には、
今までリフレッシュ動作した最後の番地を記憶してお
く。従って再度リフレッシュルーチンＢに戻って来たと
きは、前回リフレッシュ動作を完了した番地の次の番地
からリフレッシュ動作を実行することになる。
において、タイマ（メインルーチンＡの開始時点でタイ
マが起動されている）が一定時間を計測すると、メイン
ルーチンＡのどのステップを実行中であっても、割込動
作により図９Ｂに示すリフレッシュルーチンＢに動作権
が引き渡される。リフレッシュルーチンＢではステップ
ＳＰ７で予め設定（メインルーチンＡの開始時に０に設
定されている）されたリフレッシュ番地をアクセス（再
書込動作を実行）し、リフレッシュ番地を１つ加算す
る。ステップＳＰ８でリフレッシュ動作の回数が予め設
定したＮ回（被試験メモリＤＵＴの全番地数の整数分の
１の値）に達したか否かを判定する。ステップＳＰ７と
ＳＰ８をＮ回繰返してメインルーチンＡに戻る。メイン
ルーチンＡに戻る際にリフレッシュ番地の記憶部には、
今までリフレッシュ動作した最後の番地を記憶してお
く。従って再度リフレッシュルーチンＢに戻って来たと
きは、前回リフレッシュ動作を完了した番地の次の番地
からリフレッシュ動作を実行することになる。
【００１０】図１０にリフレッシュ動作を実行すること
ができるパターン発生器１１の概略の構成を、図１１に
その動作例を示す。パターン発生器１１はパターン発生
命令用メモリＰＡＴＭから読出されるパターン発生命令
に従ってパターン発生部ＰＡＴＳがパターンデータＰＡ
ＴＡ（ディジタル信号）と期待値データＰＡＴＢを出力
する。
ができるパターン発生器１１の概略の構成を、図１１に
その動作例を示す。パターン発生器１１はパターン発生
命令用メモリＰＡＴＭから読出されるパターン発生命令
に従ってパターン発生部ＰＡＴＳがパターンデータＰＡ
ＴＡ（ディジタル信号）と期待値データＰＡＴＢを出力
する。
【００１１】図１１に示すメイン用番地とは図９に示し
たメインルーチンＡを実行中に図１０に示すパターン発
生部ＰＡＴＳが発生するパターンデータＰＡＴＡに付随
して出力されるアドレス信号の番地を示す。またリフレ
ッシュ番地とは図９に示したリフレッシュルーチンＢを
実行中に図１０に示すパターン発生部ＰＡＴＳが発生す
るパターンデータＰＡＴＡに付随して出力されるアドレ
ス信号の番地を示す。図９に示す各ステップＳＰ１，Ｓ
Ｐ２，ＳＰ４，ＳＰ５，ＳＰ７ではプログラムカウンタ
ＰＣＯＮの値ＰＣがそれぞれ図９に示す値ＰＣ＝０，Ｐ
Ｃ＝１，ＰＣ＝２，ＰＣ＝３，ＰＣ＝１０のときに実行
するものとし、これら各ステップＳＰ１，ＳＰ２，ＳＰ
４，ＳＰ５，ＳＰ７で実行する命令は試験実行前に、パ
ターン発生命令用メモリＰＡＴＭ（図１０）に格納して
おく。また、シーケンス制御命令用メモリＳＣＭには図
９に示す各ステップＳＰ３，ＳＰ６，ＳＰ８に示すパタ
ーン発生のシーケンスを決定する命令を試験実行前に格
納しておく。
たメインルーチンＡを実行中に図１０に示すパターン発
生部ＰＡＴＳが発生するパターンデータＰＡＴＡに付随
して出力されるアドレス信号の番地を示す。またリフレ
ッシュ番地とは図９に示したリフレッシュルーチンＢを
実行中に図１０に示すパターン発生部ＰＡＴＳが発生す
るパターンデータＰＡＴＡに付随して出力されるアドレ
ス信号の番地を示す。図９に示す各ステップＳＰ１，Ｓ
Ｐ２，ＳＰ４，ＳＰ５，ＳＰ７ではプログラムカウンタ
ＰＣＯＮの値ＰＣがそれぞれ図９に示す値ＰＣ＝０，Ｐ
Ｃ＝１，ＰＣ＝２，ＰＣ＝３，ＰＣ＝１０のときに実行
するものとし、これら各ステップＳＰ１，ＳＰ２，ＳＰ
４，ＳＰ５，ＳＰ７で実行する命令は試験実行前に、パ
ターン発生命令用メモリＰＡＴＭ（図１０）に格納して
おく。また、シーケンス制御命令用メモリＳＣＭには図
９に示す各ステップＳＰ３，ＳＰ６，ＳＰ８に示すパタ
ーン発生のシーケンスを決定する命令を試験実行前に格
納しておく。
【００１２】図１０に示す分岐番地格納用レジスタＲＧ
２はリフレッシュルーチン図９Ｂの先頭の命令実行時
に、プログラムカウンタＰＣＯＮが示すべき値ＰＣを格
納しておくレジスタである。図９の例ではＰＣ＝１０を
格納した場合を示す。図１０に示すタイマＴＩＭはリフ
レッシュルーチンＢに分岐するまでの時間を測定する手
段として動作する。つまり一定周期のクロックを発生す
るタイマ用発振器ＯＳＣが出力するクロックを計数し、
計数値が一定値に達する毎に同期化回路ＳＹＣに割込信
号を出力する。同期化回路ＳＹＣでは割込信号をタイミ
ング発生部１４ (図６、図７）が出力するタイミング信
号に同期させて分岐命令として解読選択部ＤＥＣに入力
する。
２はリフレッシュルーチン図９Ｂの先頭の命令実行時
に、プログラムカウンタＰＣＯＮが示すべき値ＰＣを格
納しておくレジスタである。図９の例ではＰＣ＝１０を
格納した場合を示す。図１０に示すタイマＴＩＭはリフ
レッシュルーチンＢに分岐するまでの時間を測定する手
段として動作する。つまり一定周期のクロックを発生す
るタイマ用発振器ＯＳＣが出力するクロックを計数し、
計数値が一定値に達する毎に同期化回路ＳＹＣに割込信
号を出力する。同期化回路ＳＹＣでは割込信号をタイミ
ング発生部１４ (図６、図７）が出力するタイミング信
号に同期させて分岐命令として解読選択部ＤＥＣに入力
する。
【００１３】図９に示した例ではパターン発生はプログ
ラムカウンタＰＣＯＮの値を０として開始させる。以
後、プログラムカウンタＰＣＯＮの示す値ＰＣに従って
シーケンス制御命令用メモリＳＣＭが出力する命令を解
読選択部ＤＥＣにて解読し、次のサイクルのプログラム
カウンタＰＣＯＮの値ＰＣを決定してパターン発生のシ
ーケンスを制御する。また、プログラムカウンタＰＣＯ
Ｎの示す値ＰＣに従ってパターン発生命令用メモリＰＡ
ＴＭからパターン発生命令が読出され、このパターン発
生命令に従ってパターン発生部ＰＡＴＳがパターンデー
タＰＡＴＡ及び期待値パターンデータＰＡＴＢを発生す
る。
ラムカウンタＰＣＯＮの値を０として開始させる。以
後、プログラムカウンタＰＣＯＮの示す値ＰＣに従って
シーケンス制御命令用メモリＳＣＭが出力する命令を解
読選択部ＤＥＣにて解読し、次のサイクルのプログラム
カウンタＰＣＯＮの値ＰＣを決定してパターン発生のシ
ーケンスを制御する。また、プログラムカウンタＰＣＯ
Ｎの示す値ＰＣに従ってパターン発生命令用メモリＰＡ
ＴＭからパターン発生命令が読出され、このパターン発
生命令に従ってパターン発生部ＰＡＴＳがパターンデー
タＰＡＴＡ及び期待値パターンデータＰＡＴＢを発生す
る。
【００１４】解読選択部ＤＥＣに同期化回路ＳＹＣから
分岐命令Ｊが入力された場合、解読選択部ＤＥＣはシー
ケンス制御命令用メモリＳＣＭから入力される命令に無
関係に、次のサイクルのプログラムカウンタの値ＰＣを
分岐番地格納用レジスタＲＧ２が示す値この例ではＰＣ
＝１０に設定する。同時にシーケンス制御用メモリＳＣ
Ｍから入力される命令に従った場合に次のサイクルでプ
ログラムカウンタＰＣＯＮの値となるべき値（メイン番
地）図１１の例ではＰＣ＝３を戻り番地格納用レジスタ
ＲＧ１に書き込む。
分岐命令Ｊが入力された場合、解読選択部ＤＥＣはシー
ケンス制御命令用メモリＳＣＭから入力される命令に無
関係に、次のサイクルのプログラムカウンタの値ＰＣを
分岐番地格納用レジスタＲＧ２が示す値この例ではＰＣ
＝１０に設定する。同時にシーケンス制御用メモリＳＣ
Ｍから入力される命令に従った場合に次のサイクルでプ
ログラムカウンタＰＣＯＮの値となるべき値（メイン番
地）図１１の例ではＰＣ＝３を戻り番地格納用レジスタ
ＲＧ１に書き込む。
【００１５】これにより、パターン発生はリフレッシュ
ルーチンＢに分岐する。リフレッシュルーチンＢを実行
中に解読選択部ＤＥＣにシーケンス制御命令用メモリＳ
ＣＭから入力される命令がリフレッシュルーチンＢの終
了を示す場合に、次のサイクルのプログラムカウンタＰ
ＣＯＮの値ＰＣを戻り番地格納用レジスタＲＧ１の示す
値ＰＣ＝３とする。この動作によりパターン発生はメイ
ンルーチンＡに戻る。
ルーチンＢに分岐する。リフレッシュルーチンＢを実行
中に解読選択部ＤＥＣにシーケンス制御命令用メモリＳ
ＣＭから入力される命令がリフレッシュルーチンＢの終
了を示す場合に、次のサイクルのプログラムカウンタＰ
ＣＯＮの値ＰＣを戻り番地格納用レジスタＲＧ１の示す
値ＰＣ＝３とする。この動作によりパターン発生はメイ
ンルーチンＡに戻る。
【００１６】以上の動作を図１１を用いて説明する。図
１１に示すサイクルはパターン発生サイクルを示す。メ
インルーチンＡの開始と共に、タイマＴＩＭが起動され
る。パターン発生サイクル１ではプログラムカウンタＰ
ＣＯＮの値はＰＣ＝０、メイン用番地は不定、リフレッ
シュ用番地は０があることを示している。パターン発生
サイクル２ではメインルーチンＡのステップＳＰ１を実
行することによりプログラムカウンタＰＣＯＮの値はＰ
Ｃ＝１、メイン用番地は０となる。
１１に示すサイクルはパターン発生サイクルを示す。メ
インルーチンＡの開始と共に、タイマＴＩＭが起動され
る。パターン発生サイクル１ではプログラムカウンタＰ
ＣＯＮの値はＰＣ＝０、メイン用番地は不定、リフレッ
シュ用番地は０があることを示している。パターン発生
サイクル２ではメインルーチンＡのステップＳＰ１を実
行することによりプログラムカウンタＰＣＯＮの値はＰ
Ｃ＝１、メイン用番地は０となる。
【００１７】パターン発生サイクル３ではプログラムカ
ウンタＰＣＯＮの値ＰＣはＰＣ＝１であり、メイン用番
地は１つ加算されて１となる。以下この動作を繰返して
パターン発生サイクル６５まで全番地に「０」を書き込
む動作を実行する（ルーチンＬ１を実行する）。パター
ン発生サイクル６５ではメイン用番地は６３となる。こ
の例では被試験メモリＤＵＴの最終の番地を６３とした
場合を示す。従ってその次のパターン発生サイクル６６
ではルーチンＬ２に移りステップＳＰ４とＳＰ５に進
む。ステップＳＰ４とＳＰ５を交互に実行することによ
りプログラムカウンタＰＣＯＮの値はＰＣ＝２とＰＣ＝
３の値を交互に繰返す。
ウンタＰＣＯＮの値ＰＣはＰＣ＝１であり、メイン用番
地は１つ加算されて１となる。以下この動作を繰返して
パターン発生サイクル６５まで全番地に「０」を書き込
む動作を実行する（ルーチンＬ１を実行する）。パター
ン発生サイクル６５ではメイン用番地は６３となる。こ
の例では被試験メモリＤＵＴの最終の番地を６３とした
場合を示す。従ってその次のパターン発生サイクル６６
ではルーチンＬ２に移りステップＳＰ４とＳＰ５に進
む。ステップＳＰ４とＳＰ５を交互に実行することによ
りプログラムカウンタＰＣＯＮの値はＰＣ＝２とＰＣ＝
３の値を交互に繰返す。
【００１８】図１１の例ではパターン発生サイクルが７
０のときタイマＴＩＭが割込信号を発生した場合を示
す。従ってテストサイクル７０の状態で分岐命令を発生
する。このとき解読選択部ＤＥＣは分岐番地格納用レジ
スタＲＧ２に設定した値１０をプログラムカウンタＰＣ
ＯＮに次のサイクルの値として設定する。従って、パタ
ーン発生サイクル７１ではプログラムカウンタＰＣＯＮ
が出力する値はＰＣ＝１０となる。
０のときタイマＴＩＭが割込信号を発生した場合を示
す。従ってテストサイクル７０の状態で分岐命令を発生
する。このとき解読選択部ＤＥＣは分岐番地格納用レジ
スタＲＧ２に設定した値１０をプログラムカウンタＰＣ
ＯＮに次のサイクルの値として設定する。従って、パタ
ーン発生サイクル７１ではプログラムカウンタＰＣＯＮ
が出力する値はＰＣ＝１０となる。
【００１９】また、リフレッシュルーチンＢに移る際
に、戻り番地格納用レジスタＲＧ１には次のプログラム
カウンタＰＣＯＮが出力すべき値この例では「３」を記
憶させる。リフレッシュルーチンＢではプログラムカウ
ンタＰＣＯＮの値ＰＣはＰＣ＝１０のままであり、メイ
ン用番地も「２」に固定され、リフレッシュ用番地が＋
１ずつ増加する。リフレッシュルーチンの実行回数が１
６回に達すると、メインルーチンＡに戻される。このと
き、プログラムカウンタＰＣＯＮの値ＰＣは戻り番地格
納用レジスタＲＧ１に記憶したＰＣ＝３を出力させる。
メインルーチンＡではラストサイクル８７でステップＳ
Ｐ５から実行が開始される。
に、戻り番地格納用レジスタＲＧ１には次のプログラム
カウンタＰＣＯＮが出力すべき値この例では「３」を記
憶させる。リフレッシュルーチンＢではプログラムカウ
ンタＰＣＯＮの値ＰＣはＰＣ＝１０のままであり、メイ
ン用番地も「２」に固定され、リフレッシュ用番地が＋
１ずつ増加する。リフレッシュルーチンの実行回数が１
６回に達すると、メインルーチンＡに戻される。このと
き、プログラムカウンタＰＣＯＮの値ＰＣは戻り番地格
納用レジスタＲＧ１に記憶したＰＣ＝３を出力させる。
メインルーチンＡではラストサイクル８７でステップＳ
Ｐ５から実行が開始される。
【００２０】以上の説明により、図１０に示したパター
ン発生器がメインルーチンＡとリフレッシュルーチンＢ
を交互に実行して正常に動作することが理解できよう。
ン発生器がメインルーチンＡとリフレッシュルーチンＢ
を交互に実行して正常に動作することが理解できよう。
【００２１】
【発明が解決しようとする課題】ところで、図１０に示
したパターン発生器を図７に示したように複数設けて高
速パターンデータを発生させようとした場合には、正常
に動作させることができない不都合が生じる。つまり、
図１０に示したパターン発生器１１を例えば２台並設
し、この２台のパターン発生器１１で図８に示したよう
にパターンデータＡ１，Ａ２，Ａ３…と、パターンデー
タＢ１，Ｂ２，Ｂ３…を発生させ、これら複数のパター
ンデータＡ１，Ａ２，Ａ３…とＢ１，Ｂ２，Ｂ３…を高
速変換部で高速化しようとした場合、２台のパターン発
生器で発生する分岐命令Ｊが異なるパターン発生サイク
ルに発生し、メインルーチンＡからリフレッシュルーチ
ンＢに移るパターン発生サイクルにずれが発生してしま
う不都合が生じる欠点がある。
したパターン発生器を図７に示したように複数設けて高
速パターンデータを発生させようとした場合には、正常
に動作させることができない不都合が生じる。つまり、
図１０に示したパターン発生器１１を例えば２台並設
し、この２台のパターン発生器１１で図８に示したよう
にパターンデータＡ１，Ａ２，Ａ３…と、パターンデー
タＢ１，Ｂ２，Ｂ３…を発生させ、これら複数のパター
ンデータＡ１，Ａ２，Ａ３…とＢ１，Ｂ２，Ｂ３…を高
速変換部で高速化しようとした場合、２台のパターン発
生器で発生する分岐命令Ｊが異なるパターン発生サイク
ルに発生し、メインルーチンＡからリフレッシュルーチ
ンＢに移るパターン発生サイクルにずれが発生してしま
う不都合が生じる欠点がある。
【００２２】図１２はその一例を示す。リフレッシュモ
ードで動作することができるパターン発生器１１Ａと１
１Ｂの２台を並設し、この２台のパターン発生器１１Ａ
と１１Ｂを動作させた場合、この例ではパターン発生器
１１Ｂに設けたタイマが先に割込信号を発生した場合を
示す。つまり、全く同一に構成したタイマであっても、
部品のバラツキ等によって時間の計測値にズレが発生す
る。
ードで動作することができるパターン発生器１１Ａと１
１Ｂの２台を並設し、この２台のパターン発生器１１Ａ
と１１Ｂを動作させた場合、この例ではパターン発生器
１１Ｂに設けたタイマが先に割込信号を発生した場合を
示す。つまり、全く同一に構成したタイマであっても、
部品のバラツキ等によって時間の計測値にズレが発生す
る。
【００２３】図１２の例ではパターン発生器１１Ａでは
パターンサイクル３６の実行中に分岐命令ＪＡが発生
し、パターン発生器１１Ｂではパターン発生サイクル３
４で分岐命令ＪＢが発生した場合を示す。このように分
岐命令ＪＡとＪＢの発生タイミングにズレが発生する
と、一方のパターン発生器１１ＡではメイルルーチンＡ
を実行しているにも係わらず、他方のパターン発生器１
１Ｂは既にリフレッシュルーチンＢを実行し、パターン
データの相関が保てなくなってしまう不都合が生じる。
パターンサイクル３６の実行中に分岐命令ＪＡが発生
し、パターン発生器１１Ｂではパターン発生サイクル３
４で分岐命令ＪＢが発生した場合を示す。このように分
岐命令ＪＡとＪＢの発生タイミングにズレが発生する
と、一方のパターン発生器１１ＡではメイルルーチンＡ
を実行しているにも係わらず、他方のパターン発生器１
１Ｂは既にリフレッシュルーチンＢを実行し、パターン
データの相関が保てなくなってしまう不都合が生じる。
【００２４】この発明の目的はリフレッシュルーチンを
実行することができるパターン発生器を、複数動作させ
ても正常に動作させることができる高速パターン発生器
の構成を提供しようとするものである。
実行することができるパターン発生器を、複数動作させ
ても正常に動作させることができる高速パターン発生器
の構成を提供しようとするものである。
【００２５】
【課題を解決するための手段】この発明では、共通のシ
ーケンス制御部によって複数のパターン発生部を制御
し、これら複数のパターン発生部から複数のパターンデ
ータを発生させ、この複数のパターンデータを高速変換
部で高速化して高速パターンデータに変換し、このパタ
ーンデータを波形整形回路で高速パターン信号に変換し
て被試験メモリに与える構成としたものである。
ーケンス制御部によって複数のパターン発生部を制御
し、これら複数のパターン発生部から複数のパターンデ
ータを発生させ、この複数のパターンデータを高速変換
部で高速化して高速パターンデータに変換し、このパタ
ーンデータを波形整形回路で高速パターン信号に変換し
て被試験メモリに与える構成としたものである。
【００２６】従って、この発明によれば、共通のシーケ
ンス制御部によって複数のパターン発生部を制御する構
成としたから、各パターン発生部に与えられる制御命令
の内容の相関が狂うような状況が発生することはない。
ンス制御部によって複数のパターン発生部を制御する構
成としたから、各パターン発生部に与えられる制御命令
の内容の相関が狂うような状況が発生することはない。
【００２７】
【発明の実施の形態】図１にこの発明による半導体メモ
リ試験装置に用いる高速パターン発生器の構成を、図２
にその動作プログラムの概要を示す。図１に示すように
この発明では共通のシーケンス制御部ＳＣによって複数
のパターン発生部を制御するように構成するものであ
る。図１の例では共通のシーケンス制御部ＳＣに２台の
パターン発生部ＡとＢを接続した場合を示す。
リ試験装置に用いる高速パターン発生器の構成を、図２
にその動作プログラムの概要を示す。図１に示すように
この発明では共通のシーケンス制御部ＳＣによって複数
のパターン発生部を制御するように構成するものであ
る。図１の例では共通のシーケンス制御部ＳＣに２台の
パターン発生部ＡとＢを接続した場合を示す。
【００２８】ここでメインルーチンＡにおいて例えば図
３に示すようにパターン発生サイクル３５を実行中にタ
イマＴＩＭが所定時間を計測すると同期化回路ＳＹＣか
ら解読選択部ＤＥＣに分岐命令Ｊが入力される。この結
果、解読選択部ＤＥＣはプログラムカウンタＰＣＯＮに
分岐番地用レジスタＲＧ２にストアした値１０を入力
し、プログラムカウンタＰＣＯＮの値ＰＣをＰＣ＝１０
に変更させる。
３に示すようにパターン発生サイクル３５を実行中にタ
イマＴＩＭが所定時間を計測すると同期化回路ＳＹＣか
ら解読選択部ＤＥＣに分岐命令Ｊが入力される。この結
果、解読選択部ＤＥＣはプログラムカウンタＰＣＯＮに
分岐番地用レジスタＲＧ２にストアした値１０を入力
し、プログラムカウンタＰＣＯＮの値ＰＣをＰＣ＝１０
に変更させる。
【００２９】プログラムカウンタＰＣＯＮの値ＰＣがＰ
Ｃ＝１０の場合はシーケンス制御部ＳＣは図２Ｂに示す
リフレッシュルーチンＢのステップＳＰ８を実行する。
第１回目の分岐動作時は初期設定値としてパターン発生
器Ａではリフレッシュ用番地が０に設定されているか
ら、パターン発生部Ａでは０番地をリフレッシュし、リ
フレッシュ番地に２を加え、リフレッシュ番地を２にす
る。
Ｃ＝１０の場合はシーケンス制御部ＳＣは図２Ｂに示す
リフレッシュルーチンＢのステップＳＰ８を実行する。
第１回目の分岐動作時は初期設定値としてパターン発生
器Ａではリフレッシュ用番地が０に設定されているか
ら、パターン発生部Ａでは０番地をリフレッシュし、リ
フレッシュ番地に２を加え、リフレッシュ番地を２にす
る。
【００３０】パターン発生部Ｂではリフレッシュ番地は
初期設定値として１番地が設定されているから、１番地
をリフレッシュし、１番地に２を加えリフレッシュ番地
を３とする。ステップＳＰ８を所定回数例えば８回繰返
すとリフレッシュ番地は１６まで進み、ステップＳＰ９
でその回数を検出し、メインルーチンＡに戻る。
初期設定値として１番地が設定されているから、１番地
をリフレッシュし、１番地に２を加えリフレッシュ番地
を３とする。ステップＳＰ８を所定回数例えば８回繰返
すとリフレッシュ番地は１６まで進み、ステップＳＰ９
でその回数を検出し、メインルーチンＡに戻る。
【００３１】このようにパターン発生サイクル３５で分
岐命令Ｊが発生したとすると、パターン発生部ＡとＢは
パターン発生サイクル３５で実行すべきパターン発生命
令（ステップＳＰ５）を実行した後に、リフレッシュル
ーチンＢに分岐し、リフレッシュ動作を実行する。更
に、リフレッシュルーチンＢからメインルーチンＡに戻
る際も、パターン発生サイクル３５を実行後のメイン用
番地ＡとＢが「２」と「３」の状態から開始され、相関
は保たれる。
岐命令Ｊが発生したとすると、パターン発生部ＡとＢは
パターン発生サイクル３５で実行すべきパターン発生命
令（ステップＳＰ５）を実行した後に、リフレッシュル
ーチンＢに分岐し、リフレッシュ動作を実行する。更
に、リフレッシュルーチンＢからメインルーチンＡに戻
る際も、パターン発生サイクル３５を実行後のメイン用
番地ＡとＢが「２」と「３」の状態から開始され、相関
は保たれる。
【００３２】図４にこの発明による高速パターン発生器
を用いて半導体メモリ試験装置の構成を示す。図７と対
応する部分には同一符号を付して示す。パターン発生器
１１は図１で説明したようにパターン発生部ＡとＢを有
し、これら２つのパターン発生部Ａ及びＢから図５Ａと
Ｂに示すパターンデータＤ１，Ｄ３，Ｄ５…とＤ２，Ｄ
４，Ｄ６…が出力される。
を用いて半導体メモリ試験装置の構成を示す。図７と対
応する部分には同一符号を付して示す。パターン発生器
１１は図１で説明したようにパターン発生部ＡとＢを有
し、これら２つのパターン発生部Ａ及びＢから図５Ａと
Ｂに示すパターンデータＤ１，Ｄ３，Ｄ５…とＤ２，Ｄ
４，Ｄ６…が出力される。
【００３３】このパターンデータＤ１，Ｄ３，Ｄ５…と
Ｄ２，Ｄ４，Ｄ６…が高速変換部１６で高速化され図５
Ｃに示す２倍の周波数を持つ高速パターンデータＤ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５…に変換される。この高速パタ
ーンデータＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…が波形整形
部１２に入力され、高速パターン信号（アナログ信号）
に変換され、被試験メモリＤＵＴに入力され、被試験メ
モリＤＵＴに書き込まれる。
Ｄ２，Ｄ４，Ｄ６…が高速変換部１６で高速化され図５
Ｃに示す２倍の周波数を持つ高速パターンデータＤ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５…に変換される。この高速パタ
ーンデータＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…が波形整形
部１２に入力され、高速パターン信号（アナログ信号）
に変換され、被試験メモリＤＵＴに入力され、被試験メ
モリＤＵＴに書き込まれる。
【００３４】被試験メモリＤＵＴは書き込み速度と同一
の速度で読み出され、高速読み出し信号Ｒ１，Ｒ２，Ｒ
３，Ｒ４，Ｒ５…（図５Ｄ）が出力される。この高速読
み出し信号Ｒ１，Ｒ２，Ｒ３，Ｒ４…は低速変換部１７
で図５ＥとＦに示す低速読み出し信号Ｒ１，Ｒ３，Ｒ５
…とＲ２，Ｒ４，Ｒ６…に変換され、この低速読み出し
信号Ｒ１，Ｒ３，Ｒ５…とＲ２，Ｒ４，Ｒ６…が論理比
較部１３Ａと１３Ｂに供給される。論理比較部１３Ａと
１３Ｂにはパターン発生器１１の２台のパターン発生部
ＡとＢから図５ＧとＨに示す低速の期待値信号Ｅ１，Ｅ
３，Ｅ５…とＥ２，Ｅ４が与えられ論理比較される。
の速度で読み出され、高速読み出し信号Ｒ１，Ｒ２，Ｒ
３，Ｒ４，Ｒ５…（図５Ｄ）が出力される。この高速読
み出し信号Ｒ１，Ｒ２，Ｒ３，Ｒ４…は低速変換部１７
で図５ＥとＦに示す低速読み出し信号Ｒ１，Ｒ３，Ｒ５
…とＲ２，Ｒ４，Ｒ６…に変換され、この低速読み出し
信号Ｒ１，Ｒ３，Ｒ５…とＲ２，Ｒ４，Ｒ６…が論理比
較部１３Ａと１３Ｂに供給される。論理比較部１３Ａと
１３Ｂにはパターン発生器１１の２台のパターン発生部
ＡとＢから図５ＧとＨに示す低速の期待値信号Ｅ１，Ｅ
３，Ｅ５…とＥ２，Ｅ４が与えられ論理比較される。
【００３５】尚、この例では論理比較部１３Ａと１３Ｂ
を２台設けた例を示したが、高速動作する論理比較部を
用意すれば図７に示したと同様に１台の論理比較部で論
理比較することができる。その場合は低速変換部１７は
不要となり、高速変換部１６で得られた高速パターンデ
ータ（図５Ｃ）を期待値信号として利用すればよい。ま
た、上述では共通のシーケンス制御部ＳＣに対して２台
のパターン発生部ＡとＢを設けた例を説明したが、２台
に限らず２台より上の数に選定することができる。この
数を多く採る程更に高速のパターン発生器を構成するこ
とができる。
を２台設けた例を示したが、高速動作する論理比較部を
用意すれば図７に示したと同様に１台の論理比較部で論
理比較することができる。その場合は低速変換部１７は
不要となり、高速変換部１６で得られた高速パターンデ
ータ（図５Ｃ）を期待値信号として利用すればよい。ま
た、上述では共通のシーケンス制御部ＳＣに対して２台
のパターン発生部ＡとＢを設けた例を説明したが、２台
に限らず２台より上の数に選定することができる。この
数を多く採る程更に高速のパターン発生器を構成するこ
とができる。
【００３６】
【発明の効果】以上説明したように、この発明によれば
共通のシーケンス制御部ＳＣによって複数のパターン発
生部を制御して複数のパターンデータを発生させ、この
複数のパターンデータを高速化して高速パターンデータ
を得る構造を採ったから、各パターン発生部ＡとＢはタ
イマＴＩＭによって分岐命令を受けても同一パターン発
生サイクルを実行中に分岐命令を受け、リフレッシュ動
作に入る。従ってパターン発生部ＡとＢが発生するパタ
ーン発生命令は相関が保持され、連続したパターン信号
を発生させることができる。
共通のシーケンス制御部ＳＣによって複数のパターン発
生部を制御して複数のパターンデータを発生させ、この
複数のパターンデータを高速化して高速パターンデータ
を得る構造を採ったから、各パターン発生部ＡとＢはタ
イマＴＩＭによって分岐命令を受けても同一パターン発
生サイクルを実行中に分岐命令を受け、リフレッシュ動
作に入る。従ってパターン発生部ＡとＢが発生するパタ
ーン発生命令は相関が保持され、連続したパターン信号
を発生させることができる。
【００３７】よってリフレッシュルーチンを実行するパ
ターン発生器でも高速パターンを発生させることができ
る利点が得られる。
ターン発生器でも高速パターンを発生させることができ
る利点が得られる。
【図１】この発明による高速パターン発生器の一実施例
を説明するためのブロック図。
を説明するためのブロック図。
【図２】図１に示した高速パターン発生器を動作させる
ためのプログラムの概要を説明するための図。
ためのプログラムの概要を説明するための図。
【図３】図１の動作を説明するための図。
【図４】この発明による高速パターン発生器の実用状態
の一例を説明するためのブロック図。
の一例を説明するためのブロック図。
【図５】図４に示した実用状態における動作を説明する
ための波形図。
ための波形図。
【図６】従来の技術を説明するための図。
【図７】従来の高速メモリ試験装置の一例を説明するた
めのブロック図。
めのブロック図。
【図８】図７に示した実施例の動作を説明するための波
形図。
形図。
【図９】図７に示した実施例に用いるプログラムの概要
を説明するためのフローチャート。
を説明するためのフローチャート。
【図１０】従来のパターン発生器の内部の構成を説明す
るためのブロック図。
るためのブロック図。
【図１１】図１０に示したプログラムに従って動作した
場合のパターン発生サイクルと、プログラムカウンタの
値ＰＣ、メイン用番地、リフレッシュ用番地の値の相互
の間の関連を説明するための図。
場合のパターン発生サイクルと、プログラムカウンタの
値ＰＣ、メイン用番地、リフレッシュ用番地の値の相互
の間の関連を説明するための図。
【図１２】従来の技術で発生する不都合を説明するため
の図。
の図。
【符号の説明】 １１ パターン発生器 ＳＣ シーケンス制御部 ＰＣＯＮ プログラムカウンタ ＳＣＭ シーケンス制御命令用メモリ ＤＥＣ 解読選択部 ＴＩＭ タイマ ＳＹＣ 同期化回路 Ａ，Ｂ パターン発生部 ＰＡＴＭ パターン発生命令用メモリ ＰＡＴＳ パターン発生制御部 １３Ａ，１３Ｂ 論理比較部 １６ 高速変換部 １７ 低速変換部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１１月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】ルーチンＬ２ではステップＳＰ４でルーチ
ンＬ１で書き込んだ「０」を被試験メモリＤＵＴから読
出すと共に、ステップＳＰ５でその読出した番地に
「１」を書き込むためのパターンデータを発生させ、更
にメイン用番地を１つ加算し、ステップＳＰ６で最終番
地か否かを判定する。従って、各番地毎に「０」を読み
出すと共に、「１」を書き込む動作を最終番地まで繰返
す。
ンＬ１で書き込んだ「０」を被試験メモリＤＵＴから読
出すと共に、ステップＳＰ５でその読出した番地に
「１」を書き込むためのパターンデータを発生させ、更
にメイン用番地を１つ加算し、ステップＳＰ６で最終番
地か否かを判定する。従って、各番地毎に「０」を読み
出すと共に、「１」を書き込む動作を最終番地まで繰返
す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】図４にこの発明による高速パターン発生器
を用いた半導体メモリ試験装置の構成を示す。図７と対
応する部分には同一符号を付して示す。パターン発生器
１１は図１で説明したようにパターン発生部ＡとＢを有
し、これら２つのパターン発生部Ａ及びＢから図５Ａと
Ｂに示すパターンデータＤ１，Ｄ３，Ｄ５…とＤ２，Ｄ
４，Ｄ６…が出力される。
を用いた半導体メモリ試験装置の構成を示す。図７と対
応する部分には同一符号を付して示す。パターン発生器
１１は図１で説明したようにパターン発生部ＡとＢを有
し、これら２つのパターン発生部Ａ及びＢから図５Ａと
Ｂに示すパターンデータＤ１，Ｄ３，Ｄ５…とＤ２，Ｄ
４，Ｄ６…が出力される。
Claims (2)
- 【請求項１】 Ａ．パターン発生用のシーケンス制御を
実行するシーケンス制御部と、 Ｂ．このシーケンス制御部によって制御される複数のパ
ターン発生部と、 Ｃ．この複数のパターン発生部から出力されるパターン
データを多重化し、高速パターン信号を得る高速変換部
と、 Ｄ．この高速変換部で変換された高速パターンデータを
実波形を持つパターン信号に変換する波形整形部と、 Ｅ．被試験メモリの読出出力を上記パターン発生部から
出されるパターンデータと同一の速度の複数の信号に変
換する低速変換部と、 Ｆ．低速変換部で変換された複数の信号を上記パターン
発生部から出力される期待値と論理比較する複数の論理
比較部と、 によって構成したことを特徴とする半導体メモリ試験装
置。 - 【請求項２】 Ａ．パターン発生用のシーケンス制御を
実行するシーケンス制御部と、 Ｂ．このシーケンス制御部によって制御される複数のパ
ターン発生部と、 Ｃ．この複数のパターン発生部から出力されるパターン
データを多重化し、高速パターン信号を得る高速変換部
と、 Ｄ．この高速変換部で変換された高速パターンデータを
実波形を持つパターン信号に変換する波形整形部と、 Ｅ．被試験メモリから読出された信号と上記高速変換部
から出力される高速期待値とを比較する論理比較部と、 によって構成したことを特徴とする半導体メモリ試験装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27596396A JP3552184B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体メモリ試験装置 |
| US08/953,518 US6138259A (en) | 1996-10-18 | 1997-10-17 | Semiconductor memory testing apparatus |
| KR1019970053506A KR100295982B1 (ko) | 1996-10-18 | 1997-10-18 | 반도체메모리시험장치 |
| DE19746302A DE19746302A1 (de) | 1996-10-18 | 1997-10-20 | Testvorrichtung für Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27596396A JP3552184B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125095A true JPH10125095A (ja) | 1998-05-15 |
| JP3552184B2 JP3552184B2 (ja) | 2004-08-11 |
Family
ID=17562868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27596396A Expired - Fee Related JP3552184B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体メモリ試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6138259A (ja) |
| JP (1) | JP3552184B2 (ja) |
| KR (1) | KR100295982B1 (ja) |
| DE (1) | DE19746302A1 (ja) |
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| JP2004111029A (ja) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびメモリのテスト方法 |
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| KR100959609B1 (ko) | 2003-02-14 | 2010-05-27 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 시험 회로, 반도체 기억 장치 및 반도체 시험 방법 |
| JP2011501343A (ja) * | 2007-10-24 | 2011-01-06 | インターナショナル・トレーディング・アンド・テクノロジー・カンパニー・リミテッド | 半導体テストパターン信号の逓倍装置 |
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| JP4146965B2 (ja) * | 1999-05-17 | 2008-09-10 | 株式会社アドバンテスト | 遅延信号生成装置および半導体試験装置 |
| WO2001095117A2 (en) * | 2000-06-06 | 2001-12-13 | Igor Anatolievich Abrosimov | Data processing system for high speed memory test |
| US7577939B2 (en) * | 2003-06-27 | 2009-08-18 | International Business Machines Corporation | Method, system and program product for sharing source code over a network |
| JP4416446B2 (ja) * | 2003-07-16 | 2010-02-17 | 株式会社アドバンテスト | シフトクロック発生装置、タイミング発生器、及び試験装置 |
| KR100788913B1 (ko) * | 2005-11-18 | 2007-12-27 | 주식회사디아이 | 반도체 장치의 테스트 시스템을 위한 전치 분기 패턴 발생장치 |
| JP5113617B2 (ja) * | 2008-05-09 | 2013-01-09 | 株式会社アドバンテスト | メモリの試験装置および試験方法 |
| US10957376B1 (en) * | 2019-12-18 | 2021-03-23 | Winbond Electronics Corp. | Refresh testing circuit and method |
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| JPH04218785A (ja) * | 1990-12-19 | 1992-08-10 | Advantest Corp | Ｉｃ試験装置 |
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-
1996
- 1996-10-18 JP JP27596396A patent/JP3552184B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-17 US US08/953,518 patent/US6138259A/en not_active Expired - Fee Related
- 1997-10-18 KR KR1019970053506A patent/KR100295982B1/ko not_active IP Right Cessation
- 1997-10-20 DE DE19746302A patent/DE19746302A1/de not_active Withdrawn
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