JP2011501343A - 半導体テストパターン信号の逓倍装置 - Google Patents

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Abstract

本発明は複数のパターン信号に対してそれぞれ異なるパターン体系を有するように、まず、エンコーディング(ｅｎｃｏｄｉｎｇ)し、このようにエンコーディングされた複数のパターン信号を排他的論理合演算(ＸＯＲ)方式で逓倍して１つのパターン信号を生成することにより、逓倍前／後のパターン信号の関係が分かるようにした半導体テストパターン信号の逓倍装置に関する。また、本発明の半導体テストパターン信号の逓倍装置は、半導体テストパターン信号を複数個に分離して同時に出力するパターン信号分離／出力手段及び、上記パターン信号分離／出力手段から入力される複数の分離信号を、分離される以前の上記半導体テストパターン信号に還元して被試験半導体にテストパターンを記録するドライバーに出力するが、上記分離信号の周波数帯域より予め決まった周波数帯域に逓倍して出力するパターン信号還元／逓倍手段とを含んでなる。

Description

本発明は半導体テストパターン信号の逓倍装置に関するものであって、特に複数のパターン信号に対してそれぞれ異なるパターン体系を有するように、まずエンコーディング(encoding)し、このようにエンコーディングされた複数のパターン信号を排他的論理合演算(ＸＯＲ)方式で逓倍して１つのパターン信号を生成することにより、逓倍前／後のパターン信号の関係が分かるようにした半導体テストパターン信号の逓倍装置に関する。
周知のように、半導体製造工程によって製造された半導体は、製造の後、その特性に応じて正確に動作するかどうかのテスト過程を経ることになる。このような半導体テストは半導体テストシステムにより行われるが、従来の半導体テストシステムについては下記の図１乃至図５を通じてさらに詳しく説明する。
図１は従来の半導体テストシステムを示した斜視図であり、図２は従来の半導体テストヘッダー装置を概略的に示した概要図であり、図３は従来の半導体テストパターン信号の逓倍装置を概略的に示した概要図であり、図４及び図５は各々従来の半導体テストパターン信号の逓倍装置における信号波形を示した例示図である。
図１に示めすように、従来の半導体テストシステムは半導体をテストするテストヘッド２と、複数の半導体を移送してテストが行われるようにし、テストヘッド２によるテスト結果によって半導体を分類して積載するハンドラー３と、テストヘッド２とハンドラー３との間に介在されて、半導体とテストヘッド２との間の電気的な連結を確立するハイフィックス(ＨＩＦＩＸ)ボード１とを含んでなることができる。すなわち、(ｍｘｎ)行列のソケットが配列されたハイフィックスボード１とハンドラー３のテスト部(ｔｅｓｔ ｓｉｔｅ)とが整合した状態で、テストトレイ上のインサート内に安着された半導体とハイフィックスボード１上のソケットとが互いに接触することにより(ｍｘｎ)個の半導体が同時にテストされる。
一方、図２に示めすように、テストヘッド２は単一のテストヘッド基板とその一面又は両面に搭載された各種回路素子とを含んでなるが、このようなテストヘッド基板は、半導体テストのための決まったテストパターン信号を発生させるＰＧ(Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｅｒ)１０と、ＰＧ１０から出力されるテストパターン信号をＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)５０に記録するドライバー３１と、ＤＵＴ５０により読み取られたテストパターンの読取信号と該当の半導体の特性に対応される基準信号を比べてその比較値を出力するコンパレータ３３を含むＰＥ(Ｐｉｎ Ｅｌｅｃｔｒｏｎｉｃ)部３０と、半導体テストシステムを制御する制御コンピューター５と、テストヘッド２のインターフェースのためのインターフェース部７０とから構成される。
ここで、ＰＥ部３０とは、ＤＵＴ５０に具備される半導体に直接テストパターンによる電流及び電圧を印加する回路である。また、ＰＧ１０のテストパターン信号発生部によりテストパターン信号が出力されると、ＰＥ部３０のドライバー３１は該当のテストパターン信号を、通常、ＢＧＡ(Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ)タイプのＤＵＴ５０に具備されたテスト対象半導体に記録することになる。このように記録されたパターン信号はＤＵＴ５０により読み取られてコンパレータ３３に出力されることになり、コンパレータ３３はテストパターンの読取信号と基準信号を比べた結果による比較信号をインターフェース部７０を通じて制御コンピューター５へ送信し、制御コンピューター５は該当の比較信号を分析して該当の半導体がその特性に合うように正確に動作するかどうか検査することができる。
一方、半導体テストシステムはその製造社別に互いに異なる周波数帯域を有する信号を通じて駆動されている。例えば、半導体テストシステムが１ＧＨｚで動作する場合、ＰＧ１０を通じて出力されるテストパターン信号も１ＧＨｚの周波数を有しなけばならず、ＰＧ１０を通じて出力されるデジタル信号である１ＧＨｚのテストパターン信号はＰＥ部３０を経て１ＧＨｚのアナログ信号に変換されて、ＤＵＴに記録されることになる。
しかし、１ＧＨｚのような高周波を処理するための回路設計技術は高度の技術が求められるのはもちろん、その製作費用もたくさん必要となって半導体テストシステムの製作費用の増加をもたらすことがある。
このような問題点により、従来の半導体テストシステム製作社はＰＧ１０をＡＳＩＣ(ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ)またはＦＰＧＡ(ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ)で具現するが、ＰＧ１０内部では低周波のテストパターン信号を出力し、ＡＳＩＣやＦＰＧＡ終端でこれを逓倍(Ｍｕｌｔｉｐｌｅｘ)して半導体テストシステムで所望の周波数帯域の信号を出力する半導体テストパターン信号の逓倍装置を使用している。
すなわち、図３に示めすように、従来の半導体テストパターン信号の逓倍装置６０は第１テストパターン信号発生部(Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ １;以下、ＰＧ１)６１と、第２テストパターン信号発生部(Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ ２;以下、ＰＧ２)６２と、ＰＧ１(６１)から入力されるパターン信号とタイミング(ｔｉｍｉｎｇ)信号を結合して出力する第１フォーマッタ(Ｆｏｒｍａｔｔｅｒ １;以下、Ｆ１)６３と、ＰＧ２(６２)から入力されるパターン信号と第１フォーマッタ６３で生成するものとは異なるタイミング信号を結合して出力する第２フォーマッタ(Ｆｏｒｍａｔｔｅｒ ２;以下、Ｆ２)６４及び、Ｆ１(６３)とＦ２(６４)から入力される信号をＸＯＲしてドライバー３１に出力するＸＯＲ論理回路部６７とを含んでなる。ここで、Ｆ１(６３)とＦ２(６４)で生成されるタイミング信号は相互１８０゜の位相差を有するものである。
このような逓倍装置６０における信号波形を見れば、図４に示めすように、ＰＧ１(６１)とＰＧ２(６２)が同一なパターン信号を発生する場合には逓倍前／後のパターン信号の関係が分かる。すなわち、ＸＯＲ論理回路部６７によって逓倍されたパターン信号Ｄは周波数帯域が増幅されただけで、信号波形の形態はパターン信号発生部６１、６２から出力されるパターン信号と同一なものであることが分かる。すなわち、Ｆ１(６３)とＦ２(６４)でそれぞれ出力される信号が同一の形態でありながら１８０゜位相差を有していると、デューティ比(ｄｕｔｙ−ｒａｔｉｏ)が５０％である２倍の周波数を有する波形がＸＯＲ論理回路部６７で生成されるのである。
一方、図５に示めすように、従来の半導体テストパターン信号逓倍装置によれば、ＰＧ１(６１)とＰＧ２(６２)が互に異なるパターン信号を発生させる場合には、逓倍されたパターン信号Ｄから逓倍される前のパターン信号の形態を予測しにくいという問題があった。すなわち、使用者から求められるパターン信号をＰＧ１とＰＧ２を通じて交互に出そうとすると、図４に示めすように、ＰＧ１とＰＧ２で出力される信号は同一であるしかない問題があった。もし、同一でない不規則的な信号を出力しようとすると、互いに異なるＰＧ２とＰＧ１でそれぞれ異なるように出力された値を予測する任意のパターンプログラムを作成しなければならない不便がある。しかし、このようなパターンプログラムが適用されるとしてもＰＧ１及びＰＧ２それぞれの出力値を１００％完璧に予測することができない場合には、不規則な信号のパターンを生成することができないという問題を有していた。
本発明は前述の問題点を解決するために案出されたものであって、半導体テストシステムで要求するパターン信号を複数のパターン信号発生部により交互に同時に出し、このように分離されたパターン信号を元のパターン信号に逓倍して出力するようにした半導体テストパターン信号の逓倍装置を提供することにその目的がある。
前述の目的を達成するために、本発明の半導体テストパターン信号の逓倍装置は、半導体テストパターン信号を複数個に分離して同時に出力するパターン信号分離／出力手段及び、上記パターン信号分離／出力手段から入力される複数の分離信号を、分離される以前の上記半導体テストパターン信号に還元して被試験半導体にテストパターンを記録するドライバーに出力するが、上記分離信号の周波数帯域より予め決まった周波数帯域に逓倍して出力するパターン信号還元／逓倍手段を含んでなる。
前述の構成において、上記パターン信号分離／出力手段は、半導体テストパターン信号で予め決まった部分を発生させて出力する第１パターン信号発生部及び、半導体テストパターン信号で上記第１パターン信号発生部で出力されるものとは異なる部分を発生させて出力する第２パターン信号発生部とを含んでなることが望ましい。また、上記パターン信号還元／逓倍手段は、上記第１パターン信号発生部と上記第２パターン信号発生部から入力される信号をそれぞれ異なるパターン体系に変換して出力するエンコーダー部と、上記エンコーダー部から入力される信号にタイミング値を結合して出力する第１フォーマッタと、上記エンコーダー部から入力される信号に上記第１フォーマッタが生成するものとは異なるタイミング値を結合して出力する第２フォーマッタと、上記第１フォーマッタ及び上記第２フォーマッタから入力される信号を逓倍して１つの信号で出力する周波数逓倍部とを含んでなることが望ましい。
また、上記第１フォーマッタ及び上記第２フォーマッタで生成されるタイミング値は相互１８０゜の位相差を有することができる。
また、上記エンコーダー部は、第１パターン信号発生部から入力される信号とバッファー部から入力される信号を論理演算して出力する第１エンコーディング部と、上記第１エンコーディング部から入力される信号と上記第２パターン信号発生部から入力される信号を論理演算して出力する第２エンコーディング部及び、周期的に発生されるクロック信号に合わせて上記第２エンコーディング部から入力される信号を上記第１エンコーディング部に伝達するバッファー部とを含んでなることが望ましい。
また、上記第１エンコーディング部及び上記第２エンコーディング部はＸＯＲ論理回路素子で具現され、上記バッファー部はＤ−フリップフロップ素子で具現されることが望ましい。
本発明の半導体テストパターン信号の逓倍装置によれば、半導体テストシステムで求められるパターン信号を複数のパターン信号発生部によって交互に同時に出し、このように分離されたパターン信号を元のパターン信号に逓倍して出力するようにすることで、パターン信号の逓倍に必要となる時間を減らすことができる効果がある。
従来の半導体テストシステムを示した斜視図である。 従来の半導体テストヘッダー装置を概略的に示した概要図である。 従来の半導体テストパターン信号の逓倍装置を概略的に示した概要図である。 従来の半導体テストパターン信号の逓倍装置における信号波形を示した例示図である。 従来の半導体テストパターン信号の逓倍装置における信号波形を示した例示図である。 本発明の一実施例による半導体テストパターン信号の逓倍装置の電気的なブロック構成図である。 図６で示した半導体テストパターン信号の逓倍装置における信号波形を示した例示図である。 本発明による半導体テストパターン信号の逓倍装置による逓倍前／後のパターン信号関係を示した真理表である。
以下には添付した図面を参照し、本発明の望ましい実施例に基づいて半導体テストパターン信号の逓倍装置について詳説する。
図６は本発明の一実施例による半導体テストパターン信号の逓倍装置の電気的なブロック構成図であり、図７は図６で示した半導体テストパターン信号の逓倍装置における信号波形を示した例示図であり、図８は本発明による半導体テストパターン信号の逓倍装置による逓倍前／後のパターン信号関係を示した真理表である。
図６に示すように、本発明による半導体テストパターン信号の逓倍装置(以下、略して「逓倍装置」という)１００は、大きくは、半導体テストパターン信号を複数個に分離して同時に出力するパターン信号分離／出力手段及び、上記パターン信号分離／出力手段から入力される複数の分離信号を、分離される以前の上記半導体テストパターン信号に還元して被試験半導体にテストパターンを記録するドライバーに出力するが、上記分離信号の周波数帯域より予め決まった周波数帯域に逓倍して出力するパターン信号還元／逓倍手段とを含んでなるところ、これを具体的に見れば下記の通りである。
上述の構成において、パターン信号分離／出力手段は、第１及び第２のパターン信号発生部(以下、それぞれを「ＰＧ１」及び「ＰＧ２」という)１１０、１２０を含んでなる。また、上記パターン信号還元／逓倍手段は、エンコーダー部１３０と、第１フォーマッタ(以下、「Ｆ１」という)１４０と、第２フォーマッタ(以下、「Ｆ２」という)１５０及び、周波数逓倍部１６０とをさらに含んでなる。
ここで、ＰＧ１(１１０)は半導体テストパターン信号で予め決まった部分を出力するものであり、ＰＧ２(１２０)はＰＧ１(１１０)で出力されるものとは異なる部分を出力するものである。言わば、最初の周期間のパターン信号はＰＧ１(１１０)で出力され、次の周期間のパターン信号はＰＧ２(１２０)で出力される、このようにＰＧ１(１１０)とＰＧ２(１２０)が交互にパターン信号を出すものである。
エンコーダー部１３０は、ＰＧ１(１１０)及びＰＧ２(１２０)から入力されるパターン信号をそれぞれ異なるパターン体系に変換して出力するエンコーディング機能を行う。具体的に、エンコーダー部１３０はＰＧ１(１１０)から入力される「ＰＧ１(ｎ)信号」とバッファー部１３５から入力される「Ｅｎ２(ｎ−１)信号」をＸＯＲして出力する第１エンコーディング部(以下、「Ｅｎ１」という)１３１と、Ｅｎ１(１３１)から入力される「Ｅｎ１(ｎ)信号」とＰＧ２(１２０)から入力される「ＰＧ２(ｎ)信号」をＸＯＲして出力する第２エンコーディング部(以下、「Ｅｎ２」という)１３３及び、周期的に発生されるクロック信号に合わせてＥｎ２(１３３)から入力される信号をＥｎ１(１３１)に伝達するバッファー部１３５とを含んでなることができる。ここで、第１及び第２エンコーディング部１３１、１３３はＸＯＲ論理回路素子で具現され、バッファー部１３５はＤ−フリップフロップ(Ｄａｔａ ｔｒａｎｓｆｅｒ−Ｆ／Ｆ)論理回路素子で具現されることが望ましい。
Ｆ１(１４０)は上記の第１エンコーディング部１３１から入力されるパターン信号とタイミング信号を結合して出力するものであり、Ｆ２(１５０)は上記の第２エンコーディング部１３３から入力されるパターン信号と上記の第１フォーマッタ１４０で生成するものとは異なるタイミング信号を結合して出力するものである。ここで、Ｆ１(１４０)及びＦ２(１５０)で生成されるタイミング信号は相互１８０゜の位相差を有することができる。
周波数逓倍部１６０はＦ１(１４０)及びＦ２(１５０)から入力されるパターン信号を逓倍して１つのパターン信号で出力するものであって、ＸＯＲ論理回路素子で具現されることが望ましい。
このような逓倍装置１００における信号波形を見れば、図５に示めすように、ＰＧ１(１１０)及びＰＧ２(１２０)がそれぞれ異なる形態のパターン信号を発生させて出力しても周波数逓倍部１６０により逓倍されたパターン信号(Ｄ)は周波数帯域が２倍に増幅されただけで、ＰＧ１(１１０)及びＰＧ２(１２０)でそれぞれ出力されるパターン信号と同一であることが分かる。例えば、「Ｔ」という時刻にＰＧ１(１１０)及びＰＧ２(１２０)がそれぞれ「０」と「１」の値を出力し、「Ｔ−１」という時刻にＥｎ２(１３３)が「０」という値を出力したとする場合、Ｅｎ１(１３１)は「０」と「０」をＸＯＲすることになるので「０」を出力し、Ｅｎ２(１３３)は「０」と「１」をＸＯＲすることになるので「１」という値を出力する。これに、Ｆ１(１４０)はＥｎ１(１３１)から入力される信号に予め決まったタイミング値を結合して出力し、Ｆ２(１５０)はＥｎ２(１３３)から入力される信号にＦ１(１４０)で生成されるタイミング値とは１８０゜位相差を有するタイミング値を結合して出力する。すなわち、Ｆ１(１４０)が生成するタイミング値が「０」であれば、Ｆ１(１４０)はＥｎ１(１３１)から入力される信号をそのまま周波数逓倍部１６０に伝達し、Ｆ２(１５０)はＥｎ２(１３３)から入力される信号を半周期シフト(ｓｈｉｆｔ)して周波数逓倍部１６０に伝達する。したがって、周波数逓倍部１６０は一周期の間「０１(ＬＨ)」に該当するパターン信号(Ｄ)を出力する。これを整理すると図８に示めす通りである。
本発明の半導体テストパターン信号の逓倍装置は上述の実施例に限らず、本発明の技術思想が許容する範囲で多様に変形して実施することができる。言わば、上記では２つのＰＧが構成されている半導体テストパターン信号の逓倍装置について説明したが、半導体テストパターン信号の逓倍装置にＰＧを３つ又はその以上に構成することもできる。このようにＰＧを３つ以上構成しようとする場合、図面符号１３０で表記したエンコーダー部をそれに合わせて設計変更すれば良い。
１：ハイフィックスボード
２：テストヘッド
３：ハンドラー
５：制御コンピューター
１０：ＰＧ
３０：ＰＥ部
３１：ドライバー
３３：コンパレータ
５０：ＤＵＴ
７０：インターフェース部
６０、１００：半導体テストパターン信号の逓倍装置
６１、１１０：第１テストパターン信号発生部
６２、１２０：第２テストパターン信号発生部
６３、１４０：第１フォーマッタ
６４、１５０：第２フォーマッタ
６７：ＸＯＲ論理回路部
１３０：エンコーダー部
１３１：第１エンコーディング部
１３３：第２エンコーディング部
１３５：バッファー部
１６０：周波数逓倍部

Claims (5)

  1. 半導体テストパターン信号を複数個に分離して同時に出力するパターン信号分離／出力手段及び、
    前記パターン信号分離／出力手段から入力される複数の分離信号を、分離される以前の前記半導体テストパターン信号に還元して被試験半導体にテストパターンを記録するドライバーに出力するが、前記分離信号の周波数帯域より予め決まった周波数帯域に逓倍して出力するパターン信号還元／逓倍手段とを含んでなる半導体テストパターン信号の逓倍装置。
  2. 前記パターン信号分離／出力手段は、半導体テストパターン信号で予め決まった部分を発生させて出力する第１パターン信号発生部と、
    半導体テストパターン信号で前記第１パターン信号発生部で出力されるものとは異なる部分を発生させて出力する第２パターン信号発生部とを含んでなり、
    前記パターン信号還元／逓倍手段は、前記第１パターン信号発生部と前記第２パターン信号発生部から入力される信号をそれぞれ異なるパターン体系に変換して出力するエンコーダー部と、
    前記エンコーダー部から入力される信号にタイミング値を結合して出力する第１フォーマッタと、
    前記エンコーダー部から入力される信号に前記第１フォーマッタが生成するものとは異なるタイミング値を結合して出力する第２フォーマッタ及び、
    前記第１フォーマッタと前記第２フォーマッタから入力される信号を逓倍して１つの信号で出力する周波数逓倍部とを含んでなることを特徴とする請求項１に記載の半導体テストパターン信号の逓倍装置。
  3. 前記第１フォーマッタ及び前記第２フォーマッタで生成されるタイミング値は相互１８０゜の位相差を有することを特徴とする請求項２に記載の半導体テストパターン信号の逓倍装置。
  4. 前記エンコーダー部は、第１パターン信号発生部から入力される信号とバッファー部から入力される信号を論理演算して出力する第１エンコーディング部と、
    前記第１エンコーディング部から入力される信号と前記第２パターン信号発生部から入力される信号を論理演算して出力する第２エンコーディング部及び、周期的に発生されるクロック信号に合わせて前記第２エンコーディング部から入力される信号を前記第１エンコーディング部に伝達するバッファー部とを含んでなることを特徴とする請求項２又は請求項３に記載の半導体テストパターン信号の逓倍装置。
  5. 前記第１エンコーディング部と前記第２エンコーディング部はＸＯＲ論理回路素子で具現され、前記バッファー部はＤ−フリップフロップ素子で具現されることを特徴とする請求項４に記載の半導体テストパターン信号の逓倍装置。
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