TWI569278B - 記憶體測試資料產生電路與方法 - Google Patents

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Description

記憶體測試資料產生電路與方法
本發明是關於記憶體，尤其是關於記憶體的可靠度驗證。
在一個採用記憶體的應用系統中，例如多媒體系統，因為存在來自電源線及/或訊號線之干擾，所以必須對記憶體執行電源完整性(power integrity,PI)及/或訊號完整性(signal integrity,SI)的測試分析，以驗證記憶體的可靠度。上述的記憶體包含DRAM(dynamic random access memory，動態隨機存取記憶體)、SDRAM(synchronous dynamic random access memory，同步動態隨機存取記憶體)等。在PISI的分析或模擬中，常採用最壞雜訊模式來測試記憶體。例如以電源完整性而言，當訊號快速轉換的時候，電源會因為阻抗、電壓平面、以及接地平面所形成的腔特性而產生電源供應或接地準位的波動，進而影響系統的可靠度。另一方面，以信號完整性而言，由於訊號傳輸線間會有彼此的耦合、串擾、以及互擾，進而影響系統的可靠度，例如傳輸線中僅有一信號線之信號由低準位轉態至高準位，其他複數個信號線之信號則由高準位轉態至低準位，因而對於該信號線而言，其他複數個信號將會透過所述之耦合、串擾、以 及互擾效應，使得該信號線轉態至高準位的信號特性較差，包含轉態至高準位之轉態速率低、或者高準位之目標電壓因而降低，進而影響系統的可靠度。藉由前述的PISI測試分析，可模擬系統操作於最壞的可靠度狀況，即最壞雜訊模式。請參閱圖1，其係習知測試資料產生電路之功能方塊圖。記憶體測試資料產生電路120透過記憶體控制器130存取記憶體140。 記憶體測試資料產生電路120與記憶體控制器130之間的資料匯流排可能是256位元或是128位元，而記憶體控制器130與記憶體140之間的資料匯流排可能是16位元或是8位元。分析記憶體時，記憶體測試資料產生電路120發出模擬最壞雜訊的預設測試資料及相關之測試控制訊號，此測試資料藉由記憶體控制器130的控制寫入及讀出記憶體140，最後分析讀出的資料以驗證記憶體140的可靠度。
預設的測試資料必須具有代表性以利記憶體140的分析。 然而如圖1所示，在不同的記憶體測試資料產生電路120與記憶體控制器130之間有不同的資料匯流排位元寬度，例如256位元或128位元，記憶體控制器130與記憶體140之間也有不同的資料匯流排位元寬度，例如16位元或8位元。更有如圖2所示，一個記憶體控制器130與兩個記憶體140耦接的情況，此時記憶體控制器130與記憶體140之間的資料匯流排位元寬度為32位元。如此多種不同的資料匯流排位元寬度組合使得記憶體測試資料產生電路120難以在記憶體140端以相同的最壞雜訊模式來驗證記憶體140的可靠度，造成測試記憶體的複雜度提高。
鑑於先前技術之不足，本發明之一目的在於提供一種記 憶體測試資料產生電路與方法，以簡化測試記憶體之程序。
本發明揭露了一種記憶體測試資料產生電路，用來產生 複數測試資料，該些測試資料藉一記憶體控制器經由複數通道耦接於一記憶體以對該記憶體進行測試，該記憶體測試資料產生電路包含：複數計數器，用來產生複數計數值；以及一資料重覆及組合單元，依據該複數計數值、該測試資料產生電路與該記憶體控制器之間的位元寬度、以及該記憶體控制器與該記憶體之間的位元寬度產生該些測試資料；其中，每一通道之測試資料係週期性的相同資料數列。
本發明另揭露了一種產生記憶體測試資料之方法，用於 產生複數測試資料，該些測試資料藉一記憶體控制器經由複數通道耦接於一記憶體以對該記憶體進行測試，該產生記憶體測試資料之方法包含：產生複數計數值；以及依據該記憶體控制器接收該些測試資料時所使用之位元寬度以及該記憶體控制器與該記憶體之間的位元寬度，對該複數計數值進行重複與組合，以產生該些測試資料；其中，每一通道之測試資料係週期性的相同資料數列。
本發明之記憶體測試資料產生電路與方法能夠因應記憶 體控制器與測試資料產生電路之間及與記憶體之間之不同的資料匯流排位元寬度組合，以相同的資料數列所構成的記憶體測試資料進行測試。相較於習知技術，本發明大幅降低產生測試資料的複雜度，並提升記憶體測試之便利性及效率。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實 施例詳細說明如下。
120、320‧‧‧記憶體測試資料產生電路
130、330‧‧‧記憶體控制器
140、340‧‧‧記憶體
510‧‧‧計數器
530‧‧‧資料重覆及組合單元
S710~S720‧‧‧步驟
〔圖1〕為習知測試資料產生電路、記憶體控制器與記憶體之功能方塊圖；〔圖2〕為習知測試資料產生電路、記憶體控制器與記憶體之另一功能方塊圖；〔圖3〕為本發明之記憶體測試資料產生電路與記憶體控制器之連接關係圖；〔圖4〕為本發明之記憶體測試資料的示意圖；〔圖5〕為本發明之記憶體測試資料產生電路之一實施例的電路圖；〔圖6A〕~〔圖6E〕為本發明之記憶體測試資料對應不同資料匯流排位元寬度組合之示意圖；以及〔圖7〕為本發明記憶體測試資料產生方法之一實施例的流程圖。
本發明之揭露內容包含記憶體測試資料產生電路與方法，該電路與方法可應用於採用記憶體元件之系統。在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。
請參閱圖3，其係本發明之記憶體測試資料產生電路與記憶體控制器之連接關係圖。在一實施例中，記憶體測試資料產生電路320 可用來產生各種不同的雜訊，例如為最壞雜訊。記憶體測試資料產生電路320與記憶體控制器330之間的資料匯流排位元寬度為m位元，而記憶體控制器330與記憶體340之間的資料匯流排位元寬度為n位元，m與n皆為正整數。更詳細地說，記憶體控制器330與記憶體340之間n位元資料匯流排通常被劃分為n/8個通道(channel)，意即每個通道的位元寬度為一個位元組(byte)。記憶體測試資料產生電路320依據兩個設定值產生複數測試資料。該兩個設定值即為記憶體控制器330與記憶體測試資料產生電路320之間的資料匯流排位元寬度以及記憶體控制器330與記憶體340之間的資料匯流排位元寬度。兩設定值可以以m及n或是其等效之數值表示，例如以2的冪次表示。記憶體測試資料產生電路320所產生的測試資料經過設計，使得依據m與n的數值所產生之測試資料，經由記憶體控制器330存取轉換後，每個通道皆包含相同的資料數列，以利於分析記憶體340的測試結果。如此一來，記憶體測試資料產生電路320無需針對各種不同的資料匯流排位元寬度組合(即m與n的組合)，而設計不同的雜訊產生器以對應不同的測試資料，因此本發明可大幅降低記憶體測試的複雜度。請注意，記憶體340可能由單一或是兩個以上的實體記憶體元件所組成，其位元寬度的總合為n位元。記憶體測試資料產生電路320及記憶體控制器330依據時脈CLK動作。視記憶體為單倍資料率(single data rate，SDR)、雙倍資料率(single data rate，DDR)或更高之資料倍率，記憶體控制器330有不同的動作方式，此為本技術領域具有通常知識者所熟知，故不贅述。
請參閱圖4，其係本發明之記憶體測試資料的示意圖。圖 中的4個通道代表記憶體控制器330與記憶體340之間的資料匯流排。此例 中n=32，表示所耦接的記憶體裝置為總和32位元寬度，亦表示本例中的4個通道皆傳輸測試資料。通道1隨時間遞增(T0、T1、T2、...、Tx-1、Tx、Tx+1、Tx+2、...)依序輸出資料D0、D1、D2、...、Dx-1、Dx、D0、D1、...。 通道1所輸出的資料數列為週期性的資料數列，週期為Tx。其中，圖中所示不同標號的資料有可能相等或不相等，例如D2可以等於或不等於D3，在較佳的測試操作下，不同標號的資料不相等，即D2不等於D3。通道2、通道3及通道4輸出的資料與通道1為相同的資料數列，且同樣具有週期Tx。 但各通道間的資料具有時間上的差異，例如通道4在時間T0輸出資料D3，相同的資料D3在通道3、通道2及通道1中則分別在時間T1、T2及T3輸出。因此可以視為通道4的資料數列領先通道3的資料1個時脈週期，通道4的資料數列領先通道2的資料2個時脈週期，以及通道4的資料數列領先通道1的資料3個時脈週期。雖然每個通道的資料數列互有落後或領先，但長時間下來(即整個測試時間而輸出大量測試資料時)，可視為每個通道輸出同樣的內容，意即相同的資料數列。當記憶體340的資料匯流排位元寬度為16位元(即n=16)時，只要選取4個通道中的任2個通道；當記憶體340的資料匯流排位元寬度為8位元(即n=8)時，只要選取4個通道中的任1個通道。也就是說每個通道皆可獨立作為最壞雜訊模式訊號的測試。
請參閱圖5，其係本發明之記憶體測試資料產生電路之一 實施例的電路圖。記憶體測試資料產生電路320包含k個計數器510以及資料重覆及組合單元530。所有計數器510的初始值構成資料D0~Dx的連續的一部分。舉例來說，若k等於10，則此10個計數器510的初始值可以是D0~D9，或是D1~D10，...，以此類推。計數器510依據圖3的時脈CLK動作， 並依據資料數列之順序產生計數值。也就是說，每個計數器510以D0→D1→D2→...→Dx-1→Dx→D0→D1→...的順序循環產生計數值。資料重覆及組合單元530依據設定值m及n來選取需要的資料，依據不同的位元寬度組合(即m與n的組合)，所需要的計數器510的個數也不同。以SDR之記憶體為例，所需的計數器510的個數為：(m/n)+(n/8)-1。舉例來說，當m=128，n=16時，共有9個計數器510的資料被資料重覆及組合單元530所選取，並進一步組合成記憶體測試資料。資料重覆及組合單元530同樣依據時脈CLK動作。以SDR之記憶體為例，資料重覆及組合單元530每m/n個時脈CLK的週期產生一次記憶體測試資料。以下以不同的m/n組合以及簡化的數值來舉例說明資料重覆及組合單元530進行記憶體測試資料組合之動作。
請參閱圖6A~圖6E，其係本發明之記憶體測試資料對應不同資料匯流排位元寬度組合之示意圖。圖中的每一個數值代表一位元組的資料。圖6A的例子中，m=256且n=32。也就是說記憶體測試資料產生電路320在T0時傳輸256位元的資料給記憶體控制器330，記憶體控制器330再將該些256位元的資料平均於T0~T7中輸出。更詳細地說，資料重複及組合單元530依據m/n=256/32以及上述的公式共選出11個計數器510的計數值，該些計數器510在T0時輸出0~10的資料，以圖6A為例，即資料重複及組合單元530在T0時接收計數器510-1至計數器510-10的計數值，各計數值分別自計數0至10；資料重覆及組合單元530再依據這些資料組合出通道1~4在T0~T7中的所有輸出資料(共256位元)，例如為0、1、2、3、1、2、3、4、2、3、4、5、3、4、5、6、4、5、6、7、5、6、7、8、6、7、8、9、 7、8、9、10的位元續接(bit-by-bit concatenation)。T1~T7的時間內，資料重覆及組合單元530暫停輸出記憶體測試資料，但計數器510繼續改變其計數值。直到T8(與T0相距m/n=256/32=8個週期)時，資料重覆及組合單元530再依據此時該些11個計數器510的計數值(8~18)組合成記憶體測試資料並輸出，再以圖6A為例，即資料重複及組合單元530在T8時接收計數器510-1至計數器510-10的計數值，此時經過8個時間週期後，各計數值分別自計數8至18，所組合的記憶體測試資料(共256位元)例如為8、9、10、11、9、10、11、12、10、11、12、13、11、12、13、14、12、13、14、15、13、14、15、16、14、15、16、17、15、16、17、18的位元續接(bit-by-bit concatenation)。重覆以上的動作則通道1~4將各自輸出週期性的資料，且各通道的資料順序相同但具有時間差。請注意，圖中僅描繪T0~T31的情況，實際上有更多的資料產生，而且此例中資料週期大於等於32個時脈週期。圖6B~圖6E分別為m/n=256/16、128/32、128/16及128/8之情況，相關之操作原理原則類似，不再此贅述。明顯可見，各通道可以獨立用於最壞雜訊模式訊號的測試，因此本發明適用於各種m/n之組合，亦即記憶體控制器與測試資料產生電路之間及與記憶體之間的資料匯流排位元寬度的各種組合，大幅減低測試的複雜度。
除前述之記憶體測試資料產生電路外，本發明亦相對應地揭露了一種記憶體測試資料產生方法。本方法可以由前揭記憶體測試資料產生電路或其等效電路執行。該些記憶體測試資料藉記憶體控制器經由複數通道存取於記憶體以對記憶體進行測試。該些記憶體測試資料以m位元的資料匯流排位元寬度傳送至該記憶體控制器，且該記憶體控制器以n 位元的資料匯流排位元寬度存取記憶體。如圖7所示，本發明記憶體測試資料產生方法之一實施例包含下列步驟：步驟S710：產生複數計數值；以及步驟S720：依據該記憶體控制器接收該些測試資料時所使用之位元寬度以及該記憶體控制器與該記憶體之間的位元寬度，對該複數計數值進行重複與組合，以產生該些測試資料。記憶體測試資料可以依據計數器所產生的計數值排列組合而成，計數器的初始值依據該記憶體控制器接收該些測試資料時所使用之位元寬度以及該記憶體控制器與該記憶體之間的位元寬度決定。計數器的個數與上述的數值m及數值n有關。在一個實施例中，計數器的時脈與記憶體控制器的時脈相同，所需的計數器個數為(m/n)+(n/8)-1。計數器每個時脈週期改變一次計數值，而此步驟每m/n個時脈週期產生一次記憶體測試資料。
如圖4所示，上述的記憶體測試資料經過記憶體控制器後會分佈在多個通道上，每個通道可傳8位元的資料，所以存取記憶體時總共使用的通道數為n/8。每個通道的資料呈現週期性，因此長時間下來每個通道可視為具有相同資料數列的記憶體測試資料。此外，通道與通道之間的資料在時間上延遲，也就是各通道間的資料具有時間差。由圖4可見，每個通道皆可獨立用於記憶體的最壞雜訊模式訊號的測試，因此不需要因為不同的m/n組合而產生複數個測試模型(pattern)。當本發明用於一個記憶體控制器連接兩個記憶體之情形時(如圖2所示)，兩個記憶體可以使用 相同的記憶體測試資料進行測試，如此可以簡化測試結果的比對複雜度，並且可以提高記憶體驗證的準確性。
以上雖以SDR之記憶體為例，然而本技術領域具有通常知識者可以依據以上的揭露將本發明應用於當記憶體控制器330及記憶體340以雙倍或更高倍的資料率操作的情形。例如當本發明應用於雙倍資料率的記憶體，在產生測試資料時，可能需要更多的計數器，以同時選取更多的計數器來滿足更多記憶體測試資料的需求。
由於本技術領域具有通常知識者可藉由圖3及圖5之電路發明的揭露內容來瞭解圖7之方法發明的實施細節與變化，因此雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
320‧‧‧記憶體測試資料產生電路
330‧‧‧記憶體控制器
340‧‧‧記憶體

Claims (18)

  1. 一種記憶體測試資料產生電路，用來產生複數測試資料，該些測試資料藉一記憶體控制器經由複數通道耦接於一記憶體以對該記憶體進行測試，該記憶體測試資料產生電路包含：複數計數器，用來產生複數計數值；以及一資料重覆及組合單元，依據該複數計數值、該記憶體測試資料產生電路與該記憶體控制器之間的位元寬度、以及該記憶體控制器與該記憶體之間的位元寬度產生該些測試資料；其中，每一通道之測試資料係週期性的相同資料數列。
  2. 如申請專利範圍第1項所述之記憶體測試資料產生電路，其中不同通道之測試資料係具有時間差的相同資料數列。
  3. 如申請專利範圍第1項所述之記憶體測試資料產生電路，其中每一通道之測試資料係最壞雜訊模式。
  4. 如申請專利範圍第1項所述之記憶體測試資料產生電路，其中該些計數器之初始值係依據該測試資料產生電路與該記憶體控制器之間的位元寬度以及該記憶體控制器與該記憶體之間的位元寬度決定。
  5. 如申請專利範圍第1項所述之記憶體測試資料產生電路，其中該資料重覆及組合單元依據該測試資料產生電路與該記憶體控制器之間的位元寬度以及該記憶體控制器與該記憶體之間的位元寬度，選擇該複數計數器所對應之複數計數值，以產生該些測試資料。
  6. 如申請專利範圍第1項所述之記憶體測試資料產生電路，其中該資料重覆及組合單元選擇該複數計數器之(m/n)+(n/8)-1個計數值作為該些測試資料，其中m代表該測試資料產生電路與該記憶體控制器之間的位元寬度，n代表該記憶體控制器與該記憶體之間的位元寬度。
  7. 如申請專利範圍第1項所述之記憶體測試資料產生電路，其中該記憶體控制器係依據一時脈動作，且該複數計數器依據該時脈計數。
  8. 如申請專利範圍第7項所述之記憶體測試資料產生電路，其中該資料重覆及組合單元係每m/n個該時脈之週期，自該複數個計數器擷取一次該些計數值，m代表該測試資料產生電路與該記憶體控制器之間的位元寬度，n代表該記憶體控制器與該記憶體之間的位元寬度。
  9. 如申請專利範圍第7項所述之記憶體測試資料產生電路，其中該資料重覆及組合單元係每m/n個該時脈之週期，輸出一次該些測試資料，m代表該測試資料產生電路與該記憶體控制器之間的位元寬度，n代表該記憶體控制器與該記憶體之間的位元寬度。
  10. 一種產生記憶體測試資料之方法，用於產生複數測試資料，該些測試資料藉一記憶體控制器經由複數通道耦接於一記憶體以對該記憶體進行測試，該產生記憶體測試資料之方法包含：產生複數計數值；以及依據該記憶體控制器接收該些測試資料時所使用之位元寬度以及該記憶體控制器與該記憶體之間的位元寬度，對該複數計數值進行重複與組合，以產生該些測試資料；其中，每一通道之測試資料係週期性的相同資料數列。
  11. 如申請專利範圍第10項所述之方法，其中不同通道之測試資料係具有時間差的相同資料數列。
  12. 如申請專利範圍第10項所述之方法，其中每一通道之測試資料係最壞雜訊模式。
  13. 如申請專利範圍第10項所述之方法，其中該產生複數計數值之步驟係利用複數計數器之計數值產生該些測試資料。
  14. 如申請專利範圍第13項所述之方法，其中該複數計數器之初始值係依據該記憶體控制器接收該些測試資料時所使用之位元寬度以及該記憶體控制器與該記憶體之間的位元寬度決定。
  15. 如申請專利範圍第13項所述之方法，其中該產生該些測試資料之步驟包含：依據該記憶體控制器接收該些測試資料時所使用之位元寬度以及該記憶體控制器與該記憶體之間的位元寬度，選擇該複數計數器所對應之該複數計數值，以產生該些測試資料。
  16. 如申請專利範圍第13項所述之方法，其中該複數計數器之個數為(m/n)+(n/8)-1，m代表該記憶體控制器接收該些測試資料時所使用之位元寬度，n代表該記憶體控制器與該記憶體之間的位元寬度。
  17. 如申請專利範圍第13項所述之方法，其中該記憶體控制器係依據一時脈動作，且該複數計數器依據該時脈計數。
  18. 如申請專利範圍第17項所述之方法，其中該產生該些測試資料之步驟係每m/n個該時脈之週期產生一次該些測試資料，m代表該記憶體控制器接收該些測試資料時所使用之位元寬度，n代表該記憶體控制器與該記憶體之間的位元寬度。
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