CN104636115B - 一种真随机数后处理装置及方法 - Google Patents

Abstract

本发明公开了一种真随机数后处理装置及方法，其中，该装置包括：真随机数发生模块、伪随机数发生模块、伪随机数初值存储模块和异或模块；所述真随机数发生模块产生真随机数并向所述异或模块发送所述真随机数，所述伪随机数发生模块产生伪随机数并向所述异或模块发送所述伪随机数，所述异或模块在接收到所述真随机数和所述伪随机数后，对所述真随机数和所述伪随机数进行异或处理，并输出异或处理的结果，所述伪随机数初值存储模块将存储的伪随机数初始值发送给所述伪随机数发生模块。通过本发明提供的真随机数后处理装置，避免因伪随机数初始化而存在系统延迟，可以提高处理速度。

Description

一种真随机数后处理装置及方法

技术领域

本发明涉及安全技术领域，具体地，涉及一种真随机数后处理装置及方法。

背景技术

真随机数发生器在安全类应用中占有重要的地位，真随机数的随机性决定了整个应用的安全性。在现有的技术中，真随机数发生器一般由两部分组成：模拟器件生成初始化序列；数字器件使用初始化序列作为种子对伪随机序列发生器进行初始化，之后输出随机序列。模拟器件用来保证随机数的不可预测性，它生成的随机数具有周期长、不相关等特点；数字器件用来保证随机数的随机性，它生成的随机数具有随机性稳定、分布均匀等特性。

通过对以上现有技术的研究和实际电路应用环境的考虑，发明人发现现有技术存在以下缺点：

（1）、当模拟器件收到外部的强干扰或者恶意攻击时会输出可预测的序列，对该序列进行后期处理后并不能消除这种可预测性，从而给系统带来风险。

（2）、由于伪随机序列发生器需要使用模拟器件的输出进行初始化，这样会带来系统延时，影响处理速度。

发明内容

本发明是为了克服现有技术中真随机数发生器因伪随机数初始化会带来系统延时的问题，根据本发明的一个方面，提出一种真随机数后处理装置。

一种真随机数后处理装置，包括：真随机数发生模块、伪随机数发生模块、伪随机数初值存储模块和异或模块；真随机数发生模块产生真随机数并向异或模块发送真随机数，伪随机数发生模块产生伪随机数并向异或模块发送伪随机数，异或模块在接收到真随机数和伪随机数后，对真随机数和伪随机数进行异或处理，并输出异或处理的结果，伪随机数初值存储模块将存储的伪随机数初始值发送给伪随机数发生模块。

优选的，一种真随机数后处理装置还包括：真随机数检测模块；真随机数检测模块接收真随机数发生模块发送的真随机数并检测真随机数的随机性，在真随机数的随机性不满足要求时，真随机数检测模块输出报警信号。

优选的，报警信号还用于指示伪随机数初值存储模块重置伪随机数初始值。

优选的，伪随机数发生模块包括：反馈移位寄存器；反馈移位寄存器接收真随机数发生模块发送的真随机数，即反馈移位寄存器的输入与真随机数相关。

优选的，反馈移位寄存器为部分位反馈的线性反馈移位寄存器。

优选的，真随机数发生模块与伪随机数发生模块并行运行。

本发明是为了克服现有技术中真随机数发生器因伪随机数初始化会带来系统延时的问题，根据本发明的一个方面，提出一种真随机数后处理方法。

一种真随机数后处理方法，包括：真随机数发生模块产生真随机数并向异或模块发送真随机数；伪随机数发生模块产生伪随机数并向异或模块发送伪随机数，伪随机数的初始值由独立的伪随机数初值存储模块提供；异或模块在接收到真随机数和伪随机数后，对真随机数和伪随机数进行异或处理；将异或处理的结果作为处理后的真随机数并输出。

优选的，在真随机数发生模块产生真随机数之后，还包括：获取真随机数并检测真随机数的随机性；在真随机数的随机性不满足要求时，输出报警信号。

优选的，报警信号还用于指示伪随机数初值存储模块重置伪随机数初始值。

优选的，真随机数发生模块产生真随机数并向异或模块发送真随机数，还包括：真随机数发生模块向伪随机数发生模块发送真随机数；

伪随机数发生模块产生伪随机数，包括：伪随机数发生模块根据真随机数产生伪随机数。

优选的，真随机数发生模块与伪随机数发生模块并行运行。

本发明实施例提供的一种真随机数后处理装置及方法，通过异或模块对真随机数发生模块输出的真随机数和伪随机数发生模块输出的伪随机数进行异或运算，即使真随机数受损时，也可以保证异或模块输出随机数的随机性。同时，伪随机数初值存储模块向伪随机数发生模块提供伪随机数序列的初始值，这样伪随机数发生模块不需要在接收到真随机数发生模块输出的真随机数之后再进行初始化，不存在系统延迟，从而提高了处理速度。真随机数发生模块、伪随机数发生模块以及真随机数检测模块等均有多种实现方法，可以根据实际应用场景选定具体的器件，灵活性高。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为本发明实施例中真随机数后处理装置的第一结构示意图；

图2为本发明实施例中真随机数后处理装置的第二结构示意图；

图3为本发明实施例中伪随机数发生模块的结构示意图；

图4为实施例一中真随机数后处理装置的结构示意图；

图5为本发明实施例中真随机数后处理方法的流程图。

结合附图在其上标记以下附图标记：

11-真随机数发生模块，12-伪随机数发生模块，13-伪随机数初值存储模块，14异或模块，15-真随机数检测模块，121-反馈移位寄存器。

具体实施方式

下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。

根据本发明实施例，提供了一种真随机数后处理装置，图1为真随机数后处理装置的结构示意图。真随机数后处理装置包括真随机数发生模块11、伪随机数发生模块12、伪随机数初值存储模块13和异或模块14；其中，真随机数发生模块11用于产生并向异或模块14输出真随机数，伪随机数发生模块12用于产生并向异或模块14输出伪随机数，伪随机数初值存储模块13存储着伪随机数的初始值并将该初始值发送给伪随机数发生模块12，异或模块14用于在接收到真随机数和伪随机数后，对真随机数和伪随机数进行异或处理，并输出异或处理的结果OUT，异或模块14输出的异或处理的结果OUT即为处理后的真随机数。

上述真随机数和伪随机数都是二进制数，真随机数发生模块11和伪随机数发生模块12并行运行，同时分别周期性地、同步地向异或模块14发送二进制的随机数，上述二进制随机数分别可以组成二进制数序列；异或模块14将获取到的真随机数序列和伪随机数序列进行按位异或处理。例如异或模块14接收到的真随机数的二进制数序列为：1001101011，相应的，异或模块14接收到的伪随机数的二进制数序列为：0101000110，则异或模块14进行按位异或处理后的结果参见表1所示：

表1

具体的，真随机数发生模块11获取电路的热噪声、接触噪声或放射性衰变等随机物理信号，然后通过特定的模数转换器将获取的随机物理信号转换为二进制的数字信号，在理想状态下，数字信号中0和1的分布均匀，即0或1出现的概率都为50%，该数字信号具有随机性，可以作为真随机数发生模块11输出的真随机数。当真随机数发生模块11没有受到外界干扰时，其处于正常工作状态，真随机数发生模块11输出的为真随机数，由于异或运算不会影响真随机数的随机性，所以将该真随机数与伪随机数发生模块12输出的伪随机数进行异或运算后，所得到的结果仍然为真随机数。当真随机数发生模块11处于异常工作状态时，比如真随机数发生模块11受到了外部干扰或恶意攻击，真随机数发生模块11获取的随机物理信号会受到影响。

相应的，真随机数发生模块11会输出受损的真随机数序列，甚至是可预测的随机数序列，此时的真随机数的随机性不符合要求。例如，此时真随机数发生模块11输出的二进制数序列中0和1的分布不均匀，0或1出现的概率不为50%，而是存在概率偏差。通过数学理论可以证明，将该二进制数序列与伪随机数的二进制数序列进行异或运算后，可以减小该二进制数序列的概率偏差，即0或1出现的概率逼近于50%，从而真随机数发生模块11输出的随机数序列逼近于真随机数序列。比如真随机数受损后，出现0的概率为40%，相应的出现1的概率为60%，则将受损的真随机数与伪随机数进行异或运算后，异或运算的结果出现0的概率大于40%且小于或等于50%，出现1的概率小于60%且大于或等于50%，0或1出现的概率更加逼近于50%。异或模块14具体为异或门电路，其电路结构为现有技术，此处不做详述。

异或模块14对真随机数发生模块11输出的真随机数和伪随机数发生模块12输出的伪随机数进行异或运算，当真随机数受损时可以提高输出的随机数的随机性。同时，伪随机数初值存储模块13具体为EEPROM或FLASH等非易失存储器，向伪随机数发生模块12提供伪随机数序列的初始值，这样伪随机数发生模块12不需要在接收到真随机数发生模块11输出的真随机数之后再进行初始化，因此不存在系统延迟，可以提高处理速度。

优选的，参见图2所示，真随机数后处理装置还包括真随机数检测模块15。真随机数检测模块15接收真随机数发生模块11产生的真随机数并检测真随机数的随机性，当真随机数的随机性不满足要求时，产生报警信号并指示伪随机数初值存储模块13重置伪随机数的初值。其中，真随机数检测模块15检测真随机数的随机性具有多种方法，例如频数测试方法、游程测试方法、线性复杂度测试方法等，根据所选取的随机性检测方法判断真随机数的随机性是否满足要求。通过真随机数检测模块15发出的报警信号，可以提醒用户此时的真随机数存在风险；同时利用重置伪随机数初值可以立刻改变伪随机数发生模块12输出的伪随机数，进而改变异或模块14的输出OUT，这样即使真随机数发生模块11因受到攻击而输出可预测的真随机数序列，异或模块14的输出OUT仍然是不可预测的或者是很难预测的，从而提高了安全性。

如图3所示，优选的，伪随机数发生模块12包括：反馈移位寄存器121，反馈移位寄存器121接收真随机数发生模块11输出的真随机数，即该真随机数与反馈移位寄存器121的输入相关。其中，反馈移位寄存器121为n级反馈移位寄存器，即存在n个存储单元，a_ia_{i+ 1}a_i+2……a_n+i-1组成反馈移位寄存器121的一个状态，其中a_i、a_i+1、……a_n+i-1都表示0或1的二进制数值，代表反馈移位寄存器121状态中的一个位。真随机数发生模块11输出的真随机数为T，T为0或1的二进制数值。反馈移位寄存器121的反馈函数为：

a_n+i＝f(a_i,a_i+1,a_i+2,…a_i+n-1,T)

反馈移位寄存器121首先接收伪随机数初值存储模块13发送的伪随机数初值，该伪随机数初值为n位的二进制数序列，然后将该初值按位分别赋值给n个存储单元，初值分别赋值给a₁,a₂,a₃,…a_n。当反馈移位寄存器121第一次接收到真随机数发生模块11输出的真随机数T时，a_n+1为反馈移位寄存器121的输入值，同时每一级的存储单元a_i将内容向下一级存储单元a_i-1传递，反馈移位寄存器121的输出为a₁，并将a₁发送到异或模块14，此时反馈移位寄存器121的状态由a_na_n-1…a₁转换为a_n+1a_n…a₂。每当反馈移位寄存器121接收到真随机数T时，重复上述过程；相应的，反馈移位寄存器121的输入值为a_n+i，输出值为a_i，输出值a_i所组成的二进制数序列即为伪随机数序列。

优选的，反馈移位寄存器121为部分位反馈的线性反馈移位寄存器。即反馈移位寄存器121将a_i,a_i+1,…和a_n+i-1中部分位作为反馈移位寄存器反馈函数的输入量，例如只选取a_i,a_i+2,a_i+3这三个状态位作为反馈函数的输入量，则反馈移位寄存器121的反馈函数为：

a_n+i＝f(a_i,a_i+2,a_i+3,T)

通过部分位反馈，不需要将n个状态位都反馈，从而大大减少了运算量，可以提高运行效率，并且由于真随机数T作为反馈函数的输入量，仍然可以保证a_n+i和a_i的随机性。

下面通过实施例一详细介绍真随机数后处理装置的结构。

实施例一

参见图4所示，伪随机数初值存储模块13产生伪随机数的初值并将该初值按位赋给反馈移位寄存器121，当真随机数发生模块11产生真随机数T时，真随机数发生模块11同时将该真随机数T发送给反馈移位寄存器121、异或模块14和真随机数检测模块15。反馈移位寄存器121为部分位反馈的4级线性反馈移位寄存器，a_i,a_i+1,a_i+2和a_i+3分别为4个状态位，选取a_i+1和a_i+3作为反馈函数的输入量，并将a_i+1,a_i+3和T做异或运算后的结果作为反馈移位寄存器121的输入量a_i+4，如图4所示，反馈移位寄存器121的反馈函数为：

反馈移位寄存器121与真随机数发生模块11并行运行，当真随机数发生模块11输出真随机数T时，反馈移位寄存器121同时输出a_i，并且反馈移位寄存器121接收真随机数T，并将与真随机数T相关的a_i+4输入到反馈移位寄存器121的存储单元中，同时反馈移位寄存器121中的二进制数据都按位向前推进一位。异或模块14同时接收真随机数T和反馈移位寄存器121的输出值a_i，然后对T和a_i进行异或运算，异或运算所得的结果OUT即为处理后的真随机数。例如，伪随机数初值存储模块13产生伪随机数的初值为1010，真随机数发生模块11输出的真随机数T依次为010011011010，异或模块14的输出OUT参见表2所示：

表2

真随机数检测模块15接收到真随机数T后，判断真随机数T的数值，当真随机数T=0时，则连续0计数器的计数加1，同时对连续1计数器进行清零，当真随机数T=1时，则连续1计数器的计数加1，同时对连续0计数器进行清零。当连续0计数器的计数等于预设阈值N或者连续1计数器的计数等于预设阈值N时，表示真随机数T出现了连续N个0或连续N个1组成的二进制数序列，此时判断真随机数受损，即真随机数的随机性不满足要求，真随机数检测模块15发出报警信号Alarm并指示伪随机数初值存储模块13重置伪随机数的初值，之后伪随机数初值存储模块13再将重置后的随机数的初值发送给反馈移位寄存器121。

以上详细介绍了真随机数后处理装置的结构，基于上述真随机数后处理装置，本发明实施例还提供的一种真随机数后处理方法。参见图5所示，真随机数后处理方法的流程如下：

步骤201：真随机数发生模块产生真随机数并向异或模块发送真随机数。

步骤202：伪随机数发生模块产生伪随机数并向异或模块发送伪随机数，其中，伪随机数的初始值由独立的伪随机数初值存储模块提供。

步骤203：异或模块在接收到真随机数和伪随机数后，对真随机数和伪随机数进行异或处理。

步骤204：将异或处理的结果作为处理后的真随机数并输出。

本发明实施例中，伪随机数的初始值由独立的伪随机数初值存储模块提供，不需要在接收到真随机数发生模块输出的真随机数之后再进行初始化，因此不存在系统延迟，可以提高处理速度。通过对真随机数和伪随机数进行异或处理并输出处理结果，即使真随机数受损也可以提高输出的随机数的随机性。

优选的，真随机数发生模块产生真随机数之后，还包括：获取真随机数并检测真随机数的随机性；在真随机数的随机性不满足要求时，输出报警信号。通过时时检测真随机数的随机性，可以得知真随机数是否受损，从而可以提供安全性。

优选的，报警信号还用于指示伪随机数初值存储模块重置伪随机数初始值。当真随机数受损时，利用重置伪随机数初值可以改变伪随机数发生模块输出的伪随机数，进而改变异或模块输出的异或处理结果，这样即使真随机数发生模块因受到攻击而输出可预测的真随机数序列，异或模块的输出仍然是不可预测的或者是很难预测的，进一步提高安全性。

优选的，真随机数发生模块产生真随机数并向异或模块发送真随机数，还包括：真随机数发生模块向伪随机数发生模块发送真随机数；

伪随机数发生模块产生伪随机数，包括：伪随机数发生模块根据获取的真随机数产生伪随机数。通过真随机数来产生伪随机数，可以提高伪随机数的不可预测性，生成的伪随机数序列具有周期长、不相关等特点。

优选的，真随机数发生模块与伪随机数发生模块并行运行。真随机数发生模块与伪随机数发生模块同时向异或模块发送随机数，从而避免异或模块在接收到一种随机数后还需要等待接收另一种随机数，避免系统延迟，可以提高处理效率。

本发明实施例提供的一种真随机数后处理装置及方法，通过异或模块对真随机数发生模块输出的真随机数和伪随机数发生模块输出的伪随机数进行异或运算，即使真随机数受损时，也可以保证异或模块输出随机数的随机性。同时，伪随机数初值存储模块向伪随机数发生模块提供伪随机数序列的初始值，这样伪随机数发生模块不需要在接收到真随机数发生模块输出的真随机数之后再进行初始化，不存在系统延迟，从而提高了处理速度。真随机数发生模块、伪随机数发生模块以及真随机数检测模块等均有多种实现方法，可以根据实际应用场景选定具体的器件，灵活性高。

本发明能有多种不同形式的具体实施方式，上面以图1-图5为例结合附图对本发明的技术方案作举例说明，这并不意味着本发明所应用的具体实例只能局限在特定的流程或实施例结构中，本领域的普通技术人员应当了解，上文所提供的具体实施方案只是多种优选用法中的一些示例，任何体现本发明权利要求的实施方式均应在本发明技术方案所要求保护的范围之内。

最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种真随机数后处理装置，其特征在于，包括：真随机数发生模块、伪随机数发生模块、伪随机数初值存储模块和异或模块；

所述真随机数发生模块产生真随机数并向所述异或模块发送所述真随机数，所述伪随机数发生模块产生伪随机数并向所述异或模块发送所述伪随机数，所述异或模块在接收到所述真随机数和所述伪随机数后，对所述真随机数和所述伪随机数进行异或处理，并输出异或处理的结果，所述伪随机数初值存储模块将存储的伪随机数初始值发送给所述伪随机数发生模块；

其中，所述伪随机数发生模块包括：反馈移位寄存器；

所述反馈移位寄存器接收真随机数发生模块发送的真随机数，即所述反馈移位寄存器的输入与所述真随机数相关。

2.根据权利要求1所述的真随机数后处理装置，其特征在于，所述装置还包括：真随机数检测模块；

所述真随机数检测模块接收所述真随机数发生模块发送的真随机数并检测所述真随机数的随机性，在所述真随机数的随机性不满足要求时，所述真随机数检测模块输出报警信号。

3.根据权利要求2所述的真随机数后处理装置，其特征在于，所述报警信号还用于指示所述伪随机数初值存储模块重置伪随机数初始值。

4.根据权利要求1所述的真随机数后处理装置，其特征在于，所述反馈移位寄存器为部分位反馈的线性反馈移位寄存器。

5.根据权利要求1-3任一所述的真随机数后处理装置，其特征在于，所述真随机数发生模块与所述伪随机数发生模块并行运行。

6.一种真随机数后处理方法，其特征在于，包括：

真随机数发生模块产生真随机数并向异或模块发送所述真随机数；

伪随机数发生模块产生伪随机数并向异或模块发送所述伪随机数，所述伪随机数的初始值由独立的伪随机数初值存储模块提供；

所述异或模块在接收到所述真随机数和所述伪随机数后，对所述真随机数和所述伪随机数进行异或处理；

将所述异或处理的结果作为处理后的真随机数并输出；

其中，所述真随机数发生模块产生真随机数并向异或模块发送所述真随机数，还包括：所述真随机数发生模块向所述伪随机数发生模块发送所述真随机数；

所述伪随机数发生模块产生伪随机数，包括：伪随机数发生模块根据所述真随机数产生伪随机数。

7.根据权利要求6所述的真随机数后处理方法，其特征在于，所述真随机数发生模块产生真随机数之后，还包括：

获取所述真随机数并检测所述真随机数的随机性；

在所述真随机数的随机性不满足要求时，输出报警信号。

8.根据权利要求7所述的真随机数后处理方法，其特征在于，所述报警信号还用于指示所述伪随机数初值存储模块重置伪随机数初始值。

9.根据权利要求6或7所述的真随机数后处理方法，其特征在于，所述真随机数发生模块与所述伪随机数发生模块并行运行。