TW201723518A

TW201723518A - 具聯合測試工作群組訊號串接電路設計的測試電路板

Info

Publication number: TW201723518A
Application number: TW104144014A
Authority: TW
Inventors: 宋平
Original assignee: 英業達股份有限公司
Priority date: 2015-12-28
Filing date: 2015-12-28
Publication date: 2017-07-01
Also published as: TWI563272B

Abstract

一種具聯合測試工作群組訊號串接電路設計的測試電路板，於測試電路板上設計有第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面，透過第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面可以提供測試電路板彼此之間形成串接，藉此可以達成提供測試電路板的串接以減少測試存取埠控制器以及聯合測試工作群組埠需求的技術功效。

Description

具聯合測試工作群組訊號串接電路設計的測試電路板

一種測試電路板，尤其是指一種具聯合測試工作群組訊號串接電路設計的測試電路板。

現有對於記憶體插槽、快捷外設互聯標準（Peripheral Component Interconnect Express，PCIE）插槽…等的測試方式多採用使用邊界掃描（Boundary Scan）技術的測試電路板進行。

然而，當使用一個測試電路板時，即需要對應電性連接至測試存取埠（Test Access Port，TAP）控制器的一個聯合測試工作群組埠上，而當需要大量同時進行記憶體插槽、快捷外設互聯標準插槽…等的測試時，將會同時需要大量使用測試存取埠控制器的聯合測試工作群組埠，然而測試存取埠控制器所提供的聯合測試工作群組埠有限的情況下，將無法大量同時進行記憶體插槽、快捷外設互聯標準插槽…等的測試。

雖然可以透過測試存取埠控制器的擴充版來提高聯合測試工作群組埠的數量，但一個擴充版所能提供的聯合測試工作群組埠的數量為4或是8個，並且在使用越多的擴充版，會造成測試電路板與測試存取埠控制器的聯合測試工作群組埠連接的複雜性而容易混淆對應關係。

綜上所述，可知先前技術中長期以來一直存在現有對於待測試機板上插槽測試複雜與不便的問題，因此有必要提出改進的技術手段，來解決此一問題。

有鑒於先前技術存在現有對於待測試機板上插槽測試複雜與不便的問題，本發明遂揭露一種具聯合測試工作群組訊號串接電路設計的測試電路板，其中：

本發明所揭露的具聯合測試工作群組訊號串接電路設計的測試電路板，其包含：測試電路板，測試電路板更包含：第一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面、第二聯合測試工作群組連接介面以及至少一聯合測試工作群組控制晶片。

第一聯合測試工作群組連接介面更包含第一介面測試時鐘（Time clock，TCK）腳位、第一介面測試模式選擇（Test Mode Select，TMS）腳位、第一介面測試資料輸入（Test Data In，TDI）腳位以及第一介面測試資料輸出（Test Data Out，TDO）腳位。

第二聯合測試工作群組連接介面更包含第二介面測試時鐘腳位、第二介面測試模式選擇腳位、第二介面測試資料輸入腳位以及第二介面測試資料輸出腳位。【00010】聯合測試工作群組控制晶片更包含晶片測試時鐘腳位、晶片測試模式選擇腳位、晶片測試資料輸入腳位以及晶片測試資料輸出腳位。

其中，第一介面測試時鐘腳位、第二介面測試時鐘腳位以及晶片測試時鐘腳位彼此之間電性連接；第一介面測試模式選擇腳位、第二介面測試模式選擇腳位以及晶片測試模式選擇腳位彼此之間電性連接；第一介面測試資料輸入腳位與聯合測試工作群組控制晶片其中之一的晶片測試資料輸入腳位電性連接；晶片測試資料輸出腳位與另外的聯合測試工作群組控制晶片其中之一的晶片測試資料輸入腳位電性連接，或是晶片測試資料輸出腳位與第二介面測試資料輸入腳位電性連接；第一介面測試資料輸出腳位與第二介面測試資料輸出腳位電性連接。

本發明所揭露的系統及方法如上，與先前技術之間的差異在於測試電路板上設計有第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面，透過第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面可以提供測試電路板彼此之間形成串接，藉以使多個測試電路板可串接至測試存取埠控制器的一個聯合測試工作群組埠上，以減少測試存取埠控制器以及聯合測試工作群組埠的需求。

透過上述的技術手段，本發明可以達成提供測試電路板的串接以減少測試存取埠控制器以及聯合測試工作群組埠需求的技術功效。

以下將配合圖式及實施例來詳細說明本發明的實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。

以下將以第一個實施例來說明本發明所揭露第一實施態樣的具聯合測試工作群組訊號串接電路設計的測試電路板，並請參考「第1圖」所示，「第1圖」繪示為本發明具聯合測試工作群組訊號串接電路設計的測試電路板的第一實施態樣架構示意圖。

本發明所揭露的具聯合測試工作群組訊號串接電路設計的測試電路板，其包含：測試電路板10，測試電路板10更包含：第一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面11、第二聯合測試工作群組連接介面12以及聯合測試工作群組控制晶片13，第一實施態樣是僅有單一聯合測試工作群組控制晶片13。

第一聯合測試工作群組連接介面11更包含第一介面測試時鐘（Time clock，TCK）腳位TCK1、第一介面測試模式選擇（Test Mode Select，TMS）腳位TMS1、第一介面測試資料輸入（Test Data In，TDI）腳位TDI1以及第一介面測試資料輸出（Test Data Out，TDO）腳位TDO1。

第二聯合測試工作群組連接介面12更包含第二介面測試時鐘腳位TCK2、第二介面測試模式選擇腳位TMS2、第二介面測試資料輸入腳位TDI2以及第二介面測試資料輸出腳位TDO2。

聯合測試工作群組控制晶片13更包含晶片測試時鐘腳位TCK3、晶片測試模式選擇腳位TMS3、晶片測試資料輸入腳位TDI3以及晶片測試資料輸出腳位TDO3。

第一介面測試時鐘腳位TCK1、第二介面測試時鐘腳位TCK2以及晶片測試時鐘腳位TCK3彼此之間是透過緩衝器（Buffer）晶片14以及匹配電阻15電性連接，以提高訊號質量。

第一介面測試模式選擇腳位TMS1與第二介面測試模式選擇腳位TMS2是透過緩衝器晶片14以及匹配電阻15電性連接，以提高訊號質量，第一介面測試模式選擇腳位TMS1與晶片測試模式選擇腳位TMS3是透過匹配電阻15電性連接，以提高訊號質量。

第一介面測試資料輸入腳位TDI1與聯合測試工作群組控制晶片13的晶片測試資料輸入腳位TDI3透過上拉電阻（Pull-up resistors）16電性連接；晶片測試資料輸出腳位TDO3與第二介面測試資料輸入腳位TDI2透過匹配電阻15電性連接，以提高訊號質量；第一介面測試資料輸出腳TDO1位與第二介面測試資料輸出腳位TDO2電性連接。

值得注意的是，第一聯合測試工作群組連接介面11中第一介面測試時鐘腳位TCK1、第一介面測試模式選擇腳位TMS1、第一介面測試資料輸入腳位TDI1以及第一介面測試資料輸出腳位TDO1的排列順序與第二聯合測試工作群組連接介面12中第二介面測試時鐘腳位TCK2、第二介面測試模式選擇腳位TMS2、第二介面測試資料輸入腳位TDI2以及第二介面測試資料輸出腳位TDO2的排列順序完全相同。

藉此，可以提供測試電路板10彼此之間透過第一聯合測試工作群組連接介面11以及第二聯合測試工作群組連接介面12形成串接，藉以使多個測試電路板10可串接至測試存取埠（Test Access Port，TAP）控制器的一個聯合測試工作群組埠上，以減少測試存取埠控制器以及聯合測試工作群組埠的需求。

以下將以第二個實施例來說明本發明所揭露第一實施態樣的具聯合測試工作群組訊號串接電路設計的測試電路板，並請參考「第2圖」所示，「第2圖」繪示為本發明具聯合測試工作群組訊號串接電路設計的測試電路板的第二實施態樣架構示意圖。

本發明所揭露的具聯合測試工作群組訊號串接電路設計的測試電路板，其包含：測試電路板10，測試電路板10更包含：第一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面11、第二聯合測試工作群組連接介面12以及第一聯合測試工作群組控制晶片131以及第一聯合測試工作群組控制晶片132，第二實施態樣是以二個聯合測試工作群組控制晶片作為舉例，二個以上的聯合測試工作群組控制晶片可依此實施態樣推得，在此不再進行贅述。

第一聯合測試工作群組連接介面11更包含第一介面測試時鐘腳位TCK1、第一介面測試模式選擇腳位TMS1、第一介面測試資料輸入腳位TDI1以及第一介面測試資料輸出腳位TDO1。

第一聯合測試工作群組控制晶片131更包含晶片測試時鐘腳位TCK3、晶片測試模式選擇腳位TMS3、晶片測試資料輸入腳位TDI3以及晶片測試資料輸出腳位TDO3。

第二聯合測試工作群組控制晶片132更包含晶片測試時鐘腳位TCK4、晶片測試模式選擇腳位TMS4、晶片測試資料輸入腳位TDI4以及晶片測試資料輸出腳位TDO4。

第一介面測試時鐘腳位TCK1、第二介面測試時鐘腳位TCK2、晶片測試時鐘腳位TCK3以及晶片測試時鐘腳位TCK4彼此之間是透過緩衝器晶片14以及匹配電阻15電性連接，以提高訊號質量。

第一介面測試模式選擇腳位TMS1與第二介面測試模式選擇腳位TMS2是透過緩衝器晶片14以及匹配電阻15電性連接，以提高訊號質量，第一介面測試模式選擇腳位TMS1與是透過匹配電阻15電性連接，以提高訊號質量，晶片測試模式選擇腳位TMS3與晶片測試模式選擇腳位TMS4是直接電性連接。

第一介面測試資料輸入腳位TDI1與第一聯合測試工作群組控制晶片131的晶片測試資料輸入腳位TDI3透過上拉電阻16電性連接；第一聯合測試工作群組控制晶片131的晶片測試資料輸出腳位TDO3與第二聯合測試工作群組控制晶片132的晶片測試資料輸入腳位TDI4直接電性連接；第二聯合測試工作群組控制晶片132的晶片測試資料輸出腳位TDO4與第二介面測試資料輸入腳位TDI2透過匹配電阻15電性連接，以提高訊號質量；第一介面測試資料輸出腳TDO1位與第二介面測試資料輸出腳位TDO2直接電性連接。

第一聯合測試工作群組控制晶片131的晶片測試時鐘腳位TCK3與第二聯合測試工作群組控制晶片132的晶片測試時鐘腳位TCK4直接電性連接；第一聯合測試工作群組控制晶片131的晶片測試模式選擇腳位TMS3與第二聯合測試工作群組控制晶片132的晶片測試模式選擇腳位TMS4直接電性連接。

藉此，可以提供測試電路板10彼此之間透過第一聯合測試工作群組連接介面11以及第二聯合測試工作群組連接介面12形成串接，藉以使多個測試電路板10可串接至測試存取埠控制器的一個聯合測試工作群組埠上，以減少測試存取埠控制器以及聯合測試工作群組埠的需求。

除此之外，請參考同時「第3A圖」以及「第3B圖」所示，「第3A圖」以及「第3B圖」繪示為本發明具聯合測試工作群組訊號串接電路設計的測試電路板的第一聯合測試工作群組連接介面與第二聯合測試工作群組連接介面的腳位配置示意圖。

在「第3A圖」以及「第3B圖」中所繪示的第一聯合測試工作群組連接介面與第二聯合測試工作群組連接介面的腳位配置示意可應用於上述第一實施態樣以及第二時施態樣。

第一聯合測試工作群組連接介面11更包含分別與第一介面測試時鐘腳位TCK1、第一介面測試模式選擇腳位TMS1、第一介面測試資料輸入腳位TDI1以及第一介面測試資料輸出腳位TDO1相對應且交錯設置的接地腳位GND，接地腳位GND是提高第一介面測試時鐘腳位TCK1、第一介面測試模式選擇腳位TMS1、第一介面測試資料輸入腳位TDI1以及第一介面測試資料輸出腳位TDO1訊號的抗干擾能力。

第二聯合測試工作群組連接介面12更包含分別與第二介面測試時鐘腳位TCK2、第二介面測試模式選擇腳位TMS2、第二介面測試資料輸入腳位TDI2以及第二介面測試資料輸出腳位TDO2相對應且交錯設置的接地腳位GND，接地腳位GND是提高第二介面測試時鐘腳位TCK2、第二介面測試模式選擇腳位TMS2、第二介面測試資料輸入腳位TDI2以及第二介面測試資料輸出腳位TDO2訊號的抗干擾能力。

並且第一聯合測試工作群組連接介面11中第一介面測試時鐘腳位TCK1、第一介面測試模式選擇腳位TMS1、第一介面測試資料輸入腳位TDI1、第一介面測試資料輸出腳位TDO1以及交錯設置的接地腳位GND的排列順序與第二聯合測試工作群組連接介面12中第二介面測試時鐘腳位TCK2、第二介面測試模式選擇腳位TMS2、第二介面測試資料輸入腳位TDI2、第二介面測試資料輸出腳位TDO2以及交錯設置的接地腳位GND的排列順序完全相同。

綜上所述，可知本發明與先前技術之間的差異在於測試電路板上設計有第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面，透過第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面可以提供測試電路板彼此之間形成串接，藉以使多個測試電路板可串接至測試存取埠控制器的一個聯合測試工作群組埠上，以減少測試存取埠控制器以及聯合測試工作群組埠的需求。

藉由此一技術手段可以來解決先前技術所存在對於待測試機板上插槽測試複雜與不便的問題，進而達成提供測試電路板的串接以減少測試存取埠控制器以及聯合測試工作群組埠需求的技術功效。

雖然本發明所揭露的實施方式如上，惟所述的內容並非用以直接限定本發明的專利保護範圍。任何本發明所屬技術領域中具有通常知識者，在不脫離本發明所揭露的精神和範圍的前提下，可以在實施的形式上及細節上作些許的更動。本發明的專利保護範圍，仍須以所附的申請專利範圍所界定者為準。

10‧‧‧測試電路板.
11‧‧‧第一聯合測試工作群組連接介面
12‧‧‧第二聯合測試工作群組連接介面
13‧‧‧ 聯合測試工作群組控制晶片
131‧‧‧第一聯合測試工作群組控制晶片
132‧‧‧第二聯合測試工作群組控制晶片
14‧‧‧緩衝器晶片
15‧‧‧匹配電阻
16‧‧‧上拉電阻
TCK1‧‧‧第一介面測試時鐘腳位
TMS1‧‧‧第一介面測試模式選擇腳位
TDI1‧‧‧第一介面測試資料輸入腳位
TDO1‧‧‧第一介面測試資料輸出腳位
TCK2‧‧‧第二介面測試時鐘腳位
TMS2‧‧‧第二介面測試模式選擇腳位
TDI2‧‧‧第二介面測試資料輸入腳位
TDO2‧‧‧第二介面測試資料輸出腳位
TCK3‧‧‧晶片測試時鐘腳位
TMS3‧‧‧晶片測試模式選擇腳位
TDI3‧‧‧晶片測試資料輸入腳位
TDO3‧‧‧晶片測試資料輸出腳位
TCK4‧‧‧晶片測試時鐘腳位
TMS4‧‧‧晶片測試模式選擇腳位
TDI4‧‧‧晶片測試資料輸入腳位
TDO4‧‧‧晶片測試資料輸出腳位

第1圖繪示為本發明具聯合測試工作群組訊號串接電路設計的測試電路板的第一實施態樣架構示意圖。第2圖繪示為本發明具聯合測試工作群組訊號串接電路設計的測試電路板的第二實施態樣架構示意圖。第3A圖以及第3B圖繪示為本發明具聯合測試工作群組訊號串接電路設計的測試電路板的第一聯合測試工作群組連接介面與第二聯合測試工作群組連接介面的腳位配置示意圖。

10‧‧‧測試電路板

11‧‧‧第一聯合測試工作群組連接介面

12‧‧‧第二聯合測試工作群組連接介面

13‧‧‧聯合測試工作群組控制晶片

14‧‧‧緩衝器晶片

15‧‧‧上拉電阻

TCK1‧‧‧第一介面測試時鐘腳位

TMS1‧‧‧第一介面測試模式選擇腳位

TDI1‧‧‧第一介面測試資料輸入腳位

TDO1‧‧‧第一介面測試資料輸出腳位

TCK2‧‧‧第二介面測試時鐘腳位

TMS2‧‧‧第二介面測試模式選擇腳位

TDI2‧‧‧第二介面測試資料輸入腳位

TDO2‧‧‧第二介面測試資料輸出腳位

TCK3‧‧‧晶片測試時鐘腳位

TMS3‧‧‧晶片測試模式選擇腳位

TDI3‧‧‧晶片測試資料輸入腳位

TDO3‧‧‧晶片測試資料輸出腳位

Claims

一種具聯合測試工作群組訊號串接電路設計的測試電路板，其包含：一測試電路板，所述測試電路板更包含：一第一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面，所述第一聯合測試工作群組連接介面更包含一第一介面測試時鐘（Time clock，TCK）腳位、一第一介面測試模式選擇（Test Mode Select，TMS）腳位、一第一介面測試資料輸入（Test Data In，TDI）腳位以及一第一介面測試資料輸出（Test Data Out，TDO）腳位；一第二聯合測試工作群組連接介面，所述第二聯合測試工作群組連接介面更包含一第二介面測試時鐘腳位、一第二介面測試模式選擇腳位、一第二介面測試資料輸入腳位以及一第二介面測試資料輸出腳位；及至少一聯合測試工作群組控制晶片，所述聯合測試工作群組控制晶片更包含一晶片測試時鐘腳位、一晶片測試模式選擇腳位、一晶片測試資料輸入腳位以及一晶片測試資料輸出腳位；其中，所述第一介面測試時鐘腳位、所述第二介面測試時鐘腳位以及所述晶片測試時鐘腳位彼此之間電性連接；所述第一介面測試模式選擇腳位、所述第二介面測試模式選擇腳位以及所述晶片測試模式選擇腳位彼此之間電性連接；所述第一介面測試資料輸入腳位與所述聯合測試工作群組控制晶片其中之一的所述晶片測試資料輸入腳位電性連接；所述晶片測試資料輸出腳位與另外的所述聯合測試工作群組控制晶片其中之一的所述晶片測試資料輸入腳位電性連接，或是所述晶片測試資料輸出腳位與所述第二介面測試資料輸入腳位電性連接；所述第一介面測試資料輸出腳位與所述第二介面測試資料輸出腳位電性連接。
如申請專利範圍第1項所述的具聯合測試工作群組訊號串接電路設計的測試電路板，其中所述第一介面測試時鐘腳位、所述第一介面測試模式選擇腳位、所述第一介面測試資料輸入腳位以及所述第一介面測試資料輸出腳位的排列順序與所述第二介面測試時鐘腳位、所述第二介面測試模式選擇腳位、所述第二介面測試資料輸入腳位以及所述第二介面測試資料輸出腳位的排列順序完全相同。
如申請專利範圍第1項所述的具聯合測試工作群組訊號串接電路設計的測試電路板，其中所述第一介面測試時鐘腳位、所述第二介面測試時鐘腳位以及所述晶片測試時鐘腳位彼此之間是透過緩衝器（Buffer）晶片以及匹配電阻電性連接。
如申請專利範圍第1項所述的具聯合測試工作群組訊號串接電路設計的測試電路板，其中所述第一介面測試模式選擇腳位與所述第二介面測試模式選擇腳位是透過緩衝器晶片以及匹配電阻電性連接，所述第一介面測試模式選擇腳位與所述晶片測試模式選擇腳位是透過匹配電阻電性連接。
如申請專利範圍第1項所述的具聯合測試工作群組訊號串接電路設計的測試電路板，其中所述第一介面測試資料輸入腳位與所述聯合測試工作群組控制晶片其中之一的所述晶片測試資料輸入腳位是透過上拉電阻（Pull-up resistors）電性連接。
如申請專利範圍第1項所述的具聯合測試工作群組訊號串接電路設計的測試電路板，其中所述晶片測試資料輸出腳位與所述第二介面測試資料輸入腳位是透過匹配電阻電性連接。
如申請專利範圍第1項所述的具聯合測試工作群組訊號串接電路設計的測試電路板，其中所述第一聯合測試工作群組連接介面更包含分別與所述第一介面測試時鐘腳位、所述第一介面測試模式選擇腳位、所述第一介面測試資料輸入腳位以及所述第一介面測試資料輸出腳位相對應且交錯設置的接地腳位。
如申請專利範圍第7項所述的具聯合測試工作群組訊號串接電路設計的測試電路板，其中所述第二聯合測試工作群組連接介面更包含分別與所述第二介面測試時鐘腳位、所述第二介面測試模式選擇腳位、所述第二介面測試資料輸入腳位以及所述第二介面測試資料輸出腳位相對應且交錯設置的接地腳位。
如申請專利範圍第8項所述的具聯合測試工作群組訊號串接電路設計的測試電路板，其中所述第一介面測試時鐘腳位、所述第一介面測試模式選擇腳位、所述第一介面測試資料輸入腳位、所述第一介面測試資料輸出腳位以及交錯設置的接地腳位的排列順序與所述第二介面測試時鐘腳位、所述第二介面測試模式選擇腳位、所述第二介面測試資料輸入腳位、所述第二介面測試資料輸出腳位以及交錯設置的接地腳位的排列順序完全相同。