TWI564580B - 適用於通用序列匯流排連接器的測試電路板 - Google Patents

Description

適用於通用序列匯流排連接器的測試電路板

一種電路板，尤其是指一種具有第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面使測試電路板彼此之間形成串接的適用於通用序列匯流排連接器的測試電路板。

現有進行待測試機板中通用序列匯流排連接器的測試多半是採用單一測試電路板進行，然而採用單一測試電路板進行待測試機板中通用序列匯流排連接器的測試僅能測試單一通用序列匯流排連接器，往往會產生測試訊號覆蓋欠缺的問題，而不利於生產測試使用。

綜上所述，可知先前技術中長期以來一直存在現有對於待測試機板中通用序列匯流排連接器的測試訊號覆蓋欠缺的問題，因此有必要提出改進的技術手段，來解決此一問題。

有鑒於先前技術存在現有對於待測試機板中通用序列匯流排連接器的測試訊號覆蓋欠缺的問題，本發明遂揭露一種適用於通用序列匯流排連接器的測試電路板，其中：

本發明所揭露的適用於通用序列匯流排連接器的測試電路板，其包含：測試電路板，測試電路板更包含：通用序列匯流排連接介面、第一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面、第二聯合測試工作群組連接介面、聯合測試工作群組訊號處理晶片、至少一聯合測試工作群組控制晶片以及電壓轉換晶片。

通用序列匯流排（Universal Serial Bus，USB）連接介面是用以插接於通用序列匯流排連接器以形成電性連接；第一聯合測試工作群組連接介面是用以與測試存取埠（Test Access Port，TAP）控制器電性連接，或是用以與其他測試電路板的第二聯合測試工作群組連接介面電性連接，以與其他測試電路板形成串接；第二聯合測試工作群組連接介面是用以與其他測試電路板的第一聯合測試工作群組連接介面電性連接；聯合測試工作群組訊號處理晶片分別與第一聯合測試工作群組以及第二聯合測試工作群組電性連接，用以提高第一聯合測試工作群組以及第二聯合測試工作群組所傳遞聯合測試工作群組訊號的穩定性；至少一聯合測試工作群組控制晶片，聯合測試工作群組控制晶片與聯合測試工作群組訊號處理晶片電性連接，用以進行通用序列匯流排連接器腳位的檢測、狀態控制以及積體電路匯流排（Inter-Integrated Circuit，IIC）的模擬；及電壓轉換晶片是用以透過外部電源取得電源供應並對電源進行轉換以提供聯合測試工作群組訊號處理晶片、聯合測試工作群組控制晶片、類比數位轉換晶片開關晶片所需要的工作電壓。

本發明所揭露的電路板如上，與先前技術之間的差異在於透過測試電路板所具有的第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面使得測試電路板彼此之間可以行成串接，藉以減少測試存取埠控制器中測試存取埠數量的要求，並且本發明所提出的測試電路板提供對所有測試訊號的測試訊號覆蓋性，便於生產線的使用，進而降低測試電路板的成本。

透過上述的技術手段，本發明可以達成減少測試存取埠控制器中測試存取埠數量的要求與提供對所有測試訊號的測試訊號覆蓋性的技術功效。

以下將配合圖式及實施例來詳細說明本發明的實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。

以下首先要說明本發明所揭露的適用於通用序列匯流排連接器的測試電路板，並請參考「第1圖」以及「第2圖」所示，「第1圖」繪示為本發明適用於通用序列匯流排連接器測試電路板的架構示意圖；「第2圖」繪示為本發明適用於通用序列匯流排連接器測試電路板測試時的架構示意圖。

本發明所揭露的測試電路板10更包含：通用序列匯流排（Universal Serial Bus，USB）連接介面11、第一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面12、第二聯合測試工作群組連接介面13、聯合測試工作群組訊號處理晶片14、至少一聯合測試工作群組控制晶片15以及電壓轉換晶片16。

待測試機板20更包含：中央處理器（Central Processing Unit，CPU）21、多個通用序列匯流排連接器22以及複雜的可規劃邏輯元件（Complex Programmable Logic Device，CPLD）23。

測試電路板10的通用序列匯流排連接介面11是用以提供測試電路板10插接於待測試機板20的通用序列匯流排連接器22上以使測試電路板10與待測試機板20形成電性連接，待測試機板20的每一個通用序列匯流排連接器22可以插接一個測試電路板10。

測試電路板10的第一聯合測試工作群組連接介面12是用以與測試存取埠控制器30電性連接，或是測試電路板10的第一聯合測試工作群組連接介面12是用以與其他測試電路板10的第二聯合測試工作群組連接介面13電性連接，以使測試電路板10與其他測試電路板10形成串接。

具體而言，待測試機板20具有第一串行ATA連接器221以及第二串行ATA連接器222，第一測試電路板101插接於待測試機板20的第一串行ATA連接器221，第二測試電路板102插接於待測試機板20的第二串行ATA連接器222，第一測試電路板101的第一聯合測試工作群組連接介面12與測試存取埠控制器30電性連接，第一測試電路板101的第二聯合測試工作群組連接介面13與第二測試電路板102的第一聯合測試工作群組連接介面12電性連接，藉以使得第一測試電路板101以及第二測試電路板102形成串接，在此僅為舉例說明之，並不以此侷限本發明的應用範疇。

測試電路板10的聯合測試工作群組訊號處理晶片14分別與測試電路板10的第一聯合測試工作群組12以及測試電路板10的第二聯合測試工作群組13電性連接，測試電路板10的聯合測試工作群組訊號處理晶片14是用以提高測試電路板10的第一聯合測試工作群組12以及測試電路板10的第二聯合測試工作群組13所傳遞聯合測試工作群組訊號的穩定性。

待測試機板20的中央處理器21是用以提供邊界掃描（Boundary Scan）模式以供測試電路板10進行檢測，待測試機板20的複雜的可規劃邏輯元件23是用以控制待測試機板20的電源狀態。

測試存取埠控制器30亦與待測試機板20的中央處理器21以及待測試機板20的複雜的可規劃邏輯元件23電性連接，並且測試存取埠控制器30控制待測試機板20的複雜的可規劃邏輯元件23以控制待測試機板20的電源供電狀態，測試存取埠控制器30亦控制待測試機板20的中央處理器21以及待測試機板20的複雜的可規劃邏輯元件23至邊界掃描工作模式，以及測試存取埠控制器30透過測試電路板10的第一聯合測試工作群組連接介面12控制測試電路板10至邊界掃描工作模式。

測試電路板10的聯合測試工作群組控制晶片15與測試電路板10的聯合測試工作群組訊號處理晶片14電性連接，測試電路板10的聯合測試工作群組控制晶片15是用以進行待測試機板20的通用序列匯流排連接器22腳位的檢測。

測試電路板10的電壓轉換晶片16是用以透過外部電源（圖中未繪示）取得電源供應並對電源進行轉換以提供測試電路板10的聯合測試工作群組訊號處理晶片14以及測試電路板10的聯合測試工作群組控制晶片15所需要的工作電壓。

測試存取埠控制器30於待測試機板20複雜的可規劃邏輯元件23、待測試機板20的中央處理器21以及測試電路板10的邊界掃描工作模式下透過測試電路板10的聯合測試工作群組控制晶片14以進行待測試機板20的通用序列匯流排連接器22腳位的檢測以及狀態控制。

綜上所述，可知本發明與先前技術之間的差異在於透過測試電路板所具有的第一聯合測試工作群組連接介面以及第二聯合測試工作群組連接介面使得測試電路板彼此之間可以行成串接，藉以減少測試存取埠控制器中測試存取埠數量的要求，並且本發明所提出的測試電路板提供對所有測試訊號的測試訊號覆蓋性，便於生產線的使用，進而降低測試電路板的成本。

藉由此一技術手段可以來解決先前技術所存在現有對於待測試機板中通用序列匯流排連接器的測試訊號覆蓋欠缺的問題，進而達成減少測試存取埠控制器中測試存取埠數量的要求與提供對所有測試訊號的測試訊號覆蓋性的技術功效。

雖然本發明所揭露的實施方式如上，惟所述的內容並非用以直接限定本發明的專利保護範圍。任何本發明所屬技術領域中具有通常知識者，在不脫離本發明所揭露的精神和範圍的前提下，可以在實施的形式上及細節上作些許的更動。本發明的專利保護範圍，仍須以所附的申請專利範圍所界定者為準。

10‧‧‧測試電路板
101‧‧‧第一測試電路板
102‧‧‧第二測試電路板
11‧‧‧通用序列匯流排連接介面
12‧‧‧第一聯合測試工作群組連接介面
13‧‧‧第二聯合測試工作群組連接介面
14‧‧‧聯合測試工作群組訊號處理晶片
15‧‧‧聯合測試工作群組控制晶片
16‧‧‧電壓轉換晶片
20‧‧‧待測試機板
21‧‧‧中央處理器
22‧‧‧通用序列匯流排連接器
221‧‧‧第一通用序列匯流排連接器
222‧‧‧第二通用序列匯流排連接器
23‧‧‧複雜的可規劃邏輯元件

第1圖繪示為本發明適用於通用序列匯流排連接器測試電路板的架構示意圖。 第2圖繪示為本發明適用於通用序列匯流排連接器測試電路板測試時的架構示意圖。

10‧‧‧測試電路板

11‧‧‧通用序列匯流排連接介面

12‧‧‧第一聯合測試工作群組連接介面

13‧‧‧第二聯合測試工作群組連接介面

14‧‧‧聯合測試工作群組訊號處理晶片

15‧‧‧聯合測試工作群組控制晶片

16‧‧‧電壓轉換晶片

Claims (7)

1. 一種適用於通用序列匯流排連接器的測試電路板，其包含： 一測試電路板，所述測試電路板更包含： 一通用序列匯流排（Universal Serial Bus，USB）連接介面，用以插接於通用序列匯流排連接器以形成電性連接； 一第一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面，用以與一測試存取埠（Test Access Port，TAP）控制器電性連接，或是用以與其他所述測試電路板的所述第二聯合測試工作群組連接介面電性連接，以與其他所述測試電路板形成串接； 一第二聯合測試工作群組連接介面，用以與其他測試電路板的所述第一聯合測試工作群組連接介面電性連接； 一聯合測試工作群組訊號處理晶片，所述聯合測試工作群組訊號處理晶片分別與所述第一聯合測試工作群組以及所述第二聯合測試工作群組電性連接，用以提高所述第一聯合測試工作群組以及所述第二聯合測試工作群組所傳遞聯合測試工作群組訊號的穩定性； 至少一聯合測試工作群組控制晶片，所述聯合測試工作群組控制晶片與所述聯合測試工作群組訊號處理晶片電性連接，用以進行通用序列匯流排連接器腳位的檢測以及狀態控制；及 一電壓轉換晶片，用以透過外部電源取得電源供應並對電源進行轉換以提供所述聯合測試工作群組訊號處理晶片、所述聯合測試工作群組控制晶片、所述類比數位轉換晶片開關晶片所需要的工作電壓。
2. 如申請專利範圍第1項所述的適用於通用序列匯流排連接器的測試電路板，其中更包含一待測試機板，所述待測試機板更包含： 一中央處理器（Central Processing Unit，CPU），用以提供邊界掃描（Boundary Scan）模式以供所述測試電路板進行檢測； 多個通用序列匯流排連接器，用以提供所述測試電路板插接；及 一複雜的可規劃邏輯元件（Complex Programmable Logic Device，CPLD），用以控制所述待測試機板的電源狀態。
3. 如申請專利範圍第2項所述的適用於通用序列匯流排連接器的測試電路板，其中所述測試存取埠控制器分別與所述中央處理器、所述複雜的可規劃邏輯元件以及所述第一聯合測試工作群組連接介面電性連接。
4. 如申請專利範圍第3項所述的適用於通用序列匯流排連接器的測試電路板，其中所述測試存取埠控制器控制所述複雜的可規劃邏輯元件以控制所述待測試機板的電源供電狀態。
5. 如申請專利範圍第3項所述的適用於通用序列匯流排連接器的測試電路板，其中所述測試存取埠控制器控制所述複雜的可規劃邏輯元件以及所述中央處理器至邊界掃描（Boundary Scan）工作模式。
6. 如申請專利範圍第1項所述的適用於通用序列匯流排連接器的測試電路板，其中所述測試存取埠控制器控制所述測試電路板至邊界掃描工作模式。
7. 如申請專利範圍第3項所述的適用於通用序列匯流排連接器的測試電路板，其中所述測試存取埠控制器於所述複雜的可規劃邏輯元件、所述中央處理器以及所述測試電路板的邊界掃描工作模式下進行通用序列匯流排連接器腳位的檢測以及狀態控制。