CN101911210A - 半导体测试图案信号的乘法装置 - Google Patents

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Abstract

本发明公开了一种用于将半导体测试图案信号相乘的装置。该乘法装置首先将多个图案信号编码以使其具有不同的图案类型，并且根据异或逻辑(XOR)方案将已编码的图案信号相乘以便产生单个图案信号，由此识别相乘之前的图案信号和相乘之后的另一个图案信号之间的关系。图案信号分段/输出单元可将半导体测试图案信号分成多个图案信号，并同时输出该分段后的图案信号。图案信号复原/乘法单元可将从图案信号分段/输出单元中所接收到的分段后的图案信号复原为半导体测试图案信号，将复原结果输出到在要测试的目标半导体中记录测试图案的驱动器，以及将输出到驱动器的信号乘以预定频带，而不是与分段信号的频带相乘。

Description

半导体测试图案信号的乘法装置
技术领域
本发明涉及一种将半导体测试图案信号相乘的装置，尤其涉及这样一种将半导体测试图案信号相乘的装置，其首先将多个图案信号编码以使其具有不同的图案类型，并且根据异或逻辑(XOR)方案将已编码的图案信号相乘以便产生单个图案信号，由此识别相乘之前的图案信号和相乘之后的另一个图案信号之间的关系。
背景技术
正如本领域中所公知的那样，通过半导体制造工序所制造的半导体通常要经历测试工序，测试工序可根据半导体的固有特性来确定该半导体能否被正确运行。半导体的这种测试工序由半导体测试系统执行。传统的半导体测试系统在下文中参考图1到5来描述。
图1是举例说明传统半导体测试系统的透视图。图2是举例说明传统半导体测试头装置的框图。图3是举例说明用于将半导体测试图案信号相乘的传统装置的框图。图4和5示范性地举例说明了用于将半导体测试图案信号相乘的传统装置的信号波形。
参考图1，传统半导体测试系统包括测试头2、处理机3、和HIFIX板1。测试头2测试半导体。处理机3通过传递多个半导体在该多个半导体上执行测试，并且根据测试头2执行的测试的结果将半导体分类。HIFIX板1位于测试头2和处理机3之间，以便其在该半导体与测试头2之间建立电连接。换句话说，如果在具备(m x n)矩阵的插座的HIFIX板1与处理机3的测试区(test site)相匹配的条件下使安置于测试盘上的插入件(insert)中的半导体与HIFIX板1上的插座相接触，则传统半导体测试系统能够同时测试(m x n)个半导体。
同时，如图2所示，测试头2包括单个测试头基底和若干个安装在该测试头基底一侧或两侧的电路元件。这种测试头基底包括图案产生器(PG)10、插脚电子(PE)单元30、控制计算机5和接口(I/F)单元70。图案产生器(PG)10产生预定的测试图案信号以测试该半导体。插脚电子(PE)单元30包括：驱动器31，用于把图案产生器(PG)10中产生的测试图案信号记录于被测部件(DUT)50中；以及比较器33，用于把DUT 50所读出的测试图案的读出信号与基准信号相比较并输出比较结果，所述基准信号对应于相应半导体的特性。控制计算机5控制半导体测试系统。接口(I/F)单元70允许用于控制该半导体测试系统的控制计算机5与测试头2相接。
在这种情况下，PE单元30是基于测试图案将电流和电压信号直接施加于DUT50中所包含的半导体的电路。如果PG 10的测试图案产生器产生了测试图案信号，则PE单元30中所包含的驱动器31就把相应的测试图案信号记录在球状格栅阵列(BGA，Ball Grid Array)型DUT 50中所包含的测试对象半导体中。所记录的图案信号由DUT 50读出，以便将读取的图案信号输出到比较器33。比较器33经由接口(I/F)单元70向控制计算机5发送比较结果信号，该比较结果信号表明测试图案的读出信号与基准信号之间的比较结果。控制计算机5分析相应的比较信号，以便能够测试出相应半导体是否按照其自身的特性正常地运行。
同时，半导体测试系统可由不同的制造公司制造，以便其可以根据个体制造公司由具有不同频带的信号来驱动。例如，如果半导体测试系统以1GHz的频率信号来操作，则图案产生器(PG)10中产生的测试图案信号必须为1GHz的频率，并且，该测试图案信号经由PE单元30而被转换为1GHz的模拟信号，所述测试图案信号表示图案产生器(PG)10中所产生的数字信号，以便把该1GHz的模拟信号记录在DUT 50中。
然而，用于处理诸如1GHz信号之类的高频信号的电路设计技术需要高级技术，且必定要消耗较高的制造电路成本，导致半导体测试系统生产成本的增大。
为了解决上述问题，传统的半导体测试系统制造公司开发出一种用于将半导体测试图案信号相乘的改进装置。在这种改进装置中，PG 10可实现为专用集成电路(ASIC)或现场可编程门阵列(FPGA)以便输出低频测试图案信号，该低频测试图案信号由ASIC或FPGA端相乘，以便半导体测试系统能够输出具有期望频带的信号。
简而言之，如图3所示，用于将半导体测试图案信号相乘的传统装置60包括第一图案产生器(图案产生器1：PG1)61、第二图案产生器(图案产生器2：PG2)62、第一格式器(格式器1：F1)63、第二格式器(格式器2：F2)64和异或(XOR)逻辑电路67。第一格式器(F1)63将从第一图案产生器(PG1)61所接收到的图案信号与时间信号合并，并输出合并后的合成信号。第二格式器(F2)64将从第二图案产生器(PG2)62所接收到的图案信号与不同于由第一格式器(F1)63所产生的上述时间信号的另一个时间信号合并，并输出合并后的合成信号。异或逻辑单元67对从第一格式器(F1)63和第二格式器(F2)64中所接收到的信号执行XOR操作，并向驱动器31输出该异或操作结果。在这种情况下，由第一格式器(F1)63和第二格式器(F2)64所产生的时间信号具有180°的相位差。
参考如图4所示的上述乘法装置60的信号波形，如果第一图案产生器(PG1)61和第二图案产生器(PG2)62产生相同的图案信号，则相乘之前的图案信号与相乘之后的另一个图案信号之间的关系可以很容易识别。简而言之，异或逻辑电路67相乘得到的图案信号D具有放大了的频带，且其波形格式等于由第一图案产生器(PG1)61和第二图案产生器(PG2)62所产生的图案信号的波形格式。具体说来，假定第一格式器(F1)63和第二格式器(F2)64的输出信号具有相同的格式且两者之间具有180°的相位差，则异或逻辑电路67会产生具有50％的占空比(duty ratio)的倍频波形。
另一方面，根据图5所示的用于将半导体测试图案信号相乘的传统装置，如果第一图案产生器(PG1)61和第二图案产生器(PG2)62产生不同图案的信号，则传统装置很难根据相乘后的图案信号D来估计出相乘之前的图案信号的形状。换句话说，如果传统装置希望经由第一图案产生器(PG1)61和第二图案产生器(PG2)62交替地输出用户期望的图案信号，则它的缺陷在于第一图案产生器(PG1)61和第二图案产生器(PG2)62不可避免地要输出相同的信号。如果传统装置希望输出彼此不同的不规则信号，则它必须编写一个随机的图案程序，借助该程序使不同图案产生器(即第一和第二图案产生器)估计出它们在不同路径上的输出值。然而，如果尽管使用了上述图案程序，传统装置仍不能完全地估计出第一和第二图案产生器(PG1和PG2)的输出值，那么它就不能产生不规则信号的图案。
发明内容
因此，本发明旨在提出一种将半导体测试图案信号相乘的装置，其可以基本上避免由于相关技术的局限性和缺陷而导致的一个或多个问题。
本发明的一个目的是提供一种用于将半导体测试图案信号相乘的装置，其能够把半导体测试系统请求的半导体测试图案信号分段成多个图案信号，使多个图案产生器交替地依次输出分段后的图案信号，以及把合成的图案信号乘以原始图案信号，以便它输出相乘后的结果。
根据本发明的一个方面，通过提供一种用于将半导体测试图案信号相乘的装置可实现上述及其它目的，所述装置包括：图案信号分段/输出单元，用于把半导体测试图案信号分段成多个图案信号，以及同时输出该分段后的图案信号；以及图案信号复原/乘法单元，用于把从图案信号分段/输出单元中所接收到分段后的图案信号复原为半导体测试图案信号，向在要测试的目标半导体中记录测试图案的驱动器输出复原结果，以及用输出给驱动器的信号乘以预定频带而不是分段信号的频带。
图案信号分段/输出单元包括：第一图案产生器，用于产生半导体测试图案信号的预定部分并输出该预定部分；以及第二图案产生器，用于产生不同于第一图案产生器所产生的预定部分的另一部分，并输出该另一部分。图案信号复原/乘法单元包括：编码器，用于把从第一和第二图案产生器中所接收到的信号转换成不同类型的图案；第一格式器，用于把从编码器所接收到的信号与时间值合并，并输出合并结果；第二格式器，用于把从编码器所接收到的信号与不同于第一格式器所产生的时间值的另一个时间值合并，并输出合并结果；以及倍频(frequency multiplication)单元，用于对从第一和第二格式器中所接收到的信号进行相乘，并输出一个表示相乘结果的信号。
由第一和第二格式器所产生的时间值具有180°的相位差。
编码器包括：第一编码器，用于在从第一图案产生器中所接收到的信号与从缓冲器所接收到的信号之间执行逻辑运算，并且输出逻辑运算结果；第二编码器，用于在从第一编码器中所接收到的信号与从第二图案产生器中所接收到的另一个信号之间执行逻辑运算，并且输出逻辑运算结果；以及缓冲器，用于根据周期性时钟信号将从第二编码器中所接收到的信号传送给第一编码器。
第一编码器或第二编码器可用异或逻辑电路来实现，缓冲器可用D-触发器来实现。
应当理解，本发明的上述一般性描述及随后的详细描述都只是示范和说明性的，是用来提供对所请求保护的本发明的进一步说明。
如以上描述中所见，根据本发明的用于将半导体测试图案信号相乘的装置，其能够把半导体测试系统请求的半导体测试图案信号分段成多个图案信号，使多个图案产生器交替地依次输出分段后的图案信号，以及把合成的图案信号乘以原始图案信号，以便它输出相乘后的结果。
附图说明
结合附图，根据以下的详细说明，本发明的上述及其他目的、特征及其他优点会更容易理解，其中：
图1是举例说明传统半导体测试系统的透视图；
图2是举例说明传统半导体测试头装置的框图；
图3是举例说明用于将半导体测试图案信号相乘的传统装置的框图；
图4和5示范性地举例说明了用于将半导体测试图案信号相乘的传统装置的信号波形；
图6是举例说明根据本发明的用于将半导体测试图案信号相乘的装置的电路框图；
图7示范性地举例说明了根据本发明的图6的用于将半导体测试图案信号相乘的装置所使用的信号波形；
图8是举例说明相乘装置执行相乘之前的图案信号与相乘之后的另一个图案信号之间关系的真值表。
具体实施方式
在下文中参考附图描述了根据本发明的用于将半导体测试图案信号相乘的装置。
图6是举例说明根据本发明的用于将半导体测试图案信号相乘的装置的电路框图。图7示范性地举例说明了根据本发明的图6的用于将半导体测试图案信号相乘的装置所使用的信号波形。图8是举例说明相乘装置执行相乘之前的图案信号与相乘之后的另一个图案信号之间关系的真值表。
参考图6，根据本发明的用于将半导体测试图案信号相乘的装置100(以下简称乘法装置100)通常包括图案信号分段/输出单元和图案信号复原/乘法单元。具体说来，图案信号分段/输出单元可将半导体测试图案信号分成多个图案信号，并同时输出该分段后的图案信号。图案信号复原/乘法单元可将从图案信号分段/输出单元中所接收到的分段后的图案信号复原为原始半导体测试图案信号，将复原结果输出到在要测试的目标半导体中记录测试图案的驱动器，以及将输出到驱动器的信号乘以预定频带，而不是乘以分段信号的频带。
在上述结构中，图案信号分段/输出单元包括第一图案产生器(图案产生器1：PG1)110和第二图案产生器(图案产生器2：PG2)120。图案信号复原/乘法单元更进一步包括编码器130、第一格式器(格式器1：F1)140、第二格式器(格式器2：F2)150以及倍频单元160。
在这种情况下，第一图案产生器110输出半导体测试图案信号的预定部分，而第二图案产生器120输出不同于由第一图案产生器110所输出的预定部分的另一部分。例如，初始周期(即第一周期)的第一图案信号从第一图案产生器(PG1)110中产生，而下一周期的第二图案信号从第二图案产生器(PG2)120中产生，以这样一种方法使得第一图案产生器(PG1)110和第二图案产生器(PG2)120交替地输出第一和第二图案信号。
编码器130把第一和第二图案产生器110和120所产生的第一和第二图案信号转换成不同类型的图案，并通过执行编码功能输出该不同类型的图案。具体地说，编码器130包括第一编码器(En1)131，第二编码器(En2)133和缓冲器135。第一编码器(En1)131从第一图案产生器(PG1)110中接收一个信号PG1(n)，从缓冲器135中接收另一个信号En2(n-1)，以及在接收到的信号PG1(n)和En2(n-1)之间执行异或操作。第二编码器(En2)133从第一编码器(En1)131中接收一个信号En1(n)，从第二图案产生器(PG2)120中接收另一个信号PG2(n)，以及在接收到的信号En1(n)和PG2(n)之间执行异或操作。缓冲器135根据周期性时钟信号将从第二编码器(En2)133中接收到的信号发送给第一编码器(En1)131。在这种情况下，更可取的是第一和第二编码器131和133中的每一个都采用异或逻辑电路来实现，缓冲器135采用D触发器(也称作数据-F/F)来实现。
第一格式器(F1)140把从第一编码器(En1)131中接收到的图案信号与时间信号合并。第二格式器(F2)150把从第二编码器(En2)133所接收到的图案信号与不同于第一格式器(F1)140的时间信号的另一个时间信号合并。在这种情况下，第一格式器(F1)140和第二格式器(F2)150所产生的时间信号可具有180°的相位差。
倍频单元160对从第一格式器(F1)140和第二格式器(F2)150所接收到的图案信号进行相乘，并输出表示相乘结果的单个图案信号。优选地是倍频单元160由异或逻辑电路来实现。
下面参考图5来描述乘法装置100的信号波形。尽管第一图案产生器(PG1)110和第二图案产生器(PG2)120产生不同格式的图案信号，但是由倍频单元160相乘后的图案信号D被放大了两倍，且等于由第一图案产生器110或第二图案产生器120所产生的图案信号。例如，假定第一图案产生器(PG1)110以特定时刻T输出值‘0’，第二图案产生器(PG2)120在时刻T输出另一个值‘1’，并且第二编码器(En2)133在时刻T-1输出值‘0’，则第一编码器(En1)131在两个值‘0’之间执行异或操作以便它输出结果值‘0’，以及第二编码器(En2)133在两个值‘0’和‘1’之间执行异或操作以使它输出结果值‘1’。第一格式器(F1)140把从第一编码器(En1)131中接收到的信号与预定时间值合并，并输出合并结果。第二格式器(F2)150把从第二编码器(En2)133所接收到的信号与时间值合并，所述时间值与从第一格式器(F1)140中所产生的另一时间值之间有180°的相位差，并且输出合并结果。换句话说，如果第一格式器140所产生的时间值是‘0’，则第一格式器(F1)140把从第一编码器(En1)131所接收到的输入信号不进行任何改变地发送给倍频单元160，而第二格式器(F2)150对从第二编码器(En2)133所接收到的输入信号移位半个周期，并向倍频单元160输出移位后的结果。因此，倍频单元160在单个周期期间输出与值‘01(LH)’对应的图案信号D，其相关描述如图8所示。
该用于将半导体测试图案信号相乘的装置不局限于仅仅上述实施例，而是在本发明的范围或精神之内还可以进行各种方式的修改。例如，尽管以上描述示范性地公开了包括两个图案产生器的上述倍频装置，但是根据需要也可在上述倍频装置中包含三个或更多个图案产生器。除了在以上倍频装置中包含三个或更多图案产生器之外，由参考标号130所表示的编码器的设计也必须根据所需图案产生器的数目而进行修改。

Claims (5)

1.一种用于将半导体测试图案信号相乘的装置，包括：
图案信号分段/输出单元，用于把半导体测试图案信号分段成多个图案信号，并同时输出分段后的图案信号；以及
图案信号复原/乘法单元，用于把从图案信号分段/输出单元中接收到的分段后的图案信号复原为半导体测试图案信号，向在要测试的目标半导体中记录测试图案的驱动器输出复原结果，以及用输出到驱动器的信号乘以预定频带而不是分段后的信号的频带。
2.根据权利要求1的装置，其中
图案信号分段/输出单元包括：
第一图案产生器，用于产生半导体测试图案信号的预定部分，并输出该预定部分；以及
第二图案产生器，用于产生不同于由第一图案产生器所产生的预定部分的另一部分，并输出该另一部分；以及
图案信号复原/乘法单元包括：
编码器，用于把从第一和第二图案产生器中接收到的信号转换成不同类型的图案；
第一格式器，用于把从编码器接收到的信号与时间值合并，并输出合并结果；
第二格式器，用于把从编码器接收到的信号与不同于第一格式器所产生的时间值的另一个时间值合并，并输出合并结果；以及
倍频单元，用于对从第一和第二格式器中接收到的信号进行相乘，并输出表示相乘结果的信号。
3.根据权利要求2所述的装置，其中，由第一和第二格式器所产生的时间值具有180°的相位差。
4.根据权利要求2和3中任一项的装置，其中：编码器包括：
第一编码器，用于在从第一图案产生器中接收到的信号与从缓冲器接收到的信号之间执行逻辑运算，并且输出逻辑运算结果；
第二编码器，用于在从第一编码器中接收到的信号与从第二图案产生器中接收到的另一个信号之间执行逻辑运算，并且输出逻辑运算结果；以及
缓冲器，用于根据周期性时钟信号将从第二编码器中接收到的信号传送给第一编码器。
5.根据权利要求4所述的装置，其中第一编码器或第二编码器用异或逻辑电路来实现，缓冲器用D-触发器来实现。
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