JP3368570B2 - 高速パターン発生方法及びこの方法を用いた高速パターン発生器 - Google Patents
高速パターン発生方法及びこの方法を用いた高速パターン発生器Info
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Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路で
構成されるメモリのようなＩＣの良否を試験することに
用いる高速パターン発生器に関する。
構成されるメモリのようなＩＣの良否を試験することに
用いる高速パターン発生器に関する。
【０００２】
【従来の技術】図９に従来のＩＣ試験装置の構成を示
す。図中１００はパターン発生器、２００はデータセレ
クタ、３００は被試験ＩＣ、４００は論理比較器を示
す。パターン発生器１００はシーケンス制御部１１０
と、パターン発生部１２０とによって構成される。
す。図中１００はパターン発生器、２００はデータセレ
クタ、３００は被試験ＩＣ、４００は論理比較器を示
す。パターン発生器１００はシーケンス制御部１１０
と、パターン発生部１２０とによって構成される。
【０００３】シーケンス制御部１１０は図１０に示すよ
うに、プログラムカウンタ・コントローラ１１１と、プ
ログラムカウンタ１１２，インストラクションメモリ１
１３，ループカウンタ１１４，初期値格納レジスタ１１
５等によって構成される。インストラクションメモリ１
１３はシーケンス制御命令記憶領域１１３Ａと、パター
ン発生命令記憶領域１１３Ｂとを具備し、プログラムカ
ウンタ１１２から与えられるアドレス信号によってアク
セスされ、シーケンス制御命令記憶領域１１３Ａからシ
ーケンス制御命令が読み出される。このシーケンス制御
命令がプログラムカウンタ・コントローラ１１１で解読
され、次にアクセスすべきアドレスが決定され、プログ
ラムカウンタ１１２からそのアドレス信号がインストラ
クションメモリ１１３に与えられ、インストラクション
メモリ１１３からシーケンス制御命令が読み出される。
このようにしてインストラクションメモリ１１３はシー
ケンス制御命令が読み出されるごとに、そのシーケンス
制御命令に書き込まれている制御命令に従って次にアク
セスするアドレスが決定され、これが繰り返されてパタ
ーン発生命令記憶領域１１３Ｂからパターン発生命令が
読み出される。
うに、プログラムカウンタ・コントローラ１１１と、プ
ログラムカウンタ１１２，インストラクションメモリ１
１３，ループカウンタ１１４，初期値格納レジスタ１１
５等によって構成される。インストラクションメモリ１
１３はシーケンス制御命令記憶領域１１３Ａと、パター
ン発生命令記憶領域１１３Ｂとを具備し、プログラムカ
ウンタ１１２から与えられるアドレス信号によってアク
セスされ、シーケンス制御命令記憶領域１１３Ａからシ
ーケンス制御命令が読み出される。このシーケンス制御
命令がプログラムカウンタ・コントローラ１１１で解読
され、次にアクセスすべきアドレスが決定され、プログ
ラムカウンタ１１２からそのアドレス信号がインストラ
クションメモリ１１３に与えられ、インストラクション
メモリ１１３からシーケンス制御命令が読み出される。
このようにしてインストラクションメモリ１１３はシー
ケンス制御命令が読み出されるごとに、そのシーケンス
制御命令に書き込まれている制御命令に従って次にアク
セスするアドレスが決定され、これが繰り返されてパタ
ーン発生命令記憶領域１１３Ｂからパターン発生命令が
読み出される。
【０００４】このようにシーケンス制御命令に従って次
にアクセスするアドレスを決定しながらパターン発生命
令を読み出す方式を採る理由の一つは仮にパターン発生
命令を１ステップずつプログラムに書き込んでパターン
発生命令を発生させる方式を採った場合には、プログラ
ムは長大化し、その製作に多くの手間と時間を要する不
都合が生じる。このため、一般にはループ命令を用いて
所定の試験パターンを所定の回数ずつ発生させるプログ
ラミング方式を採っている。このために、パターン発生
の実行開始時に各ループの回数等を初期値格納レジスタ
１１５に格納し、そのループの周回数をループカウンタ
１１４で計数し、ループを所定の回数周回すると、次の
ループ命令を実行するように動作する。
にアクセスするアドレスを決定しながらパターン発生命
令を読み出す方式を採る理由の一つは仮にパターン発生
命令を１ステップずつプログラムに書き込んでパターン
発生命令を発生させる方式を採った場合には、プログラ
ムは長大化し、その製作に多くの手間と時間を要する不
都合が生じる。このため、一般にはループ命令を用いて
所定の試験パターンを所定の回数ずつ発生させるプログ
ラミング方式を採っている。このために、パターン発生
の実行開始時に各ループの回数等を初期値格納レジスタ
１１５に格納し、そのループの周回数をループカウンタ
１１４で計数し、ループを所定の回数周回すると、次の
ループ命令を実行するように動作する。
【０００５】パターン発生命令記憶領域１１３Ｂから読
み出されたパターン発生命令は、パターン発生部１２０
に与えられ、パターン発生命令に従ってパターン発生部
１２０が試験パターン信号とアドレス信号を発生する。
データセレクタ２００は、パターン発生部１２０で発生
した信号の中から被試験ＩＣ３００に印加するアドレス
信号、データ信号等を選択し、これを波形整形した後、
被試験ＩＣ３００に与える。また、データセレクタ２０
０は、試験パターン信号の中より期待値データを選択
し、これを論理比較器４００に与える。
み出されたパターン発生命令は、パターン発生部１２０
に与えられ、パターン発生命令に従ってパターン発生部
１２０が試験パターン信号とアドレス信号を発生する。
データセレクタ２００は、パターン発生部１２０で発生
した信号の中から被試験ＩＣ３００に印加するアドレス
信号、データ信号等を選択し、これを波形整形した後、
被試験ＩＣ３００に与える。また、データセレクタ２０
０は、試験パターン信号の中より期待値データを選択
し、これを論理比較器４００に与える。
【０００６】論理比較器４００では、被試験ＩＣ３００
から読み出されたデータと、データセレクタ２００から
の期待値データとを論理比較し、不一致の発生を検出す
ることで被試験ＩＣ３００の試験が行われる。
から読み出されたデータと、データセレクタ２００から
の期待値データとを論理比較し、不一致の発生を検出す
ることで被試験ＩＣ３００の試験が行われる。
【０００７】
【発明が解決しようとする課題】従来のパターン発生器
１００ではインストラクションメモリ１１３はパターン
発生周波数より高速で動作する必要があるので、シーケ
ンス制御部１１０を高速化することは困難なこととされ
ている。特にパターン発生速度を高速化するためにはイ
ンストラクションメモリ１１３，プログラムカウンタ・
コントローラ１１１，プログラムカウンタ１１２，ルー
プカウンタ１１４等を全て高速動作可能な素子に置き換
えて構成しなくてはならない。またパターン発生部１２
０も高速動作可能な素子に置き換え、更に超多段のパイ
プライン構造を採らざるを得なくなるため、多くのコス
トを要し、実現したとしても高価でしかも大型なものに
なる不都合がある。
１００ではインストラクションメモリ１１３はパターン
発生周波数より高速で動作する必要があるので、シーケ
ンス制御部１１０を高速化することは困難なこととされ
ている。特にパターン発生速度を高速化するためにはイ
ンストラクションメモリ１１３，プログラムカウンタ・
コントローラ１１１，プログラムカウンタ１１２，ルー
プカウンタ１１４等を全て高速動作可能な素子に置き換
えて構成しなくてはならない。またパターン発生部１２
０も高速動作可能な素子に置き換え、更に超多段のパイ
プライン構造を採らざるを得なくなるため、多くのコス
トを要し、実現したとしても高価でしかも大型なものに
なる不都合がある。
【０００８】また、コストを掛けたとしても、高速動作
可能な素子の動作速度には限度がある。従って、従来の
技術では例えばパターン発生速度が１００ＭHzであった
ものを、数１００ＭHzに高めることはむずかしい。この
発明の第１の目的は高速動作可能な素子を用いることな
く、従来より数倍速い高速パターンを発生することがで
きる高速パターン発生器を提供しようとするものであ
る。
可能な素子の動作速度には限度がある。従って、従来の
技術では例えばパターン発生速度が１００ＭHzであった
ものを、数１００ＭHzに高めることはむずかしい。この
発明の第１の目的は高速動作可能な素子を用いることな
く、従来より数倍速い高速パターンを発生することがで
きる高速パターン発生器を提供しようとするものであ
る。
【０００９】この発明の第２の目的は高速パターンを発
生させるためのプログラムを容易に作成することができ
る高速パターン発生器を提供しようとするものである。
生させるためのプログラムを容易に作成することができ
る高速パターン発生器を提供しようとするものである。
【００１０】
【課題を解決するための手段】この発明による高速パタ
ーン発生方法はインストラクションメモリからメインパ
ターンに続く複数のパターンを規定する引数付パターン
発生命令を出力させ、このパターン発生命令に従ってメ
インパターン発生部でメインパターンを発生させ、メイ
ンパターン発生部で発生したメインパターンを複数のサ
ブパターン発生部に与え、複数のサブパターン発生部で
メインパターンを上記引数に従って変化させ、メインパ
ターンを遅延させてメインパターンに続くべき複数のサ
ブパターンをメインパターンと同一位相で発生させ、メ
インパターンと複数のサブパターンを多重化回路で時分
割多重化して取り出すことにより所定のパターン発生順
序に従って変化する高速パターン発生方法を提案するも
のである。
ーン発生方法はインストラクションメモリからメインパ
ターンに続く複数のパターンを規定する引数付パターン
発生命令を出力させ、このパターン発生命令に従ってメ
インパターン発生部でメインパターンを発生させ、メイ
ンパターン発生部で発生したメインパターンを複数のサ
ブパターン発生部に与え、複数のサブパターン発生部で
メインパターンを上記引数に従って変化させ、メインパ
ターンを遅延させてメインパターンに続くべき複数のサ
ブパターンをメインパターンと同一位相で発生させ、メ
インパターンと複数のサブパターンを多重化回路で時分
割多重化して取り出すことにより所定のパターン発生順
序に従って変化する高速パターン発生方法を提案するも
のである。
【００１１】この発明では更に、シーケンス制御命令
と、パターン発生命令を格納するインストラクションメ
モリを有し、インストラクションメモリから読み出され
るパターン発生命令に従って被試験ＩＣに与える試験パ
ターン信号を生成するパターン発生器において、上記イ
ンストラクションメモリのパターン発生命令記憶領域か
らメインパターン発生命令と、このメインパターン発生
命令に変化を与え、メインパターンに続く所定の順序で
発生すべきサブパターンを規定するための引数（パラメ
ータ）を発生させ、メインパターン発生命令をメインパ
ターン発生部に与え、メインパターン発生部で発生した
メインパターンを複数のサブパターン発生部において、
メインパターンに続くべき順序を持つ複数のサブパター
ンを発生させ、メインパターン信号とサブパターン信号
を時分割多重化することにより、高速パターン信号を得
る構成としたことを特徴とする高速パターン発生器を提
案するものである。
と、パターン発生命令を格納するインストラクションメ
モリを有し、インストラクションメモリから読み出され
るパターン発生命令に従って被試験ＩＣに与える試験パ
ターン信号を生成するパターン発生器において、上記イ
ンストラクションメモリのパターン発生命令記憶領域か
らメインパターン発生命令と、このメインパターン発生
命令に変化を与え、メインパターンに続く所定の順序で
発生すべきサブパターンを規定するための引数（パラメ
ータ）を発生させ、メインパターン発生命令をメインパ
ターン発生部に与え、メインパターン発生部で発生した
メインパターンを複数のサブパターン発生部において、
メインパターンに続くべき順序を持つ複数のサブパター
ンを発生させ、メインパターン信号とサブパターン信号
を時分割多重化することにより、高速パターン信号を得
る構成としたことを特徴とする高速パターン発生器を提
案するものである。
【００１２】この発明の構成によれば、シーケンス制御
部から多重化回路にメインパターン信号とサブパターン
信号を入力するまでの間の回路は従来と同等の速度で動
作する回路で構成することができる。しかも、これら回
路を従来と同等の速度で動作させたとしても、多重化回
路で時分割多重化することによりパターン発生速度を多
重化数倍の速度に高速化することができる。よって、こ
の発明によれば安価に高速パターン発生器を提供するこ
とができる実益が得られる。
部から多重化回路にメインパターン信号とサブパターン
信号を入力するまでの間の回路は従来と同等の速度で動
作する回路で構成することができる。しかも、これら回
路を従来と同等の速度で動作させたとしても、多重化回
路で時分割多重化することによりパターン発生速度を多
重化数倍の速度に高速化することができる。よって、こ
の発明によれば安価に高速パターン発生器を提供するこ
とができる実益が得られる。
【００１３】この発明の構成によれば更に、メインパタ
ーン発生命令に引数を付してサブパターンを発生させる
構成としたから、プログラム作成者はメインパターンだ
けを規定してプログラムを作成すればよく、パターン発
生のためのプログラムを容易に作ることができる。
ーン発生命令に引数を付してサブパターンを発生させる
構成としたから、プログラム作成者はメインパターンだ
けを規定してプログラムを作成すればよく、パターン発
生のためのプログラムを容易に作ることができる。
【００１４】
【発明の実施の形態】図１を用いてこの発明による高速
パターン発生方法と高速パターン発生器の実施例を説明
する。図１において、１３０はこの発明による高速パタ
ーン発生器を示す。この発明による高速パターン発生器
１３０はシーケンス制御部１１０と、パターン発生部１
２０と、このパターン発生部１２０で発生した試験パタ
ーンを時分割多重化する多重化回路５００とによって構
成する。
パターン発生方法と高速パターン発生器の実施例を説明
する。図１において、１３０はこの発明による高速パタ
ーン発生器を示す。この発明による高速パターン発生器
１３０はシーケンス制御部１１０と、パターン発生部１
２０と、このパターン発生部１２０で発生した試験パタ
ーンを時分割多重化する多重化回路５００とによって構
成する。
【００１５】つまり、この発明では多重化して高速パタ
ーン信号を得る構成を採るものであるから、パターン信
号を多重化の数に対応した数に分散して発生させなくて
はならない。このため、この発明ではシーケンス制御部
１１０から１シーケンス制御ごとにメインパターン発生
命令ＭＡＩＮと、メインパターンに続く所定のパターン
を規定するための引数（パラメータ）Ｐ１，Ｐ２，Ｐ３
を発生させる。
ーン信号を得る構成を採るものであるから、パターン信
号を多重化の数に対応した数に分散して発生させなくて
はならない。このため、この発明ではシーケンス制御部
１１０から１シーケンス制御ごとにメインパターン発生
命令ＭＡＩＮと、メインパターンに続く所定のパターン
を規定するための引数（パラメータ）Ｐ１，Ｐ２，Ｐ３
を発生させる。
【００１６】メインパターン発生命令ＭＡＩＮはメイン
パターン発生部１２１に入力され、メインパターンを発
生させる。これと共に引数Ｐ１，Ｐ２，Ｐ３はサブパタ
ーン発生部１２２，１２３，１２４に与えられ、サブパ
ターン発生部１２２，１２３，１２４において、メイン
パターン発生部１２１で発生したメインパターンを引数
Ｐ１，Ｐ２，Ｐ３を用いてメインパターンに続く順序
で、被試験ＩＣ３００に与えるべきパターンをサブパタ
ーン発生部１２２，１２３，１２４から発生させる。
パターン発生部１２１に入力され、メインパターンを発
生させる。これと共に引数Ｐ１，Ｐ２，Ｐ３はサブパタ
ーン発生部１２２，１２３，１２４に与えられ、サブパ
ターン発生部１２２，１２３，１２４において、メイン
パターン発生部１２１で発生したメインパターンを引数
Ｐ１，Ｐ２，Ｐ３を用いてメインパターンに続く順序
で、被試験ＩＣ３００に与えるべきパターンをサブパタ
ーン発生部１２２，１２３，１２４から発生させる。
【００１７】以下に各部の構成及び動作を詳細に説明す
る。シーケンス制御部１１０は図２に示すように、イン
ストラクションメモリ１１３のパターン発生命令記憶領
域１１３Ｂから１シーケンス制御命令ごとにメインパタ
ーン発生命令ＭＡＩＮと、複数の引数Ｐ１，Ｐ２，Ｐ３
を発生する。図３にこのパターン発生命令を発生させる
ためのパターンプログラムの一例を示す。ＳＴＡＲＴ♯
０はプログラムカウンタ１１３が出力する先頭アドレス
からパターンの発生を開始することを意味している。ア
ドレス♯０でＮＯＰが実行される。ＮＯＰはアドレスを
＋１することを意味する。従って、次の行でアドレスは
♯１に変化している。２行目ではラベルＬＢ１をループ
命令ＬＯＯＰ１で設定された回数Ｎだけ繰り返すことを
実行する。この繰り返し回数Ｎは初期値格納レジスタ１
１５に格納した設定値によって規定される。
る。シーケンス制御部１１０は図２に示すように、イン
ストラクションメモリ１１３のパターン発生命令記憶領
域１１３Ｂから１シーケンス制御命令ごとにメインパタ
ーン発生命令ＭＡＩＮと、複数の引数Ｐ１，Ｐ２，Ｐ３
を発生する。図３にこのパターン発生命令を発生させる
ためのパターンプログラムの一例を示す。ＳＴＡＲＴ♯
０はプログラムカウンタ１１３が出力する先頭アドレス
からパターンの発生を開始することを意味している。ア
ドレス♯０でＮＯＰが実行される。ＮＯＰはアドレスを
＋１することを意味する。従って、次の行でアドレスは
♯１に変化している。２行目ではラベルＬＢ１をループ
命令ＬＯＯＰ１で設定された回数Ｎだけ繰り返すことを
実行する。この繰り返し回数Ｎは初期値格納レジスタ１
１５に格納した設定値によって規定される。
【００１８】１行目及び２行目に記載したＸ＜０（１，
２，３）及びＸ＜Ｘ＋４（１，２，３）がパターン発生
命令を示す。ここで特にＸ＜０，Ｘ＜Ｘ＋４はメインパ
ターン発生命令を指す。Ｘ＜０はＸアドレスレジスタを
０に初期化する命令、Ｘ＜Ｘ＋４はＸアドレスレジスタ
の値を＋４してＸアドレスレジスタにその演算結果を格
納するための命令を示す。（１，２，３）は引数Ｐ１，
Ｐ２，Ｐ３を指し、サブパターン発生部１２２，１２
３，１２４においてメインパターンに加算する値を示
す。
２，３）及びＸ＜Ｘ＋４（１，２，３）がパターン発生
命令を示す。ここで特にＸ＜０，Ｘ＜Ｘ＋４はメインパ
ターン発生命令を指す。Ｘ＜０はＸアドレスレジスタを
０に初期化する命令、Ｘ＜Ｘ＋４はＸアドレスレジスタ
の値を＋４してＸアドレスレジスタにその演算結果を格
納するための命令を示す。（１，２，３）は引数Ｐ１，
Ｐ２，Ｐ３を指し、サブパターン発生部１２２，１２
３，１２４においてメインパターンに加算する値を示
す。
【００１９】図３に示したパターンプログラムを実行し
た場合のメインパターン発生命令ＭＡＩＮと、このメイ
ンパターン発生命令ＭＡＩＮで生成されるメインパター
ンとサブパターン発生部１２２〜１２４で発生するサブ
パターンとの関係を示す。メインパターン発生命令を図
１に示したメインパターン発生部１２１に与え、各サブ
パターン発生部１２２，１２３，１２４に引数Ｐ１，Ｐ
２，Ｐ３を与えることにより、メインパターン発生部１
２１はＸアドレスパターンとしてＸ＝０を、サブパター
ン発生部１２２，１２３，１２４はＸ＝０＋１，Ｘ＝０
＋２，Ｘ＝０＋３をそれぞれ出力する。図４は図３に示
したループ命令ＬＯＯＰ１を１０回繰り返した場合を示
す。従って、図４に示したステップ２〜１１で発生する
パターン発生命令はループ命令ＬＯＯＰ１に記載したＸ
＜Ｘ＋４（１，２，３）が発生する。このパターン発生
命令Ｘ＜Ｘ＋４をメインパターン発生部１２１に与える
ことによりメインパターン発生部１２１はメインパター
ンとしてＸ＝４を出力し、各サブパターン発生部１２
２，１２３，１２４は図５の２サイクル目ｔに示すよう
にパターンＸ＝４，Ｘ＝４＋１，Ｘ＝４＋２，Ｘ＝４＋
３を出力する。
た場合のメインパターン発生命令ＭＡＩＮと、このメイ
ンパターン発生命令ＭＡＩＮで生成されるメインパター
ンとサブパターン発生部１２２〜１２４で発生するサブ
パターンとの関係を示す。メインパターン発生命令を図
１に示したメインパターン発生部１２１に与え、各サブ
パターン発生部１２２，１２３，１２４に引数Ｐ１，Ｐ
２，Ｐ３を与えることにより、メインパターン発生部１
２１はＸアドレスパターンとしてＸ＝０を、サブパター
ン発生部１２２，１２３，１２４はＸ＝０＋１，Ｘ＝０
＋２，Ｘ＝０＋３をそれぞれ出力する。図４は図３に示
したループ命令ＬＯＯＰ１を１０回繰り返した場合を示
す。従って、図４に示したステップ２〜１１で発生する
パターン発生命令はループ命令ＬＯＯＰ１に記載したＸ
＜Ｘ＋４（１，２，３）が発生する。このパターン発生
命令Ｘ＜Ｘ＋４をメインパターン発生部１２１に与える
ことによりメインパターン発生部１２１はメインパター
ンとしてＸ＝４を出力し、各サブパターン発生部１２
２，１２３，１２４は図５の２サイクル目ｔに示すよう
にパターンＸ＝４，Ｘ＝４＋１，Ｘ＝４＋２，Ｘ＝４＋
３を出力する。
【００２０】このようにして、メインパターン発生部１
２１とサブパターン発生部１２２，１２３，１２４は各
ステップごとにメインパターンＸ＝０，Ｘ＝４，Ｘ＝８
…に続いて連続した順序を持つパターンＸ＝１，Ｘ＝
２，Ｘ＝３及びＸ＝５，Ｘ＝６，Ｘ＝７と、Ｘ＝９，Ｘ
＝１０，Ｘ＝１１を出力する。図６にメインパターン発
生部１２１とサブパターン発生部１２２，１２３，１２
４の具体的な実施例を示す。メインパターン発生部１２
１は４台のレジスタＲＥＧ１，ＲＥＧ２，ＲＥＧ３，Ｒ
ＥＧ４と、１台の加算器ＡＬＵと、２台のマルチプレク
サＭＵＸ１，ＭＵＸ２とマスク用ゲートＭＡＳＫとによ
って構成することができる。
２１とサブパターン発生部１２２，１２３，１２４は各
ステップごとにメインパターンＸ＝０，Ｘ＝４，Ｘ＝８
…に続いて連続した順序を持つパターンＸ＝１，Ｘ＝
２，Ｘ＝３及びＸ＝５，Ｘ＝６，Ｘ＝７と、Ｘ＝９，Ｘ
＝１０，Ｘ＝１１を出力する。図６にメインパターン発
生部１２１とサブパターン発生部１２２，１２３，１２
４の具体的な実施例を示す。メインパターン発生部１２
１は４台のレジスタＲＥＧ１，ＲＥＧ２，ＲＥＧ３，Ｒ
ＥＧ４と、１台の加算器ＡＬＵと、２台のマルチプレク
サＭＵＸ１，ＭＵＸ２とマスク用ゲートＭＡＳＫとによ
って構成することができる。
【００２１】レジスタＲＥＧ１にはシーケンス制御部１
１０からメインパターン発生命令Ｘ＜０或いはＸ＜Ｘ＋
４等が入力され、Ｘの値が格納される。レジスタＲＥＧ
２にはシーケンス制御部１１０から引数が与えられる。
メインパターン発生部１２１のレジスタＲＥＧ２には引
数０が格納される。マルチプレクサＭＵＸ１は当初はレ
ジスタＲＥＧ１を選択し、レジスタＲＥＧ１に格納した
Ｘの値とレジスタＲＥＧ２に格納した値を加算し、その
加算結果をレジスタＲＥＧ３に格納する。パターン発生
命令がＸ＜０の場合はレジスタＲＥＧ１にはＸが０に初
期化されて格納されるから、加算器ＡＬＵはＸ＝０＋０
を演算し、レジスタＲＥＧ３にＸ＝０を格納する。レジ
スタＲＥＧ３に格納したＸの値はマルチプレクサＭＵＸ
２とマスク用ゲートＭＡＳＫを通じてパターン遅延回路
１２５を通じて出力端子ＴＡに出力される。なお、レジ
スタＲＧ４には、被試験ＩＣ３００に印加するパターン
の最大値を設定する。レジスタＲＥＧ３の値がレジスタ
ＲＥＧ４の設定値を越えた場合に、マスク用ゲートＭＡ
ＳＫは、レジスタＲＥＧ４の設定値以上の値が被試験Ｉ
Ｃ３００に印加されることを阻止する。パターン遅延回
路１２５はメインパターン発生部１２１で発生した試験
パターンを、サブパターン発生部１２２，１２３，１２
４における遅延時間と同じ時間遅延させ、各出力端子Ｔ
Ａ〜ＴＤに同一位相で試験パターンを出力するために設
けられている。
１０からメインパターン発生命令Ｘ＜０或いはＸ＜Ｘ＋
４等が入力され、Ｘの値が格納される。レジスタＲＥＧ
２にはシーケンス制御部１１０から引数が与えられる。
メインパターン発生部１２１のレジスタＲＥＧ２には引
数０が格納される。マルチプレクサＭＵＸ１は当初はレ
ジスタＲＥＧ１を選択し、レジスタＲＥＧ１に格納した
Ｘの値とレジスタＲＥＧ２に格納した値を加算し、その
加算結果をレジスタＲＥＧ３に格納する。パターン発生
命令がＸ＜０の場合はレジスタＲＥＧ１にはＸが０に初
期化されて格納されるから、加算器ＡＬＵはＸ＝０＋０
を演算し、レジスタＲＥＧ３にＸ＝０を格納する。レジ
スタＲＥＧ３に格納したＸの値はマルチプレクサＭＵＸ
２とマスク用ゲートＭＡＳＫを通じてパターン遅延回路
１２５を通じて出力端子ＴＡに出力される。なお、レジ
スタＲＧ４には、被試験ＩＣ３００に印加するパターン
の最大値を設定する。レジスタＲＥＧ３の値がレジスタ
ＲＥＧ４の設定値を越えた場合に、マスク用ゲートＭＡ
ＳＫは、レジスタＲＥＧ４の設定値以上の値が被試験Ｉ
Ｃ３００に印加されることを阻止する。パターン遅延回
路１２５はメインパターン発生部１２１で発生した試験
パターンを、サブパターン発生部１２２，１２３，１２
４における遅延時間と同じ時間遅延させ、各出力端子Ｔ
Ａ〜ＴＤに同一位相で試験パターンを出力するために設
けられている。
【００２２】メインパターン発生部１２１のレジスタＲ
ＥＧ１にパターン発生命令Ｘ＜Ｘ＋４が入力されると、
このレジスタＲＥＧ１にはＸ＝４が格納される。この結
果、加算器ＡＬＵはＸ＝４＋０を演算し、その演算結果
をレジスタＲＥＧ３に格納する。従ってメインパターン
はＸ＝４となる。次にサブパターン発生部１２２〜１２
４の構成及び動作について説明する。サブパターン発生
部１２２〜１２４は同一の構成であるから、ここではサ
ブパターン発生部１２２についてだけ説明する。サブパ
ターン発生部はレジスタＲＥＧ２，ＲＥＧ３，ＲＥＧ４
の３台のレジスタと、２台のマルチプレクサＭＵＸ１，
ＭＵＸ２と、マスク用ゲートＭＡＳＫとによって構成さ
れる。マルチプレクサＭＵＸ１にはメインパターン発生
部１２１が発生するメインパターンＸ＝０，Ｘ＝４，Ｘ
＝８…が入力される。レジスタＲＥＧ２にはシーケンス
制御部１１０（図２）から引数Ｐ１が入力される。この
例ではＰ１＝１の場合を示す。この引数Ｐ１＝１がレジ
スタＲＥＧ２に格納される。（サブパターン発生部１２
３と１２４のレジスタＲＥＧ２には引数２と３が格納さ
れる）。メインパターン発生部１２１がメインパターン
Ｘ＝０を発生した場合は、加算器ＡＬＵはＸ＝０＋１を
演算し、その演算結果Ｘ＝１をレジスタＲＥＧ３に格納
する。従って出力端子ＴＢにはサブパターンＸ＝１が出
力される。次にメインパターン発生部１２１がメインパ
ターンＸ＝４を出力すると、サブパターン発生部１２２
の加算器ＡＬＵはＸ＝４＋１を演算し、その演算結果を
レジスタＲＥＧ３に格納する。この結果、出力端子ＴＢ
にはサブパターンＸ＝５が出力される。このようにし
て、各サブパターン発生部１２２〜１２４ではレジスタ
ＲＥＧ２に格納した引数（１，２，３）をメインパター
ン発生部１２１が各ステップ１，２，３…で発生するメ
インパターン信号Ｘ＝０，Ｘ＝４，Ｘ＝８…に加算し、
所望の順序に配列されたパターン信号Ｘ＝０，Ｘ＝１，
Ｘ＝２，Ｘ＝３と、Ｘ＝４，Ｘ＝５，Ｘ＝６，Ｘ＝７及
びＸ＝８，Ｘ＝９，Ｘ＝１０，Ｘ＝１１を各サイクルｔ
−１，ｔ，ｔ＋１…ごとに出力端子ＴＡ〜ＴＤに出力す
る。
ＥＧ１にパターン発生命令Ｘ＜Ｘ＋４が入力されると、
このレジスタＲＥＧ１にはＸ＝４が格納される。この結
果、加算器ＡＬＵはＸ＝４＋０を演算し、その演算結果
をレジスタＲＥＧ３に格納する。従ってメインパターン
はＸ＝４となる。次にサブパターン発生部１２２〜１２
４の構成及び動作について説明する。サブパターン発生
部１２２〜１２４は同一の構成であるから、ここではサ
ブパターン発生部１２２についてだけ説明する。サブパ
ターン発生部はレジスタＲＥＧ２，ＲＥＧ３，ＲＥＧ４
の３台のレジスタと、２台のマルチプレクサＭＵＸ１，
ＭＵＸ２と、マスク用ゲートＭＡＳＫとによって構成さ
れる。マルチプレクサＭＵＸ１にはメインパターン発生
部１２１が発生するメインパターンＸ＝０，Ｘ＝４，Ｘ
＝８…が入力される。レジスタＲＥＧ２にはシーケンス
制御部１１０（図２）から引数Ｐ１が入力される。この
例ではＰ１＝１の場合を示す。この引数Ｐ１＝１がレジ
スタＲＥＧ２に格納される。（サブパターン発生部１２
３と１２４のレジスタＲＥＧ２には引数２と３が格納さ
れる）。メインパターン発生部１２１がメインパターン
Ｘ＝０を発生した場合は、加算器ＡＬＵはＸ＝０＋１を
演算し、その演算結果Ｘ＝１をレジスタＲＥＧ３に格納
する。従って出力端子ＴＢにはサブパターンＸ＝１が出
力される。次にメインパターン発生部１２１がメインパ
ターンＸ＝４を出力すると、サブパターン発生部１２２
の加算器ＡＬＵはＸ＝４＋１を演算し、その演算結果を
レジスタＲＥＧ３に格納する。この結果、出力端子ＴＢ
にはサブパターンＸ＝５が出力される。このようにし
て、各サブパターン発生部１２２〜１２４ではレジスタ
ＲＥＧ２に格納した引数（１，２，３）をメインパター
ン発生部１２１が各ステップ１，２，３…で発生するメ
インパターン信号Ｘ＝０，Ｘ＝４，Ｘ＝８…に加算し、
所望の順序に配列されたパターン信号Ｘ＝０，Ｘ＝１，
Ｘ＝２，Ｘ＝３と、Ｘ＝４，Ｘ＝５，Ｘ＝６，Ｘ＝７及
びＸ＝８，Ｘ＝９，Ｘ＝１０，Ｘ＝１１を各サイクルｔ
−１，ｔ，ｔ＋１…ごとに出力端子ＴＡ〜ＴＤに出力す
る。
【００２３】出力端子ＴＡ〜ＴＤに出力したパターンは
図７に示す多重化回路５００の入力端子ＩＡ〜ＩＤに入
力される。多重化回路５００は各入力端子ＩＡ，ＩＢ，
ＩＣ，ＩＤにフリップフロップ５０１，５０２，５０
３，５０４が接続され、これら各フリップフロップ５０
１〜５０４にパターン発生部１２０で発生したパターン
例えばＸ＝０，Ｘ＝１，Ｘ＝２，Ｘ＝３を図８Ａに示す
クロックＣＬＫ１でラッチする。各フリップフロップ５
０１〜５０４の各ラッチ出力は４入力１出力型のマルチ
プレクサ５０６において、図８Ｃに示すクロックＣＬＫ
２の周期で選択されて取り出され、更にフリップフロッ
プ５０７で整時して出力端子ＴＱに出力する。この出力
端子ＴＱには図８Ｄに示す４倍速の高速パターン信号Ｈ
ＩＰが所定の順序に従って出力される。なお、図７に示
す５０５はクロックＣＬＫ２を計数するカウンタを示
し、このカウンタ５０５の計数出力によりマルチプレク
サ５０６を切替え制御する。
図７に示す多重化回路５００の入力端子ＩＡ〜ＩＤに入
力される。多重化回路５００は各入力端子ＩＡ，ＩＢ，
ＩＣ，ＩＤにフリップフロップ５０１，５０２，５０
３，５０４が接続され、これら各フリップフロップ５０
１〜５０４にパターン発生部１２０で発生したパターン
例えばＸ＝０，Ｘ＝１，Ｘ＝２，Ｘ＝３を図８Ａに示す
クロックＣＬＫ１でラッチする。各フリップフロップ５
０１〜５０４の各ラッチ出力は４入力１出力型のマルチ
プレクサ５０６において、図８Ｃに示すクロックＣＬＫ
２の周期で選択されて取り出され、更にフリップフロッ
プ５０７で整時して出力端子ＴＱに出力する。この出力
端子ＴＱには図８Ｄに示す４倍速の高速パターン信号Ｈ
ＩＰが所定の順序に従って出力される。なお、図７に示
す５０５はクロックＣＬＫ２を計数するカウンタを示
し、このカウンタ５０５の計数出力によりマルチプレク
サ５０６を切替え制御する。
【００２４】
【発明の効果】以上説明したように、この発明によれば
シーケンス制御部１１０，パターン発生部１２０と多重
化回路５００を構成するフリップフロップ５０１〜５０
４を従来と同等の速度で動作する回路で構成しても多重
化回路５００の多重化数倍の速度を持つ高速パターン信
号を発生させることができる。従って多重化回路５００
で多重化数Ｎを上述した実施例のようにＮ＝４に選定し
た場合、１００ＭHzで動作する回路を使って４００ＭHz
の高速パターン信号を発生させることができる。また多
重化数Ｎを更に多く採ることにより、更に高速のパター
ン信号を発生させることができる。
シーケンス制御部１１０，パターン発生部１２０と多重
化回路５００を構成するフリップフロップ５０１〜５０
４を従来と同等の速度で動作する回路で構成しても多重
化回路５００の多重化数倍の速度を持つ高速パターン信
号を発生させることができる。従って多重化回路５００
で多重化数Ｎを上述した実施例のようにＮ＝４に選定し
た場合、１００ＭHzで動作する回路を使って４００ＭHz
の高速パターン信号を発生させることができる。また多
重化数Ｎを更に多く採ることにより、更に高速のパター
ン信号を発生させることができる。
【００２５】また、この発明によればメインパターン発
生命令に引数を付し、この引数によって多重化するため
のサブパターンを発生させる構成にしたから、プログラ
ム作成者はメインパターンだけを規定してプログラムを
作成すればよい。従って高速パターン発生のためのプロ
グラムを容易に作ることができる利点が得られる。更
に、この発明によればシーケンス制御部１１０，パター
ン発生部１２０等の主要部分を従来の回路と同等の回路
で構成すればよいから、安価に作ることができる。更に
超多段パイプライン構造を採らなくてよいから、全体を
小型に作ることもできる実益が得られる。
生命令に引数を付し、この引数によって多重化するため
のサブパターンを発生させる構成にしたから、プログラ
ム作成者はメインパターンだけを規定してプログラムを
作成すればよい。従って高速パターン発生のためのプロ
グラムを容易に作ることができる利点が得られる。更
に、この発明によればシーケンス制御部１１０，パター
ン発生部１２０等の主要部分を従来の回路と同等の回路
で構成すればよいから、安価に作ることができる。更に
超多段パイプライン構造を採らなくてよいから、全体を
小型に作ることもできる実益が得られる。
【図面の簡単な説明】
【図１】この発明の実施例を説明するためのブロック
図。
図。
【図２】図１に示した実施例に用いるシーケンス制御部
の構成を説明するためのブロック図。
の構成を説明するためのブロック図。
【図３】図２に示したシーケンス制御部を動作させるプ
ログラムの一例を説明するための図。
ログラムの一例を説明するための図。
【図４】図３に示したプログラムを実行した場合に発生
するパターン発生命令と、このパターン発生命令で発生
するパターンの関係を説明するための図。
するパターン発生命令と、このパターン発生命令で発生
するパターンの関係を説明するための図。
【図５】この発明の動作を説明するための波形図。
【図６】この発明に用いるメインパターン発生部とサブ
パターン発生部の具体的実施例を説明するためのブロッ
ク図。
パターン発生部の具体的実施例を説明するためのブロッ
ク図。
【図７】この発明に用いる多重化回路の具体的実施例を
説明するためのブロック図。
説明するためのブロック図。
【図８】図７に示した多重化回路の動作を説明するため
の波形図。
の波形図。
【図９】従来の技術とメモリ試験装置の全体を説明する
ためのブロック図。
ためのブロック図。
【図１０】従来のシーケンス制御部の構成を説明するた
めのブロック図。
めのブロック図。
１１０ シーケンス制御部
１２０ パターン発生部
１２１ メインパターン発生部
１２２〜１２４ サブパターン発生部
１２５ パターン遅延回路
１３０ 高速パターン発生器
５００ 多重化回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/3183
G11C 29/00 657
Claims (3)
- 【請求項１】 インストラクションメモリからメインパ
ターンに続く複数のサブパターンを規定する引数付パタ
ーン発生命令を出力させ、このパターン発生命令に従っ
てメインパターン発生部でメインパターンを発生させ、
メインパターン発生部で発生したメインパターンを複数
のサブパターン発生部に与え、複数のサブパターン発生
部でメインパターンを上記引数に従って変化させ、メイ
ンパターンを遅延させてメインパターンに続くべき複数
のサブパターンをメインパターンと同一位相で発生さ
せ、メインパターンと複数のサブパターンを多重化回路
で時分割多重化して取り出すことにより所定のパターン
発生順序に従って変化する高速パターンを発生させる高
速パターン発生方法。 - 【請求項２】 シーケンス制御部に設けられたインスト
ラクションメモリから読み出されるパターン発生命令に
従ってパターン発生部から試験パターン信号を生成し、
この試験パターン信号を被試験メモリに与え、被試験メ
モリの動作を試験するメモリ試験装置に用いるパターン
発生器において、 インストラクションメモリからメインパターンを発生さ
せるためのメインパターン発生命令と、このメインパタ
ーンに続いて所定の順序で発生すべき複数のパターンを
規定する引数とを読み出し、メインパターン発生命令に
従ってメインパターン発生部からメインパターンを発生
させると共に、メインパターン発生部で発生したメイン
パターンを複数のサブパターン発生部に与え、複数のサ
ブパターン発生部において、上記引数に従って上記メイ
ンパターンに続く所定の順序で発生すべきパターンに対
応した複数のサブパターンを発生させ、これら複数のサ
ブパターンと上記メインパターンとを多重化回路で時分
割多重化することにより、上記パターン発生命令の読出
速度より上記多重化回路の多重化数倍速い速度の高速パ
ターンを発生することを特徴とする高速パターン発生
器。 - 【請求項３】 請求項２記載の高速パターン発生器にお
いて、メインパターン発生部が発生するメインパターン
をパターンデイレ部によって上記サブパターン発生部に
おける遅延時間と同等の遅延を与え、この遅延動作によ
ってメインパターンと上記複数のサブパターン発生部か
ら出力されるサブパターンの位相を合致させて上記多重
化回路に供給するように構成したことを特徴とする高速
パターン発生器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051395A JP3368570B2 (ja) | 1995-07-26 | 1995-07-26 | 高速パターン発生方法及びこの方法を用いた高速パターン発生器 |
| US08/809,632 US6006349A (en) | 1995-07-26 | 1996-07-26 | High speed pattern generating method and high speed pattern generator using the method |
| DE19680782T DE19680782C2 (de) | 1995-07-26 | 1996-07-26 | Hochgeschwindigkeits- Mustergenerierungsverfahren und unter Verwendung dieses Verfahrens arbeitender Hochgeschwindigkeits-Mustergenerator |
| PCT/JP1996/002104 WO1997005499A1 (fr) | 1995-07-26 | 1996-07-26 | Procede et appareil de generation rapide de formes |
| KR1019970701975A KR100307664B1 (ko) | 1995-07-26 | 1996-07-26 | 고속패턴발생방법및이방법을사용한고속패턴발생기 |
| TW085109346A TW301786B (ja) | 1995-07-26 | 1996-08-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051395A JP3368570B2 (ja) | 1995-07-26 | 1995-07-26 | 高速パターン発生方法及びこの方法を用いた高速パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0943317A JPH0943317A (ja) | 1997-02-14 |
| JP3368570B2 true JP3368570B2 (ja) | 2003-01-20 |
Family
ID=16259347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19051395A Expired - Fee Related JP3368570B2 (ja) | 1995-07-26 | 1995-07-26 | 高速パターン発生方法及びこの方法を用いた高速パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3368570B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4494474B2 (ja) * | 2004-11-18 | 2010-06-30 | メンター・グラフィクス・コーポレーション | プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置 |
| KR100850204B1 (ko) | 2006-11-04 | 2008-08-04 | 삼성전자주식회사 | 고속 반도체 메모리 장치를 테스트하기 위한 고주파 커맨드 신호 및 어드레스 신호 생성 방법 및 장치 |
| KR100892296B1 (ko) * | 2007-10-24 | 2009-04-08 | 주식회사 아이티엔티 | 반도체 테스트 패턴신호의 체배 장치 |
| JP5211161B2 (ja) * | 2008-06-02 | 2013-06-12 | 株式会社アドバンテスト | 試験装置および試験方法 |
-
1995
- 1995-07-26 JP JP19051395A patent/JP3368570B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0943317A (ja) | 1997-02-14 |
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