JP4156726B2 - 高速パターン生成方法及び装置並びにメモリ試験装置 - Google Patents
高速パターン生成方法及び装置並びにメモリ試験装置 Download PDFInfo
- Publication number
- JP4156726B2 JP4156726B2 JP29515798A JP29515798A JP4156726B2 JP 4156726 B2 JP4156726 B2 JP 4156726B2 JP 29515798 A JP29515798 A JP 29515798A JP 29515798 A JP29515798 A JP 29515798A JP 4156726 B2 JP4156726 B2 JP 4156726B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- memory
- address
- vector
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリデバイスの良否を試験する半導体メモリ試験装置に用いる、高速パターン生成方法、高速パターン生成装置、及びメモリ試験装置に関する。
【０００２】
【従来の技術】
図１は、従来の半導体メモリ試験装置に用いるパターン生成装置の基本構成を示す。パターン生成装置は、シーケンス制御部６２とパターン生成部２６を有する。シーケンス制御部６２は、半導体メモリを試験するために用いる試験パターンの生成順序を制御する。生成すべき各試験パターンは、アドレス信号１０２によってシーケンス制御部６２からパターン生成部２６に伝達される。パターン生成部２６は、アドレス信号１０２に基づいて、試験パターンの一例としての、アドレスパターン信号１０６、データパターン信号１０８、及びR、Ｗパターン信号１１０を生成する。アドレスパターン信号１０６は、被試験メモリデバイスのアドレス入力ピンに入力される。データパターン信号１０８は、被試験メモリデバイスに書き込むデータ及び被試験メモリデバイスの期待値を示す。Ｒ、Ｗパターン信号１１０は、被試験メモリデバイスにデータを書き込むＷ（ライト）サイクル、または被試験メモリデバイスからデータを読み出して期待値と比較するR（リード）サイクルのいずれかを指定する。
【０００３】
シーケンス制御部６２は、試験パターンの生成順序を示すベクトル命令を格納するベクトルメモリ１２、ベクトルメモリ１２からベクトル命令を読み出す読み出し制御部１４、バンクメモリ１６Ａ、１６Ｃを有するベクトルキャッシュメモリ１６、バンクメモリ１６Ａ、１６Ｃの一方を選択するパターンマルチプレクサ（ＭＵＸ）２０、及びパターンマルチプレクサ２０から与えられたデータに従ってアドレス信号１０２を生成するアドレス展開部２２を有する。ベクトルメモリ１２から読み出されたベクトル命令が、バンクメモリ１６Ａ、１６Ｂの一方に格納されている間に、バンクメモリ１６Ａ、１６Ｂの他方からベクトル命令が読み出され、パターンマルチプレクサ２０を介してアドレス展開部２２に与えられる。
【０００４】
パターン生成部２６は、各種試験パターンの演算方法を格納する制御メモリ３２と、制御メモリ３２から読み出された演算方法に従って試験パターンを生成する試験パターン演算部３６とを有する。制御メモリ３２は、アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ、及び読み書き制御メモリ３２ｃを有する。試験パターン演算部３６は、アドレスパターン信号生成用レジスタＸＢ、データパターン信号生成用レジスタＴＰ、マルチプレクサ、及びＸＯＲ回路を有する。シーケンス制御部６２が生成したアドレス信号１０２は、パターン生成部２６内のアドレス制御メモリ３２ａ、データ制御メモリ３２ｂ、及び読み書き制御メモリ３２ｃ（これら３つのメモリを制御メモリと総称する）へ送られ、制御メモリ３２ａ、３２ｂ及び３２ｃから試験パターンの演算方法が読み出される。
【０００５】
制御メモリ３２から読み出された命令に従って、試験パターン演算部３６が試験パターンを生成する。具体的には、アドレス制御メモリ３２ａから読み出された演算方法に基づいてアドレスパターン信号１０６が計算され、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃから読み出された演算方法に基づいてデータパターン信号１０８が計算される。また読み書き制御メモリ３２ｃから読み出されたデータは、そのままＲ、Ｗパターン信号１１０として出力される。
【０００６】
図２は、制御メモリ３２の、アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ、及び読み書き制御メモリ３２ｃに格納するデータを示す。図２において、ＸＢ＜０は次のサイクルでアドレスパターン信号生成用レジスタＸＢの値を0にクリアする命令、ＸＢ＜ＸＢ＋１は次のサイクルでアドレスパターン信号生成用レジスタＸＢの値を現在のアドレスパターン信号生成用レジスタＸＢの値に1を加算する命令である。また、TP＜0は次のサイクルでデータパターン信号用レジスタＴＰの値を0にクリアする命令、ＴＰ＜／ＴＰは次のサイクルで現在のサイクルにおけるデータパターン信号用レジスタＴＰの値を反転させる命令、ＴＰ＜ＴＰは現在のＴＰの値をそのまま保持する命令である。Ｒは記述されたサイクルにＲパターン信号を生成することを、Ｗは記述されたサイクルにＷパターン信号を生成することを示す。／Ｄは記述されたサイクルのデータパターン信号を反転して出力することを示す。
【０００７】
例えば、パターン生成部２６に与えられるアドレス信号１０２の値が＃０の場合は、アドレス制御メモリ３２ａからＸＢ＜０が、データ制御メモリ３２ｂからＴＰ＜０が読み出されて試験パターン演算部３６に与えられる。パターン生成部２６に与えられるアドレス信号１０２の値が＃１の場合は、アドレス制御メモリ３２ａからＸＢ＜ＸＢ＋１が、データ制御メモリ３２ｂからＴＰ＜ＴＰが、読み書き制御メモリ３２ｃからＷが読み出されて試験パターン演算部３６に与えられる。試験パターン演算部３６は、制御メモリ３２から与えられた命令に従ってアドレスパターン信号１０６、データパターン信号１０８、及びＲ、Ｗパターン信号１１０を生成する。
【０００８】
図３は、アドレス展開部２２がアドレス信号１０２を生成するために用いるシーケンス制御命令の例を示す。図３において、アドレス＃０の「NEXT」はアドレス信号１０２の値を次に進める（１増やす）命令である。REPEATｎはアドレス信号１０２の現在の値（この例では＃１）をｎ回出力した後に次のアドレス（この例では＃２）にアドレスを進める命令である。ＪＮＩＡｎは、ラベルＡのアドレスにn回ジャンプした後に次のアドレスの値を出力する命令である。この例ではアドレス#3にＪＮＩＡ2が示されており、アドレス#2にラベルＡ（Ａ：）が示されているので、アドレス#3からアドレス#2に2回ジャンプした後アドレス#４に進む。ＳＴＯＰは試験を終了する命令である。アドレス展開部２２は、このようなシーケンス制御命令に従ってアドレス信号１０２を生成し、パターン生成部２６に与える。
【０００９】
図４は、ベクトルメモリ１２に格納された圧縮命令を示す。実際には、シーケンス制御命令は非常に長いので、全てのシーケンス制御命令を格納するためには容量が大きな高速メモリを用意しなくてはならない。そこで、ベクトルメモリ１２に用いる高速メモリの容量を節約するために、図３に示したシーケンス制御命令を圧縮してベクトルメモリ１２に格納する。具体的には、図３のシーケンス制御命令中のＮＥＸＴ命令を省略し、他の命令は、各々の命令のアドレスを書き加えてベクトルメモリ１２に格納する。
【００１０】
ベクトルメモリ１２のアドレス＃0に格納した圧縮命令ＲＥＰＥＡＴ４＃１は、アドレス＃1のシーケンス制御命令がＲＥＰＥＡＴ４であることを表わす。アドレス＃１に格納した圧縮命令ＪＮＩ２＃3＃２は、アドレス＃３のシーケンス制御命令がＪＮＩ２であることと、ＪＮＩ２の２回の分岐先がアドレス＃２であることを表わす。同様に、アドレス＃２に格納した圧縮命令ＪＮＩ１＃５＃２は、アドレス＃５のシーケンス制御命令がＪＮＩ１であることと、ＪＮＩ１の分岐先がアドレス＃２であることを表わす。アドレス＃３に格納した圧縮命令ＳＴＯＰ＃６はアドレス＃６のシーケンス制御命令がＳＴＯＰであることを表わす。
【００１１】
図５は、ベクトルメモリ１２からバンクメモリ1６Ａ、１６Ｂに転送された命令を示す。シーケンス制御命令は図４に示したような多重ループを有する場合があるが、この多重ループを１重のループに展開しつつアドレス信号１０２を生成すると、アドレス信号１０２の生成が遅延する場合がある。そこで、試験開始前にベクトルメモリ１２に格納されている圧縮命令を読み出し、多重ループを展開しつつバンクメモリ1６Ａ、１６Ｂに転送する。図５を図４と比較すると明らかなように、図４のアドレス＃２に記載された外側ループＪＮＩ１＃５＃２が、図５では単なるジャンプ命令ＪＭＰ＃５＃２に置き換えられている。また図４のアドレス＃１に記載された内側ループＪＮＩＡ２＃３＃２が、図５では２回に分けて記載されている。アドレス展開部２２は、ジャンプ命令ＪＭＰを入力した場合に、アドレス信号１０２の値を＃２とし、そのまま次のシーケンス制御命令ＪＮＩ２＃３＃２を実行する。
【００１２】
図６は、図４に示した圧縮命令２１に基づいて試験パターンを生成する動作を示す。ベクトルメモリ１２に格納されている命令がベクトルキャッシュメモリ１６のバンクメモリ1６Ａ、１６Ｂに展開された後にアドレス展開部２２が、ベクトルキャッシュメモリ１６に転送された命令に従って、アドレス信号１０２を生成してパターン生成部２６へ与える。この実施形態では、アドレスパターン信号生成用レジスタＸＢに格納できる最大の値は＃3であり、＃3を超えるとＸＢレジスタの値は＃0に戻る。データパターン信号用レジスタＴＰの有効ビット数は＃FF（Ｆは１６進数の１５を表わす）であり、データパターン信号用レジスタＴＰ内のデータパターン信号はこの有効ビット数の範囲で反転する。
【００１３】
アドレス展開部２２は、最初にバンクメモリ１６Ａからアドレス＃０の圧縮命令ＲＥＰＥＡＴ４＃１を受け取る。するとアドレス展開部２２は、アドレス信号１０２を開始アドレス＃０から＃１へ進め、アドレス＃１を４回繰り返す。この時点で圧縮命令ＲＥＰＥＡＴ４＃１は終了したので、アドレス展開部２２はアドレス信号１０２を＃２に進め、バンクメモリ１６Ａのアドレスのアドレス＃１から次の圧縮命令ＪＮＩ2＃３＃２を読み取る。するとアドレス展開部２２は、アドレス信号１０２の値を＃３に進めてから＃２に戻す処理を２回繰り返す。２回目のジャンプが終了すると、アドレス展開部２２は、バンクメモリ１６Ａから次の圧縮命令ＪＭＰ＃５＃２を読み取る。
【００１４】
圧縮命令ＪＭＰ＃５＃２はアドレス＃５までのシーケンス制御命令がＮＥＸＴであることを示す。そこでアドレス展開部２２は、アドレス信号１０２を＃２から＃５まで１つづつ進め、圧縮命令ＪＭＰ＃５＃２によりアドレス信号１０２をアドレス＃５からアドレス＃2へ１回変更する。これでＪＭＰ＃５＃２が終了したので、アドレス展開部２２は、更にバンクメモリ１６Ａのアドレス＃３から次の命令を読み出す。バンクメモリ１６Ａのアドレス＃３には圧縮命令ＪＮＩ2＃３＃２が記述されているので、アドレス展開部２２はアドレス信号１０２の値を＃３に進め、更に上記の圧縮命令ＪＮＩ2＃３＃２の動作を繰り返す。アドレス展開部２２は、その後アドレス信号１０２を＃４へ進め、更にバンクメモリ１６Ａから次の圧縮命令ＳＴＯＰ＃６を読み出す。圧縮命令ＳＴＯＰ＃６は、アドレス＃６までのシーケンス制御目例がＮＥＸＴであることを示す。そこでアドレス展開部２２は、アドレス信号１０２を＃４から次の＃５へ進め、更に＃６へ進めて試験を終了する。
【００１５】
パターン生成部２６は、シーケンス制御部６２からアドレス信号１０２を受けとり各制御メモリ３２ａ、３２ｂ、３２ｃに格納されている制御命令を出力する。まずアドレスパターン信号生成用レジスタＸＢは、アドレス制御メモリ３２のアドレス＃０に格納されたアドレス制御命令ＸＢ＜０を受けとりレジスタＸＢの値を＃０とする。次のサイクルではアドレス信号１０２の値は＃１なので、アドレス制御命令ＸＢ＜ＸＢ＋１がアドレス制御メモリ３２ａから読み出され、パターン生成部３６がアドレスパターン信号生成用レジスタＸＢの値に１を加算し＃０＋１＝＃１とする。更にアドレス信号１０２の値＃１が３回繰り返されるので、パターン生成部２６はアドレスパターン信号生成用レジスタＸＢの値を順次＃３まで増やし、更に１増やすことによりＸＢの値は＃０に戻る。
【００１６】
次のステップでは、アドレス信号１０２の値が＃２なので、アドレス制御メモリ３２ａからアドレス制御命令ＸＢ＜ＸＢが読み出される。パターン生成部２６は、アドレス制御命令ＸＢ＜ＸＢに従って、現在のアドレスパターン信号生成用レジスタＸＢの値＃０を保持する。次のステップではアドレス信号１０２の値が＃３なので、アドレス制御命令ＸＢ＜ＸＢ＋１がアドレス制御メモリ３２ａから試験パターン演算部３６へ与えられＸＢの値が＃１となる。以下同様に、アドレス信号１０２の値に従ってアドレス制御命令がアドレス制御メモリ３２ａから読み出され、アドレス制御命令に従って試験パターン演算部３６がアドレスパターン信号１０６を生成する。
【００１７】
同様に、データ制御メモリ３２ｂからデータ制御命令が読み出されてデータパターン信号生成用レジスタＴＰの値が更新される。即ち、図２に示すデータ制御命令ＴＰ＜０が格納されたアドレスがアドレス信号１０２に与えられた場合には、データ制御メモリ３２ｂからデータ制御命令ＴＰ＜０が読み出され、試験パターン演算部３６がＴＰの値を０に変更する。これにより、データパターン信号１０８の値が０になる。また、データ制御メモリ３２ｂにＴＰ＜ＴＰが格納されているアドレスが、アドレス信号１０２上で指定された場合には、試験パターン演算部３６はＴＰの値を保持し、データ制御メモリ３２ｂにＴＰ＜／ＴＰが格納されているアドレスが、アドレス信号１０２上で指定された場合には、試験パターン演算部３６はＴＰの値を反転させる。
【００１８】
同様に、読み書き制御メモリ３２ｃにＷと記載されているアドレスがアドレス信号１０２で指定された場合には、Ｗ命令が読み書き制御メモリ３２ｃから読み出され、試験パターン演算部３６はライトサイクルをＲ、Ｗパターン信号１１０に出力する。読み書き制御メモリ３２ｃにＲと記載されているアドレスがアドレス信号１０２で指定された場合には、Ｒ命令が読み書き制御メモリ３２ｃから読み出され、試験パターン演算部３６はリードサイクルをＲ、Ｗパターン信号１１０に出力する。読み書き制御メモリ３２ｃに／Dと記述されているアドレスが指定されたサイクルでは、データパターン信号生成用レジスタＴＰの値が＃０から＃ＦＦ、又は＃ＦＦから＃０に反転されて出力される。
【００１９】
例えば図６では、第２サイクルから第５サイクルではアドレス信号１０２の値が＃１なので、読み書き制御メモリ３２ｃのアドレス＃１に記述た読み書き制御命令Ｗが読み出され、Ｒ、Ｗパターン信号１１０にＷ信号が出力される。第６サイクルでは、アドレス信号１０２の値が＃２なので、読み書き制御メモリ３２ｃから制御命令Ｒが読み出され、Ｒ、Ｗパターン信号１１０にR信号が出力される。第７サイクルでは、読み書き制御命令／D、Ｗが読み書き制御メモリ３２ｃのアドレス＃３から読み出され、Ｒ、Ｗパターン信号１１０の値はＷとなり、またデータパターン信号は＃０から＃FF（Ｆは１６進数の１５を表わす）に反転する。
【００２０】
図７は、アドレスパターンを更に高速に出力するための装置を示す。近年、電子機器の高速化に伴い、１台のパターン生成装置が生成できる周波数よりも高い周波数で動作するメモリデバイスが開発されている。この様な高速で動作するメモリデバイスを試験するために、パターン生成部２６を複数台搭載し、同時に出力された複数のパターン信号を多重化して高速化し、メモリデバイス７６に印加する方法が用いられている。図７に示すシーケンス制御部６２の構成は、図１に示したシーケンス制御部６２の構成と同一である。また図７に示されるパターン生成部２６Ａ、２６Ｂの構成は、図１に示すパターン生成部２６の構成と同一なので説明を省略する。その他、図７において図１と同じ部分には、図１と同じ符号を付けてあるので説明を省略する。
【００２１】
図８は、パターン生成器２６Ａのアドレス制御メモリ３２ａに格納するデータを示す。アドレス制御メモリ３２ａには通常領域と拡張領域が設けられており、通常領域にはシーケンスが次のアドレスへ進む場合の命令を格納する。拡張領域にはシーケンスが次のアドレスへ進む場合以外の命令を格納する。データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃにも同様に通常領域と拡張領域が設けられているので、各制御メモリの容量は、図２に示す制御メモリの容量の２倍が必要となる。
【００２２】
所望のアドレスパターン信号１０６、データパターン信号１０８及びＲ／Ｗパターン信号１１０の値をパターン生成部２６Ａとパターン生成部２６Ｂとが交互に生成するように、パターン生成部２６Ａおよびパターン生成部２６Ｂの制御メモリ３２にあらかじめデータを格納しておく。アドレス制御メモリ３２ａの通常フィールドには、アドレス制御シーケンス中の２つの連続するアドレス制御命令を実行した場合と同等のアドレス制御命令が記載してある。例えば最初のアドレス制御命令ＸＢ＜０とＸＢ＜ＸＢ＋１の２つを合成した場合、ＸＢの値は１となる。そこでアドレス制御メモリ３２ａの通常フィールドにはＸＢ＜１を格納しておく。
【００２３】
また次のＸＢ＜ＸＢ＋１とＸＢ＜ＸＢ＋１の２つのアドレス制御命令に基づいて演算するとＸＢには２が加算される。そこでアドレス制御メモリ３２ａの通常フィールドにはＸＢ＜ＸＢ＋２を格納しておく。以下同様に通常フィードにはそれぞれＸＢ＜ＸＢ＋１、ＸＢ＜ＸＢ＋１及びＸＢ＜ＸＢ＋１が格納される。アドレス制御メモリ３２ａの拡張フィールドには、アドレス制御シーケンスが上から順に実行された場合ではなく、他のアドレス制御命令からあるアドレス制御命令へジャンプした場合に実行すべき新たなアドレス制御命令が格納される。例えば、図８では、アドレス制御シーケンス中の８行目に記載されたＸＢ＜ＸＢから７行目に記載されたＸＢ＜ＸＢ＋１にジャンプしている。この２つのアドレス制御命令を実行すると、ＸＢの値は１増加する。そこでＸＢ＜ＸＢ＋１をアドレス制御メモリ３２ａのアドレス３における拡張フィールドに格納しておく。同様にアドレス制御シーケンスの１０行目に記載されたＸＢ＜ＸＢからはアドレス制御シーケンスの７行目のＸＢ＜ＸＢ＋１にジャンプする。この２つ命令を実行した場合に得られＸＢ＜ＸＢ＋１の命令をアドレス制御メモリ３２ａのアドレス４の拡張フィールドに記載しておく。
【００２４】
図９は、パターン生成部２６Ｂのアドレス制御メモリ３２ａに格納するデータを示す。パターン生成部２６Ｂのアドレス制御メモリ３２ａはパターン生成部２６Ａのアドレス制御メモリ３２ａと同様に、通常フィールドと拡張フィールドとを有する。これらのフィールドにもパターン生成部２６Ａと同様に２つのアドレス制御命令を実行した場合に得られる命令とアドレス制御シーケンスがジャンプした場合に、ジャンプ元及びジャンプ先の２つのアドレス制御命令を実行した場合に得られる新たなアドレス制御命令とを格納しておく。
【００２５】
但し、パターン生成部２６Ａのアドレス制御メモリ３２ａとパターン生成部２６Ｂのアドレス制御メモリ３２ａとには、アドレス制御シーケンス中の１つずれたアドレス制御命令を合成した結果をそれぞれ格納しておく。すなわちパターン生成部２６Ａのアドレス制御メモリ３２ａにはアドレス制御シーケンス中の１番目及び２番目の命令を合成し、以下順次３番目と４番目の命令を合成しているのに対して、パターン生成部２６Ｂのアドレス制御メモリ３２ａにおいては、１行目のアドレス制御命令をアドレス制御メモリ３２ａに格納し、以下順次２行目と３行目のアドレス制御命令を合成した結果得られる新たなアドレス制御命令をアドレス制御メモリ３２ａに格納している。
【００２６】
図１０は、図７に示すパターン生成装置のアドレス展開部２２が実行すべきパターンプログラムを示す。１つのアドレス信号１０２を出力した場合にパターン生成部２６Ａとパターン生成部２６Ｂとがそれぞれパターン信号を生成するので、アドレス展開部２２が実行すべきパターンプログラムの長さは半分になっている。また、あらかじめパターン生成部２６Ａ及びパターン生成部２６Ｂのアドレス制御メモリ３２ａに格納された制御命令の内容を考慮して所望のパターン信号が得られるようにパターンプログラムを生成する。更にこのパターンプログラムを圧縮した形でベクトルメモリに格納しておく。
【００２７】
図１１は、図７に示すパターン生成部２６Ａ、２６Ｂの動作例を示す。ベクトルメモリ１２に格納された圧縮命令は、読み出し制御部１４によって順次バンクメモリ１６Ａおよびバンクメモリ１６Ｃに読み出され、ＭＵＸ２０によって選択されてアドレス展開部２２に提供される。アドレス展開部２２は、最初の圧縮命令ＪＮＩ＃３＃３＃３を受け取る。最初の圧縮命令が格納されたアドレスが＃３であることは＃０、＃１及び＃２にはＮＥＸＴ命令が格納されていることを示す。そこでアドレス展開部２２はアドレス信号１０２の値を順次０から３まで増加させる。またＪＮＩ＃３＃３＃３に従ってアドレス＃３に３回ジャンプする。
【００２８】
従って図１１に示すようにアドレス信号の値は０，１，２，３、３、３、３と変化する。またアドレス展開部２２はジャンプ命令に従ってアドレスをジャンプさせた場合にＪＦＬＧ１０４の値を１とし、それ以外の場合にＪＦＬＧ１０４の値を０とする。パターン生成部２６Ａはアドレス信号１０２の値に従ってアドレス制御命令を出力する。この時ＪＦＬＧ１０４が１であれば、アドレス制御メモリ３２ａ中の拡張フィールドの値が読み出され、ＪＦＬＧ１０４の値が０であればアドレス制御メモリ３２ａ中の通常フィールドのアドレス制御命令が出力される。
【００２９】
パターン生成部２６Ａの試験パターン演算部３６はアドレス制御メモリ３２ａから読み出されたアドレス制御命令に従ってＸＢレジスタの値を変化させて出力する。パターン生成部２６Ｂも同様にアドレス信号１０２の値に従ってアドレス制御メモリ３２ａからアドレス制御命令を読み出して出力する。パターン生成部２６ＢのＸＢレジスタは、パターン生成部２６Ｂのアドレス制御メモリ３２ａから読み出されたアドレス制御命令に従って変化する。高速変換部３０（図７）がパターン生成部２６Ａの出力とパターン生成部２６Ｂとの出力とを交互に選択して出力することにより、図１１に示すアドレスパターン信号１０６が得られる。同様の方法により、データパターン信号１０８及びＲ／Ｗパターン信号１１０を得ることができる。
【００３０】
【発明が解決しようとする課題】
図７から図１１に示した方法によれば、容易に高速なパターン信号を生成することができる。しかしながら、各制御メモリ３２に通常フィールドと拡張フィールドとを設けなくてはならないので、大きな容量のメモリが制御メモリ３２に必要とされる。また２つの制御命令を合成して、得られた新たな制御命令が各制御メモリ３２に格納されているので、それらの新たな制御命令の内容を考慮してシーケンス制御命令及び圧縮命令を作成しなければならない。実際のメモリの試験においては、パターンプログラムは非常に長いので、合成された新たな制御命令の内容を考慮しつつ、圧縮命令を作成することは非常に困難であった。
そこで本発明は上記の課題を解決ことのできる半導体メモリ試験装置用高速パターン生成方法及び高速パターン生成装置とメモリ試験装置を提供することを目的とする。
【００３１】
【課題を解決するための手段】
この発明の第１の形態によれば、被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、制御命令を制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出したベクトル命令を、１命令毎に順次格納する複数のバンクメモリと、複数のバンクメモリに格納されたベクトル命令を参照して、制御メモリにおける制御命令のアドレスを生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００３２】
この発明の第２の形態によれば、被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、制御命令を制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出したベクトル命令を格納する複数のバンクメモリと、複数のバンクメモリに格納されたベクトル命令を同時に参照して、制御メモリにおける制御命令のアドレスを生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００３３】
ここで複数のバンクメモリが、ベクトルメモリから読み出したベクトル命令を、１命令毎にバンクメモリの数ずつ順次格納し、アドレス展開部が、複数のバンクメモリに格納されたベクトル命令を同時に参照して、制御メモリにおける制御命令のアドレスを生成してもよい。また制御メモリが、試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリを有し、アドレス展開部が、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれおける制御命令のアドレスをサブ制御メモリの数ずつ順次生成してもよい。
この発明の第３の形態によれば、制御メモリが、複数の試験パターンの一つに基づいて、一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納する複数のサブ制御メモリを有し、アドレス展開部が、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれおける制御命令のアドレスを複数のサブ制御メモリの数ずつ順次生成する。
【００３４】
この発明の第４の形態によれば、被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリと、制御命令を複数のサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれにおける制御命令のアドレスを、複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、複数のサブ制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００３５】
この発明の第５の形態によれば、被試験メモリの試験に用いる複数の試験パターンを所定の順序で生成するパターン生成器であって、複数の試験パターンの一つに基づいて、一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納するサブ制御メモリと、制御命令をサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれにおける制御命令のアドレスを、複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、複数のサブ制御中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００３６】
ここで複数のサブ制御メモリが、複数の試験パターンの一つに基づいて、一つの試験パターンの２つ先以降の試験パターンを生成させる、実質的に同一の制御命令を格納してもよい。また、ベクトルメモリから読み出されたベクトル命令を格納するベクトルキャッシュメモリを更に備え、アドレス展開部は、ベクトルキャッシュメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリにおける制御命令のアドレスをそれぞれ生成してもよい。
また、ベクトルキャッシュメモリが、ベクトルメモリから読み出したベクトル命令を、１命令毎に順次格納する複数のバンクメモリを有し、アドレス展開部が、複数のバンクメモリから読み出されたベクトル命令を参照して、複数のサブ制御メモリにおける制御命令のアドレスをそれぞれ生成してもよい。ベクトルキャッシュメモリが、ベクトルメモリから読み出したベクトル命令を格納する複数のバンクメモリを有し、アドレス展開部が、複数のバンクメモリから読み出されたベクトル命令を同時に参照して、複数のサブ制御メモリにおける制御命令のアドレスを生成してもよい。
【００３７】
この発明の第６の形態によれば、試験パターン演算部が、複数のサブ制御メモリ中の第１のサブ制御メモリにおけるアドレス展開部が生成したアドレスから読み出された制御命令を用いて、Ｎ＞１を整数としたとき、試験パターンの一部分である第１から第Nのサブ試験パターンを生成させる第１から第Ｎの演算回路と、第１から第Ｎの演算回路が生成した第１から第Ｎのサブ試験パターンを順次出力して試験パターンを生成する高速変換部とを有する。
【００３８】
この発明の第７の形態によれば、被試験メモリに所定の入力信号を与えたときに被試験メモリから出力される出力信号を入力信号を正常なメモリに与えたときに正常なメモリから出力される期待値と比較することにより被試験メモリの電気的特性を試験するメモリ試験装置であって、入力信号及び期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、制御命令を制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出したベクトル命令を、１命令毎に順次格納する複数のバンクメモリと、複数のバンクメモリに格納されたベクトル命令を参照して、制御メモリにおける制御命令のアドレスを生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部と、試験パターン演算部が生成した試験パターンを被試験メモリのピン配列に合わせて並び替えるピンデータセレクタと、ピンデータセレクタが並び替えた試験パターンの信号波形を整形する波形成型器と、被試験メモリを差し込み、波形成型器が整形した試験パターンを被試験メモリに与えるとともに、被試験メモリから出力された出力信号を受け取るメモリ差込部と、メモリ差込部が受け取った出力信号と、ピンデータセレクタが出力した期待値とを比較して被試験メモリが正常であるか否かを検出する比較器とを備えた。
【００３９】
この発明の第８の形態によれば、被試験メモリに所定の入力信号を与えたときに被試験メモリから出力される出力信号を入力信号を正常なメモリに与えたときに正常なメモリから出力される期待値と比較することにより被試験メモリの電気的特性を試験するメモリ試験装置であって、入力信号及び期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、制御命令を制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出したベクトル命令を格納する複数のバンクメモリと、複数のバンクメモリに格納されたベクトル命令を同時に参照して、制御メモリにおける制御命令のアドレスを生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００４０】
この発明の第９の形態によれば、被試験メモリに所定の入力信号を与えたときに被試験メモリから出力される出力信号を入力信号を正常なメモリに与えたときに正常なメモリから出力される期待値と比較することにより被試験メモリの電気的特性を試験するメモリ試験装置であって、入力信号及び期待値を含む試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリと、制御命令を複数のサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御と、アドレス展開部が生成したアドレスで示される、複数のサブ制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００４１】
この発明の第１０の形態によれば、被試験メモリに所定の入力信号を与えたときに被試験メモリから出力される出力信号を入力信号を正常なメモリに与えたときに正常なメモリから出力される期待値と比較することにより被試験メモリの電気的特性を試験するメモリ試験装置であって、入力信号及び期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、複数の試験パターンの一つに基づいて、一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納するサブ制御メモリと、制御命令をサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれにおける制御命令のアドレスを、複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、複数のサブ制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
なお上記の構成は本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００４２】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４３】
図１２は、本実施形態におけるメモリ試験装置５０の構成を示す。メモリ試験装置５０は被試験メモリ７６に所定の入力信号を与え、被試験メモリ７６から出力される出力信号を、入力信号を正常なメモリに与えたときに出力される期待値と比較することにより被試験メモリ７６の電気的特性を試験する。メモリ試験装置５０は、試験パターンを生成するパターン生成器６０と、パターン生成器６０が生成した試験パターンを被試験メモリ７６のピン配列に合わせて並び替えるピンデータセレクタ６６と、ピンデータセレクタ６６が並び替えた試験パターンの信号波形を整形する波形成型器７２と、被試験メモリ７６を差し込む差込口７８と、波形成型器７２が整形した試験パターンを被試験メモリ７６に与えるとともに、被試験メモリ７６から出力された出力信号を受け取るメモリ差込部８０と、メモリ差込部８０が受け取った出力信号をピンデータセレクタ６６が出力した期待値と比較して被試験メモリ７６が正常であるか否かを検出する比較器８４とを備える。またパターン生成器６０は、試験パターンを生成するシーケンスを制御するシーケンス制御部６２と、シーケンス制御部６２が生成したアドレス信号１０２、１０４に基づいてテストパターンを生成するパターン生成部２６とを有する。
【００４４】
図１３はシーケンス制御部６２の詳細な構成を示す。シーケンス制御部６２は、圧縮命令を格納するベクトルメモリ１２と、ベクトルメモリ１２から圧縮命令を読み出し、多重ループを展開しつつベクトルキャッシュメモリ１６に転送する読み出し制御部１４と、ベクトルキャッシュメモリ１６に転送された圧縮命令を選択して、アドレス展開部２２に提供するＭＵＸ２０とを有する。ベクトルキャッシュメモリ１６は複数のバンクメモリ１６Ａ、１６Ｂ、１６Ｃ及び１６Ｄを有する。パターンマルチプレクサ（ＭＵＸ）２０はパターンマルチプレクサ（ＭＵＸ）ＭＵＸ２０Ａ及びパターンマルチプレクサ（ＭＵＸ）ＭＵＸ２０Ｂを有する。ＭＵＸ２０Ａはバンクメモリ１６Ａまたはバンクメモリ１６Ｃの一方から出力されたデータを選択してアドレス展開部２２に提供する。アドレス展開部２２Ｂはバンクメモリ１６Ｂ又はバンクメモリ１６Ｄの一方から出力された圧縮命令を選択してアドレス展開部２２に提供する。
【００４５】
アドレス展開部２２はＭＵＸ２０Ａから与えられた圧縮命令Ａ及びＭＵＸ２０Ｂから与えられた圧縮命令Ｂを参照してアドレス信号１０２Ａ、ＪＦＬＧ１０４Ａ、アドレス信号１０２Ｂ及びＪＦＬＧ１０４Ｂを生成する。４つのバンクメモリ、１６Ａ、１６Ｂ、１６Ｃ及び１６Ｄの内の２つからＭＵＸ２０が圧縮命令を呼び出し、その間、他の２つのバンクメモリに、読み出し制御部１４がベクトルメモリ１２から読み出した圧縮命令を格納する。最初の２つのバンクメモリから圧縮命令がすべて読み出されると、他の２つのバンクメモリからＭＵＸ２０が圧縮命令を読み出す。その間最初の２つのバンクメモリに圧縮命令がベクトルメモリ１２から読み出されて転送される。これにより、アドレス展開部２２は常にベクトルキャッシュメモリ１６から圧縮命令を読みとることができる。
【００４６】
図１４はパターン生成部２６の詳細な構成を示すブロック図である。パターン生成部２６はアドレス信号１０２Ａ、ＪＦＬＧ１０４Ａ、アドレス信号１０２Ｂ及びＪＦＬＧ１０４Ｂを入力する制御メモリ３２と、制御メモリ３２が生成した制御命令に基づいてパターン信号を生成する試験パターン演算部３６とを有する。制御メモリ３２は複数のサブ制御メモリ３２Ａ、３２Ｂを有する。サブ制御メモリ３２Ａ、３２Ｂの構成は、それぞれ図１に示した制御メモリ３２の構成と同一なので説明を省略する。
試験パターン演算部３６は複数のパターン生成部３６Ａ及びパターン生成部３６Ｂと高速変換部４０とを有する。パターン生成部３６Ａはサブ制御メモリ３２Ａから出力された制御命令に基づいて、アドレスパターン信号１０６Ａ、データパターン信号１０８Ａ、及びＲ／Ｗパターン信号１１０Ａを生成する。パターン生成部３６Ｂはサブ制御メモリ３２Ｂから出力された制御命令に基づいてアドレスパターン信号１０６Ｂ、データパターン信号１０８Ｂ、及びＲ／Ｗパターン信号１１０Ｂを生成する。高速変換部４０は、アドレスパターン信号１０６Ａ及び１０６Ｂの一方、データパターン信号１０８Ａ及びデータパターン信号１０８Ｂの一方、並びにＲ／Ｗパターン信号１１０Ａ及び１１０Ｂの一方を、それぞれ交互に選択して高速に出力する。
【００４７】
図１５は、サブ制御メモリ３２Ａおよびサブ制御メモリ３２Ｂに格納するデータの一例を示す。本実施形態では、サブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂには同一のデータを格納する。サブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂのそれぞれが、通常フィールドと拡張フィールドを有する。図１５の左側には、アドレス展開部２２が実行すべきパターンプログラムの一例が記載してある。このパターンプログラムは、従来のパターン生成器で用いていたパターンプログラムと同一である。
１行目のＮＥＸＴ命令及び次のＲＥＰＥＡＴ４の命令を実行した場合に、ＸＢレジスタにはまず０が入力され、次に１増加される。そこでこれらの２つを実行した場合に得られるＸＢの値１を設定するように、サブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂの通常フィールドにおける、アドレス制御メモリ３２ａにＸＢ＜０＋１という命令を記載しておく。アドレス制御メモリ３２ａの次のアドレス＃１には、パターンプログラムの２行目及び３行目を実行した場合に得られるＸＢに対する命令を格納しておく。パターンプログラムの２行目にＸＢ＜ＸＢ＋１が対応しており、パターンプログラムの３行目に対してはＸＢ＜ＸＢが対応しているので、これらの２つの命令を実行した場合にＸＢの値は１増加する。そこでＸＢ＜ＸＢ＋１を通常フィールドにおけるアドレス制御メモリ３２ａのアドレス＃１に格納しておく。
【００４８】
以下同様に、２つの連続する命令を実行した場合に得られるアドレスパターン信号１０６Ａの制御命令を通常フィールドに格納する。サブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂのデータ制御メモリ３２ｂにも、同様に２つの連続するパターンプログラム命令を実行した場合に得られる命令を格納する。例えば、パターンプログラムの１行目にはＴＰ＜０が、２行目にはＴＰ＜ＴＰが対応している。これらの２つの命令を実行した場合にＴＰには０が格納される。そこでデータ制御メモリ３２ｂの１行目にはＴＰ＜０を格納する。パターンプログラムの２行目はＴＰ＜ＴＰであり、３行目はＴＰ＜ＴＰに対応している。これらの２つの命令を実行した場合にＴＰの値は変化しないので、データ制御メモリ３２ｂのアドレス１にはＴＰ＜ＴＰを格納する。
【００４９】
以下同様に、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃのそれぞれのアドレスにはパターンプログラムの連続する２つの命令を実行した場合に得られる命令と等価な命令を記載する。サブ制御メモリ３２Ａおよびサブ制御メモリ３２Ｂの拡張フィールドには、パターンプログラム上の命令がジャンプした場合に得られる２つの連続した命令を合成した命令と等価な命令を格納する。例えば、パターンプログラム上の２行目において命令ＲＥＰＥＡＴ４によりパターンプログラムはジャンプし、２行目の命令が複数回繰り返される。アドレス制御メモリにはＸＢ＜ＸＢ＋１が対応しているが、この命令を２回実行した場合にＸＢの値は２増加する。そこでサブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂの拡張のフィードにおけるアドレス制御メモリ３２ａにはＸＢ＜ＸＢ＋２を格納する。
【００５０】
パターンプログラム命令の４行目におけるＪＮＩＡ２は、３行目にジャンプする命令であり、それぞれの行には、ＸＢ＜ＸＢ＋１とＸＢ＜ＸＢが対応づけられている。これら２つの命令を実行した場合にＸＢの値は１増加するので、サブ制御メモリ３２Ａおよびサブ制御メモリ３２Ｂのアドレス制御メモリ３２ａにおける４行目には、ＸＢ＜ＸＢ＋１という命令を格納しておく。同様にアドレス制御メモリ３２ａの他の拡張フィールド、並びにデータ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃの拡張フィールドには、パターンプログラムがジャンプした場合における連続した２つの命令を実行した場合に得られる命令と等価な命令を格納しておく。またサブ制御メモリ３２Ａ、サブ制御メモリ３２Ｂの拡張フィールドにおけるアドレス０には、レジスタＸＢおよびＴＰを初期化するための命令ＸＢ＜０およびＴＰ＜０をそれぞれ格納しておく。
【００５１】
図７に示すパターン生成装置においては、制御メモリ３２が試験パターン演算部３６に対して出力すべき制御命令の２つを合成して得られた命令を制御メモリ３２のアドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃに格納していた。この為、例えばＸＢ＜ＸＢ＋１を多数の回数繰り返して試験パターン演算部３６に出力する場合には、その半分の回数、ＸＢ＜ＸＢ＋２をアドレス制御メモリ３２ａに格納する必要があった。しかしながら図１２に示す方法においては、試験パターン演算部３６に出力すべき複数の制御命令ではなく、アドレス展開部２２が演算に用いる複数のパターン生成命令に基づいて、アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃに格納すべき制御命令を生成している。この為、例えば、パターンプログラム中のシーケンス制御命令において多数の回数繰り返して実行する命令があった場合でも、その命令に対応する制御命令は、制御メモリ３２の各制御メモリの通常フィールド及び拡張フィールドに２つずつ格納するのみで足りる。従って、特にループ回数が多いパターンを生成する場合において、必要な制御メモリの容量を小さくすることができる。
【００５２】
図１６は、ベクトルメモリ１２からベクトルキャッシュメモリ１６へ圧縮命令が転送される様子を示す。まず、初めの命令ＲＥＰＥＡＴ４＃１がバンクメモリ１６Ａのアドレス０に転送され、次の命令ＪＮＩ２＃３＃２がバンクメモリ１６Ｂに転送される。以下同様にベクトルメモリ１２から読み出された圧縮命令のループが取り除かれ、ループを取り除いた圧縮命令がバンクメモリ１６Ａおよびバンクメモリ１６Ｂに交互に格納される。
図１７は、バンクメモリ１６Ａ及びバンクメモリ１６Ｂに転送された圧縮命令に基づいて、アドレス展開部２２がアドレス信号１０２Ａ、アドレス信号１０２Ｂ及びＪＦＬＧ、ＪＦＬＧ１０４Ａ、ＪＦＬＧ１０４Ｂを生成する様子を示す。まず、初めの初期化サイクルでは、圧縮命令Ａ及びＢを読み出すことなくアドレス展開部２２が、ＪＦＬＧＢを１とし、アドレス信号Ｂを＃０とする。これによりサブ制御メモリ３２Ｂの拡張フィールドから初期化命令が読み出されて、ＸＢレジスタ及びＴＰレジスタが初期化される。次にアドレス展開部２２はバンクメモリ１６Ａおよびバンクメモリ１６Ｂからそれぞれ命令ＲＥＰＥＡＴ４＃１及びＪＮＩ２＃３＃２を読み出す。
【００５３】
最初の命令ＲＥＰＥＡＴ４＃１はその前に命令ＮＥＸＴが省略されていたことを示すので、まずアドレス信号１０２Ａに＃０を出力する。またＮＥＸＴ命令はジャンプ命令ではないから、ＪＦＬＧ１０４Ａに０を出力する。次に実行すべき命令はＲＥＰＥＡＴ４＃１であるが、これはジャンプ命令なのでアドレス展開部２２はＪＦＬＧ１０４Ｂを１とする。またその時のアドレス＃１をアドレス信号１０２Ｂに出力する。同様にＲＥＰＥＡＴ４＃１によるジャンプを更に３回繰り返す。この時に得られるアドレス＃１をアドレス信号１０２Ａ及びアドレス信号１０２Ｂに交互に出力する。４回目のジャンプ命令が終了するとアドレスは次に進むので４回目のジャンプに対応する信号、すなわちＪＦＬＧ１０４Ａの３サイクル目は０となる。
【００５４】
次にアドレスを２に進め、その値をアドレス信号１０２Ｂに出力する。２つ目の圧縮命令ＪＮＩ２＃３＃２はこの命令がアドレス＃３に記載されていることを示す。これは１つの圧縮命令と２つ目の圧縮命令に命令ＮＥＸＴが省略されていたことを意味する。そこでアドレス展開部２２はアドレス値＃２をアドレス信号１０２Ｂに出力すると共にＪＦＬＧ１０４Ｂの値を０とする。更にアドレス値を＃３に進め、ＪＮＩ２＃３＃２を実行する。この時アドレスはジャンプするのでＪＦＬＧ１０４Ａの値を１とし、＃３をアドレス信号１０２Ａに出力する。ジャンプ後のアドレス＃２をアドレス信号１０２Ｂに出力する。アドレス＃２から＃３へはジャンプせずに進むので、この時のＪＦＬＧ１０４Ｂの値を０とする。
【００５５】
以下同様にアドレス展開部２２はバンクメモリ１６Ａ又はバンクメモリ１６Ｂから交互に圧縮命令を読み出し、それら２つの圧縮命令を参照しつつ、アドレス信号１０２Ａ及びアドレス信号１０２Ｂに対して交互にアドレス信号を出力する。また、次のアドレスがジャンプする場合にはＪＦＬＧの値を１とし、アドレス信号がジャンプされずに次に進む場合はＪＦＬＧの値を０とする。このようにアドレス信号１０２Ｂに出力したアドレスの値及びその時の圧縮命令に基づいて次のサイクルでアドレス信号１０２Ａに出力するアドレスの値を定める。また、アドレス信号１０２Ａにアドレスを出力したときの命令の内容に基づいてＪＦＬＧ１０４Ａの値を定める。更にアドレス信号１０２Ａに出力したアドレスの値及びその時の圧縮命令に基づいて、アドレス信号１０２Ｂに出力するアドレスの値を定める。またアドレス信号１０２Ｂにアドレスを出力した時の圧縮命令がジャンプ命令であるかどうかに基づいて、その時のＪＦＬＧ１０４Ｂの値を定める。
【００５６】
図１８は、図１７に示すアドレス信号１０２Ａ及びＪＦＬＧ１０４Ｂが出力された場合におけるアドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃから出力されるデータ、並びにそれらの制御命令が出力された場合におけるアドレスパターン信号１０６Ａ、データパターン信号１０８Ａ及びＲ／Ｗパターン信号１１０Ａの値を示す。まず初期化サイクルでは、アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃのアドレスが指定されていないので、これらから出力されるデータの値も不定である。ＸＢレジスタ、ＴＰレジスタ及びこれらに基づいたアドレスパターン信号１０６Ａ、データパターン信号１０８Ａ及びＲ／Ｗパターン信号１１０Ａの値も不定である。
【００５７】
サイクル１では、アドレス信号１０２Ａ、及びＪＦＬＧ１０４Ａの値が０となるので、アドレス制御メモリ３２ａからＸＢ＜０＋１が読み出されて、データ制御メモリ３２ｂからＴＰ＜０が読み出される。これによりサイクル２においてはＸＢレジスタの値が１となり、ＴＰレジスタの値が０となる。これらの値はアドレスパターン信号１０６Ａ及びデータパターン信号１０８Ａに出力される。また、サイクル２ではＸＢ＜ＸＢ＋２がアドレス制御メモリ３２ａから読み出され、ＴＰ＜ＴＰがデータ制御メモリ３２ｂから読み出され、Ｗｒｉｔｅ信号が読み書き制御メモリ３２ｃから読み出される。読み書き制御メモリ３２ｃから読み出されたＷｒｉｔｅ信号はそのままＲ／Ｗパターン信号１１０Ａに出力される。
サイクル３では、サイクル２における命令に基づいてＸＢレジスタの値が＃３となり、ＴＰレジスタの値が＃０となる。更にＸＢ＜ＸＢ＋１がアドレス制御メモリ３２ａから読み出されＴＰ＜ＴＰがデータ制御メモリ３２ｂから読み出され、Ｗｒｉｔｅ信号が読み書き制御メモリ３２ｃから読み出される。従ってサイクル４ではＸＢレジスタの値が０に戻り、ＴＰレジスタの値は０に保持される。以下同様にして、順次アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃから制御命令が読み出されて、演算回路３６Ａに与えられ、アドレスパターン信号１０６Ａ、データパターン信号１０８Ａ及びＲ／Ｗパターン信号１１０Ａが生成される。
【００５８】
図１９は、ＪＦＬＧ１０４Ｂ及びアドレス信号１０２Ｂが与えられた場合におけるサブ制御メモリ３２Ｂのアドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃの動作並びにアドレスパターン信号１０６Ｂ、データパターン信号１０８Ｂ及びＲ／Ｗパターン信号１１０Ｂの値を示す。初期化サイクルではアドレス信号１０２Ｂが０、ＪＦＬＧ１０４Ｂが＃１であるので、アドレス制御メモリ３２ａの拡張フィールドからＸＢ＜０が読み出され、データ制御メモリ３２ｂの拡張フィールドからＴＰ＜０が読み出される。この為、サイクル１でＸＢレジスタの値及びＴＰレジスタの値がそれぞれ０に初期化される。また、サイクル１では、ＪＦＬＧ１０４Ｂ及びアドレス信号１０２Ｂの値が共に１であるからアドレス制御メモリ３２ａの拡張フィールドからＸＢ＜ＸＢ＋２が読み出され、データ制御メモリ３２ｂの拡張フィールドからＴＰ＜ＴＰが読み出される。これらの命令に基づいてサイクル２では、ＸＢレジスタの値が＃２になり、ＴＰレジスタの値が＃０に保持される。以下同様にして図１８に示した演算回路３６Ａの動作と同様に演算回路３６Ｂがアドレスパターン信号１０６Ｂ、データパターン信号１０８Ｂ及びＲ／Ｗパターン信号１１０Ｂを出力する。
【００５９】
図２０は、高速変換部４０の動作を示す。高速変換部４０は演算回路３６Ａが出力したパターン信号及び演算回路３６Ｂが出力したパターン信号を交互に選択して出力する。これにより高速変換部４０は、演算回路３６Ａおよび演算回路３６Ｂが生成するパターン信号の倍の速度でパターン信号を出力することができる。
図１２に示したパターン生成器においては、２つのサブ制御メモリが同時にパターン制御命令を出力し、２つの演算回路３６Ａ及び３６Ｂが２つのパターン信号を同時に出力した。しかしながら、更に高速にパターンを生成する為には、例えば、４つのサブ制御メモリ及び４つの演算回路を設け、高速変換部によって４つの演算回路から順次パターン信号を選択して出力させてもよい。本実施形態においては、図７に示した実施形態とは異なり、直前の命令を合成しない。これは直前の複製の命令を合成すると、複数のアドレスから１つのアドレスにジャンプする場合において多様な合成命令が必要となってしまい、それに伴い、多くの拡張フィールドと多くのＦＬＡＧデータが必要となってしまうからである。
【００６０】
本実施形態によれば、アドレスが次に進むか、あるいはジャンプするかに基づいてＦＬＡＧデータを定め、更に拡張フィールドにはアドレスがジャンプする場合の合成命令を格納したので、１つのアドレスに複数の他のアドレスからジャンプする場合であっても、すべての合成命令を制御メモリ３２に格納することができる。また、制御メモリから出力すべき複数の制御命令を圧縮するのではなく、アドレス展開部２２が実行すべき複数のパターンプログラムに基づいて合成命令を生成したので、ループ回数が大きい場合においても、制御メモリ３２の容量を小さく押さえることができる。
以上、本発明の実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲に限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが同業者に明らかである。そのような変更または改良を加えた発明も本発明の技術的範囲に含まれ得ることが特許請求の範囲の記載から明らかである。
【００６１】
【発明の効果】
以上の説明から明らかなように、本発明によれば高速にパターン信号を生成することができる。またベクトルメモリに格納すべき圧縮命令を容易に生成することができる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ試験装置用パターン生成装置の基本構成を示す。
【図２】 従来のパターン生成部２６のアドレス制御メモリ３２ａに格納するアドレス制御令、データ制御メモリ３２ｂに格納するデータ制御命令、読み書き制御メモリ３２ｃに格納する読み書き反転制御命令を示す。
【図３】 図１に示した従来の半導体メモリ試験装置用パターン生成装置を使用して半導体メモリ試験に使用するパターンプログラムの例を示す。
【図４】 図2に示されている７つのシーケンス命令が４つのシーケンス命令に圧縮されて格納された状態を示す。
【図５】 パターン生成開始前にバンクメモリ１６Ａにベクトルメモリ１２から転送された圧縮命令を示す。
【図６】 図2に示された従来のパターンプログラムに基づいたパターン生成時のアドレス展開部２２の動作を示す。
【図７】 アドレスパターン生成のみに注目した従来の高速化手法の構成を示す。
【図８】 従来の高速化手法における第１パターン生成器の第１アドレス制御メモリに格納する命令を示す。
【図９】 従来の高速化手法における第２パターン生成器の第２アドレス制御メモリに格納する命令を示す。
【図１０】 図７に示した高速化手法採用時に使用されるパターンプログラムの例を示す。
【図１１】 図８、図９、図１０に基づいた従来の高速化手法におけるパターン生成時の動作を示す。
【図１２】 本発明によるメモリ試験装置の構成の構成を示す。
【図１３】 高速パターン生成装置のシーケンス制御部６２の構成例を示す。
【図１４】 高速パターン生成装置のパターン生成部２６の構成例を示す。
【図１５】 高速パターン生成装置のパターン生成部２６の各メモリに格納する制御命令を示す。
【図１６】 ベクトルメモリ１２からバンクメモリ１６Ａ−とバンクメモリ１６Ｂへ転送される圧縮命令を示す。
【図１７】 図１６に示したパターンプログラムの例に基づいてアドレス信号を生成する方法を示す。
【図１８】 図１４に示された高速パターン生成装置のサブ制御メモリ３２Ａと演算回路３８Ａの動作を示す。
【図１９】 図１４に示された高速パターン生成装置のサブ制御メモリ３２Ｂと演算回路３８Ｂの動作を示す。
【図２０】 図１４に示された高速パターン生成装置によって高速変換された後のアドレスパターン信号、データパターン信号、Ｒ、Ｗパターン信号を示す。
【符号の説明】
１２ ベクトルメモリ
１４ 読み出し制御部
１６ ベクトルキャッシュメモリ
１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ バンクメモリ
２０ パターンマルチプレクサ
２２ アドレス展開部
２６ パターン生成部
３２ 制御メモリ
３２ａ アドレス制御メモリ
３２ｂ データ制御メモリ
３２ｃ 読み書き制御メモリ
３６ 試験パターン演算部
５０ メモリ試験装置
６０ パターン生成器
６２ シーケンス制御部
６６ ピンデータセレクタ
７２ 波形成型器
７８ 差込口
８４ 比較器
１０２、１０４ アドレス信号
【発明の属する技術分野】
本発明は、半導体メモリデバイスの良否を試験する半導体メモリ試験装置に用いる、高速パターン生成方法、高速パターン生成装置、及びメモリ試験装置に関する。
【０００２】
【従来の技術】
図１は、従来の半導体メモリ試験装置に用いるパターン生成装置の基本構成を示す。パターン生成装置は、シーケンス制御部６２とパターン生成部２６を有する。シーケンス制御部６２は、半導体メモリを試験するために用いる試験パターンの生成順序を制御する。生成すべき各試験パターンは、アドレス信号１０２によってシーケンス制御部６２からパターン生成部２６に伝達される。パターン生成部２６は、アドレス信号１０２に基づいて、試験パターンの一例としての、アドレスパターン信号１０６、データパターン信号１０８、及びR、Ｗパターン信号１１０を生成する。アドレスパターン信号１０６は、被試験メモリデバイスのアドレス入力ピンに入力される。データパターン信号１０８は、被試験メモリデバイスに書き込むデータ及び被試験メモリデバイスの期待値を示す。Ｒ、Ｗパターン信号１１０は、被試験メモリデバイスにデータを書き込むＷ（ライト）サイクル、または被試験メモリデバイスからデータを読み出して期待値と比較するR（リード）サイクルのいずれかを指定する。
【０００３】
シーケンス制御部６２は、試験パターンの生成順序を示すベクトル命令を格納するベクトルメモリ１２、ベクトルメモリ１２からベクトル命令を読み出す読み出し制御部１４、バンクメモリ１６Ａ、１６Ｃを有するベクトルキャッシュメモリ１６、バンクメモリ１６Ａ、１６Ｃの一方を選択するパターンマルチプレクサ（ＭＵＸ）２０、及びパターンマルチプレクサ２０から与えられたデータに従ってアドレス信号１０２を生成するアドレス展開部２２を有する。ベクトルメモリ１２から読み出されたベクトル命令が、バンクメモリ１６Ａ、１６Ｂの一方に格納されている間に、バンクメモリ１６Ａ、１６Ｂの他方からベクトル命令が読み出され、パターンマルチプレクサ２０を介してアドレス展開部２２に与えられる。
【０００４】
パターン生成部２６は、各種試験パターンの演算方法を格納する制御メモリ３２と、制御メモリ３２から読み出された演算方法に従って試験パターンを生成する試験パターン演算部３６とを有する。制御メモリ３２は、アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ、及び読み書き制御メモリ３２ｃを有する。試験パターン演算部３６は、アドレスパターン信号生成用レジスタＸＢ、データパターン信号生成用レジスタＴＰ、マルチプレクサ、及びＸＯＲ回路を有する。シーケンス制御部６２が生成したアドレス信号１０２は、パターン生成部２６内のアドレス制御メモリ３２ａ、データ制御メモリ３２ｂ、及び読み書き制御メモリ３２ｃ（これら３つのメモリを制御メモリと総称する）へ送られ、制御メモリ３２ａ、３２ｂ及び３２ｃから試験パターンの演算方法が読み出される。
【０００５】
制御メモリ３２から読み出された命令に従って、試験パターン演算部３６が試験パターンを生成する。具体的には、アドレス制御メモリ３２ａから読み出された演算方法に基づいてアドレスパターン信号１０６が計算され、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃから読み出された演算方法に基づいてデータパターン信号１０８が計算される。また読み書き制御メモリ３２ｃから読み出されたデータは、そのままＲ、Ｗパターン信号１１０として出力される。
【０００６】
図２は、制御メモリ３２の、アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ、及び読み書き制御メモリ３２ｃに格納するデータを示す。図２において、ＸＢ＜０は次のサイクルでアドレスパターン信号生成用レジスタＸＢの値を0にクリアする命令、ＸＢ＜ＸＢ＋１は次のサイクルでアドレスパターン信号生成用レジスタＸＢの値を現在のアドレスパターン信号生成用レジスタＸＢの値に1を加算する命令である。また、TP＜0は次のサイクルでデータパターン信号用レジスタＴＰの値を0にクリアする命令、ＴＰ＜／ＴＰは次のサイクルで現在のサイクルにおけるデータパターン信号用レジスタＴＰの値を反転させる命令、ＴＰ＜ＴＰは現在のＴＰの値をそのまま保持する命令である。Ｒは記述されたサイクルにＲパターン信号を生成することを、Ｗは記述されたサイクルにＷパターン信号を生成することを示す。／Ｄは記述されたサイクルのデータパターン信号を反転して出力することを示す。
【０００７】
例えば、パターン生成部２６に与えられるアドレス信号１０２の値が＃０の場合は、アドレス制御メモリ３２ａからＸＢ＜０が、データ制御メモリ３２ｂからＴＰ＜０が読み出されて試験パターン演算部３６に与えられる。パターン生成部２６に与えられるアドレス信号１０２の値が＃１の場合は、アドレス制御メモリ３２ａからＸＢ＜ＸＢ＋１が、データ制御メモリ３２ｂからＴＰ＜ＴＰが、読み書き制御メモリ３２ｃからＷが読み出されて試験パターン演算部３６に与えられる。試験パターン演算部３６は、制御メモリ３２から与えられた命令に従ってアドレスパターン信号１０６、データパターン信号１０８、及びＲ、Ｗパターン信号１１０を生成する。
【０００８】
図３は、アドレス展開部２２がアドレス信号１０２を生成するために用いるシーケンス制御命令の例を示す。図３において、アドレス＃０の「NEXT」はアドレス信号１０２の値を次に進める（１増やす）命令である。REPEATｎはアドレス信号１０２の現在の値（この例では＃１）をｎ回出力した後に次のアドレス（この例では＃２）にアドレスを進める命令である。ＪＮＩＡｎは、ラベルＡのアドレスにn回ジャンプした後に次のアドレスの値を出力する命令である。この例ではアドレス#3にＪＮＩＡ2が示されており、アドレス#2にラベルＡ（Ａ：）が示されているので、アドレス#3からアドレス#2に2回ジャンプした後アドレス#４に進む。ＳＴＯＰは試験を終了する命令である。アドレス展開部２２は、このようなシーケンス制御命令に従ってアドレス信号１０２を生成し、パターン生成部２６に与える。
【０００９】
図４は、ベクトルメモリ１２に格納された圧縮命令を示す。実際には、シーケンス制御命令は非常に長いので、全てのシーケンス制御命令を格納するためには容量が大きな高速メモリを用意しなくてはならない。そこで、ベクトルメモリ１２に用いる高速メモリの容量を節約するために、図３に示したシーケンス制御命令を圧縮してベクトルメモリ１２に格納する。具体的には、図３のシーケンス制御命令中のＮＥＸＴ命令を省略し、他の命令は、各々の命令のアドレスを書き加えてベクトルメモリ１２に格納する。
【００１０】
ベクトルメモリ１２のアドレス＃0に格納した圧縮命令ＲＥＰＥＡＴ４＃１は、アドレス＃1のシーケンス制御命令がＲＥＰＥＡＴ４であることを表わす。アドレス＃１に格納した圧縮命令ＪＮＩ２＃3＃２は、アドレス＃３のシーケンス制御命令がＪＮＩ２であることと、ＪＮＩ２の２回の分岐先がアドレス＃２であることを表わす。同様に、アドレス＃２に格納した圧縮命令ＪＮＩ１＃５＃２は、アドレス＃５のシーケンス制御命令がＪＮＩ１であることと、ＪＮＩ１の分岐先がアドレス＃２であることを表わす。アドレス＃３に格納した圧縮命令ＳＴＯＰ＃６はアドレス＃６のシーケンス制御命令がＳＴＯＰであることを表わす。
【００１１】
図５は、ベクトルメモリ１２からバンクメモリ1６Ａ、１６Ｂに転送された命令を示す。シーケンス制御命令は図４に示したような多重ループを有する場合があるが、この多重ループを１重のループに展開しつつアドレス信号１０２を生成すると、アドレス信号１０２の生成が遅延する場合がある。そこで、試験開始前にベクトルメモリ１２に格納されている圧縮命令を読み出し、多重ループを展開しつつバンクメモリ1６Ａ、１６Ｂに転送する。図５を図４と比較すると明らかなように、図４のアドレス＃２に記載された外側ループＪＮＩ１＃５＃２が、図５では単なるジャンプ命令ＪＭＰ＃５＃２に置き換えられている。また図４のアドレス＃１に記載された内側ループＪＮＩＡ２＃３＃２が、図５では２回に分けて記載されている。アドレス展開部２２は、ジャンプ命令ＪＭＰを入力した場合に、アドレス信号１０２の値を＃２とし、そのまま次のシーケンス制御命令ＪＮＩ２＃３＃２を実行する。
【００１２】
図６は、図４に示した圧縮命令２１に基づいて試験パターンを生成する動作を示す。ベクトルメモリ１２に格納されている命令がベクトルキャッシュメモリ１６のバンクメモリ1６Ａ、１６Ｂに展開された後にアドレス展開部２２が、ベクトルキャッシュメモリ１６に転送された命令に従って、アドレス信号１０２を生成してパターン生成部２６へ与える。この実施形態では、アドレスパターン信号生成用レジスタＸＢに格納できる最大の値は＃3であり、＃3を超えるとＸＢレジスタの値は＃0に戻る。データパターン信号用レジスタＴＰの有効ビット数は＃FF（Ｆは１６進数の１５を表わす）であり、データパターン信号用レジスタＴＰ内のデータパターン信号はこの有効ビット数の範囲で反転する。
【００１３】
アドレス展開部２２は、最初にバンクメモリ１６Ａからアドレス＃０の圧縮命令ＲＥＰＥＡＴ４＃１を受け取る。するとアドレス展開部２２は、アドレス信号１０２を開始アドレス＃０から＃１へ進め、アドレス＃１を４回繰り返す。この時点で圧縮命令ＲＥＰＥＡＴ４＃１は終了したので、アドレス展開部２２はアドレス信号１０２を＃２に進め、バンクメモリ１６Ａのアドレスのアドレス＃１から次の圧縮命令ＪＮＩ2＃３＃２を読み取る。するとアドレス展開部２２は、アドレス信号１０２の値を＃３に進めてから＃２に戻す処理を２回繰り返す。２回目のジャンプが終了すると、アドレス展開部２２は、バンクメモリ１６Ａから次の圧縮命令ＪＭＰ＃５＃２を読み取る。
【００１４】
圧縮命令ＪＭＰ＃５＃２はアドレス＃５までのシーケンス制御命令がＮＥＸＴであることを示す。そこでアドレス展開部２２は、アドレス信号１０２を＃２から＃５まで１つづつ進め、圧縮命令ＪＭＰ＃５＃２によりアドレス信号１０２をアドレス＃５からアドレス＃2へ１回変更する。これでＪＭＰ＃５＃２が終了したので、アドレス展開部２２は、更にバンクメモリ１６Ａのアドレス＃３から次の命令を読み出す。バンクメモリ１６Ａのアドレス＃３には圧縮命令ＪＮＩ2＃３＃２が記述されているので、アドレス展開部２２はアドレス信号１０２の値を＃３に進め、更に上記の圧縮命令ＪＮＩ2＃３＃２の動作を繰り返す。アドレス展開部２２は、その後アドレス信号１０２を＃４へ進め、更にバンクメモリ１６Ａから次の圧縮命令ＳＴＯＰ＃６を読み出す。圧縮命令ＳＴＯＰ＃６は、アドレス＃６までのシーケンス制御目例がＮＥＸＴであることを示す。そこでアドレス展開部２２は、アドレス信号１０２を＃４から次の＃５へ進め、更に＃６へ進めて試験を終了する。
【００１５】
パターン生成部２６は、シーケンス制御部６２からアドレス信号１０２を受けとり各制御メモリ３２ａ、３２ｂ、３２ｃに格納されている制御命令を出力する。まずアドレスパターン信号生成用レジスタＸＢは、アドレス制御メモリ３２のアドレス＃０に格納されたアドレス制御命令ＸＢ＜０を受けとりレジスタＸＢの値を＃０とする。次のサイクルではアドレス信号１０２の値は＃１なので、アドレス制御命令ＸＢ＜ＸＢ＋１がアドレス制御メモリ３２ａから読み出され、パターン生成部３６がアドレスパターン信号生成用レジスタＸＢの値に１を加算し＃０＋１＝＃１とする。更にアドレス信号１０２の値＃１が３回繰り返されるので、パターン生成部２６はアドレスパターン信号生成用レジスタＸＢの値を順次＃３まで増やし、更に１増やすことによりＸＢの値は＃０に戻る。
【００１６】
次のステップでは、アドレス信号１０２の値が＃２なので、アドレス制御メモリ３２ａからアドレス制御命令ＸＢ＜ＸＢが読み出される。パターン生成部２６は、アドレス制御命令ＸＢ＜ＸＢに従って、現在のアドレスパターン信号生成用レジスタＸＢの値＃０を保持する。次のステップではアドレス信号１０２の値が＃３なので、アドレス制御命令ＸＢ＜ＸＢ＋１がアドレス制御メモリ３２ａから試験パターン演算部３６へ与えられＸＢの値が＃１となる。以下同様に、アドレス信号１０２の値に従ってアドレス制御命令がアドレス制御メモリ３２ａから読み出され、アドレス制御命令に従って試験パターン演算部３６がアドレスパターン信号１０６を生成する。
【００１７】
同様に、データ制御メモリ３２ｂからデータ制御命令が読み出されてデータパターン信号生成用レジスタＴＰの値が更新される。即ち、図２に示すデータ制御命令ＴＰ＜０が格納されたアドレスがアドレス信号１０２に与えられた場合には、データ制御メモリ３２ｂからデータ制御命令ＴＰ＜０が読み出され、試験パターン演算部３６がＴＰの値を０に変更する。これにより、データパターン信号１０８の値が０になる。また、データ制御メモリ３２ｂにＴＰ＜ＴＰが格納されているアドレスが、アドレス信号１０２上で指定された場合には、試験パターン演算部３６はＴＰの値を保持し、データ制御メモリ３２ｂにＴＰ＜／ＴＰが格納されているアドレスが、アドレス信号１０２上で指定された場合には、試験パターン演算部３６はＴＰの値を反転させる。
【００１８】
同様に、読み書き制御メモリ３２ｃにＷと記載されているアドレスがアドレス信号１０２で指定された場合には、Ｗ命令が読み書き制御メモリ３２ｃから読み出され、試験パターン演算部３６はライトサイクルをＲ、Ｗパターン信号１１０に出力する。読み書き制御メモリ３２ｃにＲと記載されているアドレスがアドレス信号１０２で指定された場合には、Ｒ命令が読み書き制御メモリ３２ｃから読み出され、試験パターン演算部３６はリードサイクルをＲ、Ｗパターン信号１１０に出力する。読み書き制御メモリ３２ｃに／Dと記述されているアドレスが指定されたサイクルでは、データパターン信号生成用レジスタＴＰの値が＃０から＃ＦＦ、又は＃ＦＦから＃０に反転されて出力される。
【００１９】
例えば図６では、第２サイクルから第５サイクルではアドレス信号１０２の値が＃１なので、読み書き制御メモリ３２ｃのアドレス＃１に記述た読み書き制御命令Ｗが読み出され、Ｒ、Ｗパターン信号１１０にＷ信号が出力される。第６サイクルでは、アドレス信号１０２の値が＃２なので、読み書き制御メモリ３２ｃから制御命令Ｒが読み出され、Ｒ、Ｗパターン信号１１０にR信号が出力される。第７サイクルでは、読み書き制御命令／D、Ｗが読み書き制御メモリ３２ｃのアドレス＃３から読み出され、Ｒ、Ｗパターン信号１１０の値はＷとなり、またデータパターン信号は＃０から＃FF（Ｆは１６進数の１５を表わす）に反転する。
【００２０】
図７は、アドレスパターンを更に高速に出力するための装置を示す。近年、電子機器の高速化に伴い、１台のパターン生成装置が生成できる周波数よりも高い周波数で動作するメモリデバイスが開発されている。この様な高速で動作するメモリデバイスを試験するために、パターン生成部２６を複数台搭載し、同時に出力された複数のパターン信号を多重化して高速化し、メモリデバイス７６に印加する方法が用いられている。図７に示すシーケンス制御部６２の構成は、図１に示したシーケンス制御部６２の構成と同一である。また図７に示されるパターン生成部２６Ａ、２６Ｂの構成は、図１に示すパターン生成部２６の構成と同一なので説明を省略する。その他、図７において図１と同じ部分には、図１と同じ符号を付けてあるので説明を省略する。
【００２１】
図８は、パターン生成器２６Ａのアドレス制御メモリ３２ａに格納するデータを示す。アドレス制御メモリ３２ａには通常領域と拡張領域が設けられており、通常領域にはシーケンスが次のアドレスへ進む場合の命令を格納する。拡張領域にはシーケンスが次のアドレスへ進む場合以外の命令を格納する。データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃにも同様に通常領域と拡張領域が設けられているので、各制御メモリの容量は、図２に示す制御メモリの容量の２倍が必要となる。
【００２２】
所望のアドレスパターン信号１０６、データパターン信号１０８及びＲ／Ｗパターン信号１１０の値をパターン生成部２６Ａとパターン生成部２６Ｂとが交互に生成するように、パターン生成部２６Ａおよびパターン生成部２６Ｂの制御メモリ３２にあらかじめデータを格納しておく。アドレス制御メモリ３２ａの通常フィールドには、アドレス制御シーケンス中の２つの連続するアドレス制御命令を実行した場合と同等のアドレス制御命令が記載してある。例えば最初のアドレス制御命令ＸＢ＜０とＸＢ＜ＸＢ＋１の２つを合成した場合、ＸＢの値は１となる。そこでアドレス制御メモリ３２ａの通常フィールドにはＸＢ＜１を格納しておく。
【００２３】
また次のＸＢ＜ＸＢ＋１とＸＢ＜ＸＢ＋１の２つのアドレス制御命令に基づいて演算するとＸＢには２が加算される。そこでアドレス制御メモリ３２ａの通常フィールドにはＸＢ＜ＸＢ＋２を格納しておく。以下同様に通常フィードにはそれぞれＸＢ＜ＸＢ＋１、ＸＢ＜ＸＢ＋１及びＸＢ＜ＸＢ＋１が格納される。アドレス制御メモリ３２ａの拡張フィールドには、アドレス制御シーケンスが上から順に実行された場合ではなく、他のアドレス制御命令からあるアドレス制御命令へジャンプした場合に実行すべき新たなアドレス制御命令が格納される。例えば、図８では、アドレス制御シーケンス中の８行目に記載されたＸＢ＜ＸＢから７行目に記載されたＸＢ＜ＸＢ＋１にジャンプしている。この２つのアドレス制御命令を実行すると、ＸＢの値は１増加する。そこでＸＢ＜ＸＢ＋１をアドレス制御メモリ３２ａのアドレス３における拡張フィールドに格納しておく。同様にアドレス制御シーケンスの１０行目に記載されたＸＢ＜ＸＢからはアドレス制御シーケンスの７行目のＸＢ＜ＸＢ＋１にジャンプする。この２つ命令を実行した場合に得られＸＢ＜ＸＢ＋１の命令をアドレス制御メモリ３２ａのアドレス４の拡張フィールドに記載しておく。
【００２４】
図９は、パターン生成部２６Ｂのアドレス制御メモリ３２ａに格納するデータを示す。パターン生成部２６Ｂのアドレス制御メモリ３２ａはパターン生成部２６Ａのアドレス制御メモリ３２ａと同様に、通常フィールドと拡張フィールドとを有する。これらのフィールドにもパターン生成部２６Ａと同様に２つのアドレス制御命令を実行した場合に得られる命令とアドレス制御シーケンスがジャンプした場合に、ジャンプ元及びジャンプ先の２つのアドレス制御命令を実行した場合に得られる新たなアドレス制御命令とを格納しておく。
【００２５】
但し、パターン生成部２６Ａのアドレス制御メモリ３２ａとパターン生成部２６Ｂのアドレス制御メモリ３２ａとには、アドレス制御シーケンス中の１つずれたアドレス制御命令を合成した結果をそれぞれ格納しておく。すなわちパターン生成部２６Ａのアドレス制御メモリ３２ａにはアドレス制御シーケンス中の１番目及び２番目の命令を合成し、以下順次３番目と４番目の命令を合成しているのに対して、パターン生成部２６Ｂのアドレス制御メモリ３２ａにおいては、１行目のアドレス制御命令をアドレス制御メモリ３２ａに格納し、以下順次２行目と３行目のアドレス制御命令を合成した結果得られる新たなアドレス制御命令をアドレス制御メモリ３２ａに格納している。
【００２６】
図１０は、図７に示すパターン生成装置のアドレス展開部２２が実行すべきパターンプログラムを示す。１つのアドレス信号１０２を出力した場合にパターン生成部２６Ａとパターン生成部２６Ｂとがそれぞれパターン信号を生成するので、アドレス展開部２２が実行すべきパターンプログラムの長さは半分になっている。また、あらかじめパターン生成部２６Ａ及びパターン生成部２６Ｂのアドレス制御メモリ３２ａに格納された制御命令の内容を考慮して所望のパターン信号が得られるようにパターンプログラムを生成する。更にこのパターンプログラムを圧縮した形でベクトルメモリに格納しておく。
【００２７】
図１１は、図７に示すパターン生成部２６Ａ、２６Ｂの動作例を示す。ベクトルメモリ１２に格納された圧縮命令は、読み出し制御部１４によって順次バンクメモリ１６Ａおよびバンクメモリ１６Ｃに読み出され、ＭＵＸ２０によって選択されてアドレス展開部２２に提供される。アドレス展開部２２は、最初の圧縮命令ＪＮＩ＃３＃３＃３を受け取る。最初の圧縮命令が格納されたアドレスが＃３であることは＃０、＃１及び＃２にはＮＥＸＴ命令が格納されていることを示す。そこでアドレス展開部２２はアドレス信号１０２の値を順次０から３まで増加させる。またＪＮＩ＃３＃３＃３に従ってアドレス＃３に３回ジャンプする。
【００２８】
従って図１１に示すようにアドレス信号の値は０，１，２，３、３、３、３と変化する。またアドレス展開部２２はジャンプ命令に従ってアドレスをジャンプさせた場合にＪＦＬＧ１０４の値を１とし、それ以外の場合にＪＦＬＧ１０４の値を０とする。パターン生成部２６Ａはアドレス信号１０２の値に従ってアドレス制御命令を出力する。この時ＪＦＬＧ１０４が１であれば、アドレス制御メモリ３２ａ中の拡張フィールドの値が読み出され、ＪＦＬＧ１０４の値が０であればアドレス制御メモリ３２ａ中の通常フィールドのアドレス制御命令が出力される。
【００２９】
パターン生成部２６Ａの試験パターン演算部３６はアドレス制御メモリ３２ａから読み出されたアドレス制御命令に従ってＸＢレジスタの値を変化させて出力する。パターン生成部２６Ｂも同様にアドレス信号１０２の値に従ってアドレス制御メモリ３２ａからアドレス制御命令を読み出して出力する。パターン生成部２６ＢのＸＢレジスタは、パターン生成部２６Ｂのアドレス制御メモリ３２ａから読み出されたアドレス制御命令に従って変化する。高速変換部３０（図７）がパターン生成部２６Ａの出力とパターン生成部２６Ｂとの出力とを交互に選択して出力することにより、図１１に示すアドレスパターン信号１０６が得られる。同様の方法により、データパターン信号１０８及びＲ／Ｗパターン信号１１０を得ることができる。
【００３０】
【発明が解決しようとする課題】
図７から図１１に示した方法によれば、容易に高速なパターン信号を生成することができる。しかしながら、各制御メモリ３２に通常フィールドと拡張フィールドとを設けなくてはならないので、大きな容量のメモリが制御メモリ３２に必要とされる。また２つの制御命令を合成して、得られた新たな制御命令が各制御メモリ３２に格納されているので、それらの新たな制御命令の内容を考慮してシーケンス制御命令及び圧縮命令を作成しなければならない。実際のメモリの試験においては、パターンプログラムは非常に長いので、合成された新たな制御命令の内容を考慮しつつ、圧縮命令を作成することは非常に困難であった。
そこで本発明は上記の課題を解決ことのできる半導体メモリ試験装置用高速パターン生成方法及び高速パターン生成装置とメモリ試験装置を提供することを目的とする。
【００３１】
【課題を解決するための手段】
この発明の第１の形態によれば、被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、制御命令を制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出したベクトル命令を、１命令毎に順次格納する複数のバンクメモリと、複数のバンクメモリに格納されたベクトル命令を参照して、制御メモリにおける制御命令のアドレスを生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００３２】
この発明の第２の形態によれば、被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、制御命令を制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出したベクトル命令を格納する複数のバンクメモリと、複数のバンクメモリに格納されたベクトル命令を同時に参照して、制御メモリにおける制御命令のアドレスを生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００３３】
ここで複数のバンクメモリが、ベクトルメモリから読み出したベクトル命令を、１命令毎にバンクメモリの数ずつ順次格納し、アドレス展開部が、複数のバンクメモリに格納されたベクトル命令を同時に参照して、制御メモリにおける制御命令のアドレスを生成してもよい。また制御メモリが、試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリを有し、アドレス展開部が、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれおける制御命令のアドレスをサブ制御メモリの数ずつ順次生成してもよい。
この発明の第３の形態によれば、制御メモリが、複数の試験パターンの一つに基づいて、一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納する複数のサブ制御メモリを有し、アドレス展開部が、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれおける制御命令のアドレスを複数のサブ制御メモリの数ずつ順次生成する。
【００３４】
この発明の第４の形態によれば、被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリと、制御命令を複数のサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれにおける制御命令のアドレスを、複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、複数のサブ制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００３５】
この発明の第５の形態によれば、被試験メモリの試験に用いる複数の試験パターンを所定の順序で生成するパターン生成器であって、複数の試験パターンの一つに基づいて、一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納するサブ制御メモリと、制御命令をサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれにおける制御命令のアドレスを、複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、複数のサブ制御中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００３６】
ここで複数のサブ制御メモリが、複数の試験パターンの一つに基づいて、一つの試験パターンの２つ先以降の試験パターンを生成させる、実質的に同一の制御命令を格納してもよい。また、ベクトルメモリから読み出されたベクトル命令を格納するベクトルキャッシュメモリを更に備え、アドレス展開部は、ベクトルキャッシュメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリにおける制御命令のアドレスをそれぞれ生成してもよい。
また、ベクトルキャッシュメモリが、ベクトルメモリから読み出したベクトル命令を、１命令毎に順次格納する複数のバンクメモリを有し、アドレス展開部が、複数のバンクメモリから読み出されたベクトル命令を参照して、複数のサブ制御メモリにおける制御命令のアドレスをそれぞれ生成してもよい。ベクトルキャッシュメモリが、ベクトルメモリから読み出したベクトル命令を格納する複数のバンクメモリを有し、アドレス展開部が、複数のバンクメモリから読み出されたベクトル命令を同時に参照して、複数のサブ制御メモリにおける制御命令のアドレスを生成してもよい。
【００３７】
この発明の第６の形態によれば、試験パターン演算部が、複数のサブ制御メモリ中の第１のサブ制御メモリにおけるアドレス展開部が生成したアドレスから読み出された制御命令を用いて、Ｎ＞１を整数としたとき、試験パターンの一部分である第１から第Nのサブ試験パターンを生成させる第１から第Ｎの演算回路と、第１から第Ｎの演算回路が生成した第１から第Ｎのサブ試験パターンを順次出力して試験パターンを生成する高速変換部とを有する。
【００３８】
この発明の第７の形態によれば、被試験メモリに所定の入力信号を与えたときに被試験メモリから出力される出力信号を入力信号を正常なメモリに与えたときに正常なメモリから出力される期待値と比較することにより被試験メモリの電気的特性を試験するメモリ試験装置であって、入力信号及び期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、制御命令を制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出したベクトル命令を、１命令毎に順次格納する複数のバンクメモリと、複数のバンクメモリに格納されたベクトル命令を参照して、制御メモリにおける制御命令のアドレスを生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部と、試験パターン演算部が生成した試験パターンを被試験メモリのピン配列に合わせて並び替えるピンデータセレクタと、ピンデータセレクタが並び替えた試験パターンの信号波形を整形する波形成型器と、被試験メモリを差し込み、波形成型器が整形した試験パターンを被試験メモリに与えるとともに、被試験メモリから出力された出力信号を受け取るメモリ差込部と、メモリ差込部が受け取った出力信号と、ピンデータセレクタが出力した期待値とを比較して被試験メモリが正常であるか否かを検出する比較器とを備えた。
【００３９】
この発明の第８の形態によれば、被試験メモリに所定の入力信号を与えたときに被試験メモリから出力される出力信号を入力信号を正常なメモリに与えたときに正常なメモリから出力される期待値と比較することにより被試験メモリの電気的特性を試験するメモリ試験装置であって、入力信号及び期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、制御命令を制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出したベクトル命令を格納する複数のバンクメモリと、複数のバンクメモリに格納されたベクトル命令を同時に参照して、制御メモリにおける制御命令のアドレスを生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００４０】
この発明の第９の形態によれば、被試験メモリに所定の入力信号を与えたときに被試験メモリから出力される出力信号を入力信号を正常なメモリに与えたときに正常なメモリから出力される期待値と比較することにより被試験メモリの電気的特性を試験するメモリ試験装置であって、入力信号及び期待値を含む試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリと、制御命令を複数のサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御と、アドレス展開部が生成したアドレスで示される、複数のサブ制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
【００４１】
この発明の第１０の形態によれば、被試験メモリに所定の入力信号を与えたときに被試験メモリから出力される出力信号を入力信号を正常なメモリに与えたときに正常なメモリから出力される期待値と比較することにより被試験メモリの電気的特性を試験するメモリ試験装置であって、入力信号及び期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、複数の試験パターンの一つに基づいて、一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納するサブ制御メモリと、制御命令をサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、複数のサブ制御メモリのそれぞれにおける制御命令のアドレスを、複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、アドレス展開部が生成したアドレスで示される、複数のサブ制御メモリ中の制御パターンを用いて試験パターンを生成させる試験パターン演算部とを備えた。
なお上記の構成は本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００４２】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４３】
図１２は、本実施形態におけるメモリ試験装置５０の構成を示す。メモリ試験装置５０は被試験メモリ７６に所定の入力信号を与え、被試験メモリ７６から出力される出力信号を、入力信号を正常なメモリに与えたときに出力される期待値と比較することにより被試験メモリ７６の電気的特性を試験する。メモリ試験装置５０は、試験パターンを生成するパターン生成器６０と、パターン生成器６０が生成した試験パターンを被試験メモリ７６のピン配列に合わせて並び替えるピンデータセレクタ６６と、ピンデータセレクタ６６が並び替えた試験パターンの信号波形を整形する波形成型器７２と、被試験メモリ７６を差し込む差込口７８と、波形成型器７２が整形した試験パターンを被試験メモリ７６に与えるとともに、被試験メモリ７６から出力された出力信号を受け取るメモリ差込部８０と、メモリ差込部８０が受け取った出力信号をピンデータセレクタ６６が出力した期待値と比較して被試験メモリ７６が正常であるか否かを検出する比較器８４とを備える。またパターン生成器６０は、試験パターンを生成するシーケンスを制御するシーケンス制御部６２と、シーケンス制御部６２が生成したアドレス信号１０２、１０４に基づいてテストパターンを生成するパターン生成部２６とを有する。
【００４４】
図１３はシーケンス制御部６２の詳細な構成を示す。シーケンス制御部６２は、圧縮命令を格納するベクトルメモリ１２と、ベクトルメモリ１２から圧縮命令を読み出し、多重ループを展開しつつベクトルキャッシュメモリ１６に転送する読み出し制御部１４と、ベクトルキャッシュメモリ１６に転送された圧縮命令を選択して、アドレス展開部２２に提供するＭＵＸ２０とを有する。ベクトルキャッシュメモリ１６は複数のバンクメモリ１６Ａ、１６Ｂ、１６Ｃ及び１６Ｄを有する。パターンマルチプレクサ（ＭＵＸ）２０はパターンマルチプレクサ（ＭＵＸ）ＭＵＸ２０Ａ及びパターンマルチプレクサ（ＭＵＸ）ＭＵＸ２０Ｂを有する。ＭＵＸ２０Ａはバンクメモリ１６Ａまたはバンクメモリ１６Ｃの一方から出力されたデータを選択してアドレス展開部２２に提供する。アドレス展開部２２Ｂはバンクメモリ１６Ｂ又はバンクメモリ１６Ｄの一方から出力された圧縮命令を選択してアドレス展開部２２に提供する。
【００４５】
アドレス展開部２２はＭＵＸ２０Ａから与えられた圧縮命令Ａ及びＭＵＸ２０Ｂから与えられた圧縮命令Ｂを参照してアドレス信号１０２Ａ、ＪＦＬＧ１０４Ａ、アドレス信号１０２Ｂ及びＪＦＬＧ１０４Ｂを生成する。４つのバンクメモリ、１６Ａ、１６Ｂ、１６Ｃ及び１６Ｄの内の２つからＭＵＸ２０が圧縮命令を呼び出し、その間、他の２つのバンクメモリに、読み出し制御部１４がベクトルメモリ１２から読み出した圧縮命令を格納する。最初の２つのバンクメモリから圧縮命令がすべて読み出されると、他の２つのバンクメモリからＭＵＸ２０が圧縮命令を読み出す。その間最初の２つのバンクメモリに圧縮命令がベクトルメモリ１２から読み出されて転送される。これにより、アドレス展開部２２は常にベクトルキャッシュメモリ１６から圧縮命令を読みとることができる。
【００４６】
図１４はパターン生成部２６の詳細な構成を示すブロック図である。パターン生成部２６はアドレス信号１０２Ａ、ＪＦＬＧ１０４Ａ、アドレス信号１０２Ｂ及びＪＦＬＧ１０４Ｂを入力する制御メモリ３２と、制御メモリ３２が生成した制御命令に基づいてパターン信号を生成する試験パターン演算部３６とを有する。制御メモリ３２は複数のサブ制御メモリ３２Ａ、３２Ｂを有する。サブ制御メモリ３２Ａ、３２Ｂの構成は、それぞれ図１に示した制御メモリ３２の構成と同一なので説明を省略する。
試験パターン演算部３６は複数のパターン生成部３６Ａ及びパターン生成部３６Ｂと高速変換部４０とを有する。パターン生成部３６Ａはサブ制御メモリ３２Ａから出力された制御命令に基づいて、アドレスパターン信号１０６Ａ、データパターン信号１０８Ａ、及びＲ／Ｗパターン信号１１０Ａを生成する。パターン生成部３６Ｂはサブ制御メモリ３２Ｂから出力された制御命令に基づいてアドレスパターン信号１０６Ｂ、データパターン信号１０８Ｂ、及びＲ／Ｗパターン信号１１０Ｂを生成する。高速変換部４０は、アドレスパターン信号１０６Ａ及び１０６Ｂの一方、データパターン信号１０８Ａ及びデータパターン信号１０８Ｂの一方、並びにＲ／Ｗパターン信号１１０Ａ及び１１０Ｂの一方を、それぞれ交互に選択して高速に出力する。
【００４７】
図１５は、サブ制御メモリ３２Ａおよびサブ制御メモリ３２Ｂに格納するデータの一例を示す。本実施形態では、サブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂには同一のデータを格納する。サブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂのそれぞれが、通常フィールドと拡張フィールドを有する。図１５の左側には、アドレス展開部２２が実行すべきパターンプログラムの一例が記載してある。このパターンプログラムは、従来のパターン生成器で用いていたパターンプログラムと同一である。
１行目のＮＥＸＴ命令及び次のＲＥＰＥＡＴ４の命令を実行した場合に、ＸＢレジスタにはまず０が入力され、次に１増加される。そこでこれらの２つを実行した場合に得られるＸＢの値１を設定するように、サブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂの通常フィールドにおける、アドレス制御メモリ３２ａにＸＢ＜０＋１という命令を記載しておく。アドレス制御メモリ３２ａの次のアドレス＃１には、パターンプログラムの２行目及び３行目を実行した場合に得られるＸＢに対する命令を格納しておく。パターンプログラムの２行目にＸＢ＜ＸＢ＋１が対応しており、パターンプログラムの３行目に対してはＸＢ＜ＸＢが対応しているので、これらの２つの命令を実行した場合にＸＢの値は１増加する。そこでＸＢ＜ＸＢ＋１を通常フィールドにおけるアドレス制御メモリ３２ａのアドレス＃１に格納しておく。
【００４８】
以下同様に、２つの連続する命令を実行した場合に得られるアドレスパターン信号１０６Ａの制御命令を通常フィールドに格納する。サブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂのデータ制御メモリ３２ｂにも、同様に２つの連続するパターンプログラム命令を実行した場合に得られる命令を格納する。例えば、パターンプログラムの１行目にはＴＰ＜０が、２行目にはＴＰ＜ＴＰが対応している。これらの２つの命令を実行した場合にＴＰには０が格納される。そこでデータ制御メモリ３２ｂの１行目にはＴＰ＜０を格納する。パターンプログラムの２行目はＴＰ＜ＴＰであり、３行目はＴＰ＜ＴＰに対応している。これらの２つの命令を実行した場合にＴＰの値は変化しないので、データ制御メモリ３２ｂのアドレス１にはＴＰ＜ＴＰを格納する。
【００４９】
以下同様に、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃのそれぞれのアドレスにはパターンプログラムの連続する２つの命令を実行した場合に得られる命令と等価な命令を記載する。サブ制御メモリ３２Ａおよびサブ制御メモリ３２Ｂの拡張フィールドには、パターンプログラム上の命令がジャンプした場合に得られる２つの連続した命令を合成した命令と等価な命令を格納する。例えば、パターンプログラム上の２行目において命令ＲＥＰＥＡＴ４によりパターンプログラムはジャンプし、２行目の命令が複数回繰り返される。アドレス制御メモリにはＸＢ＜ＸＢ＋１が対応しているが、この命令を２回実行した場合にＸＢの値は２増加する。そこでサブ制御メモリ３２Ａ及びサブ制御メモリ３２Ｂの拡張のフィードにおけるアドレス制御メモリ３２ａにはＸＢ＜ＸＢ＋２を格納する。
【００５０】
パターンプログラム命令の４行目におけるＪＮＩＡ２は、３行目にジャンプする命令であり、それぞれの行には、ＸＢ＜ＸＢ＋１とＸＢ＜ＸＢが対応づけられている。これら２つの命令を実行した場合にＸＢの値は１増加するので、サブ制御メモリ３２Ａおよびサブ制御メモリ３２Ｂのアドレス制御メモリ３２ａにおける４行目には、ＸＢ＜ＸＢ＋１という命令を格納しておく。同様にアドレス制御メモリ３２ａの他の拡張フィールド、並びにデータ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃの拡張フィールドには、パターンプログラムがジャンプした場合における連続した２つの命令を実行した場合に得られる命令と等価な命令を格納しておく。またサブ制御メモリ３２Ａ、サブ制御メモリ３２Ｂの拡張フィールドにおけるアドレス０には、レジスタＸＢおよびＴＰを初期化するための命令ＸＢ＜０およびＴＰ＜０をそれぞれ格納しておく。
【００５１】
図７に示すパターン生成装置においては、制御メモリ３２が試験パターン演算部３６に対して出力すべき制御命令の２つを合成して得られた命令を制御メモリ３２のアドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃに格納していた。この為、例えばＸＢ＜ＸＢ＋１を多数の回数繰り返して試験パターン演算部３６に出力する場合には、その半分の回数、ＸＢ＜ＸＢ＋２をアドレス制御メモリ３２ａに格納する必要があった。しかしながら図１２に示す方法においては、試験パターン演算部３６に出力すべき複数の制御命令ではなく、アドレス展開部２２が演算に用いる複数のパターン生成命令に基づいて、アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃに格納すべき制御命令を生成している。この為、例えば、パターンプログラム中のシーケンス制御命令において多数の回数繰り返して実行する命令があった場合でも、その命令に対応する制御命令は、制御メモリ３２の各制御メモリの通常フィールド及び拡張フィールドに２つずつ格納するのみで足りる。従って、特にループ回数が多いパターンを生成する場合において、必要な制御メモリの容量を小さくすることができる。
【００５２】
図１６は、ベクトルメモリ１２からベクトルキャッシュメモリ１６へ圧縮命令が転送される様子を示す。まず、初めの命令ＲＥＰＥＡＴ４＃１がバンクメモリ１６Ａのアドレス０に転送され、次の命令ＪＮＩ２＃３＃２がバンクメモリ１６Ｂに転送される。以下同様にベクトルメモリ１２から読み出された圧縮命令のループが取り除かれ、ループを取り除いた圧縮命令がバンクメモリ１６Ａおよびバンクメモリ１６Ｂに交互に格納される。
図１７は、バンクメモリ１６Ａ及びバンクメモリ１６Ｂに転送された圧縮命令に基づいて、アドレス展開部２２がアドレス信号１０２Ａ、アドレス信号１０２Ｂ及びＪＦＬＧ、ＪＦＬＧ１０４Ａ、ＪＦＬＧ１０４Ｂを生成する様子を示す。まず、初めの初期化サイクルでは、圧縮命令Ａ及びＢを読み出すことなくアドレス展開部２２が、ＪＦＬＧＢを１とし、アドレス信号Ｂを＃０とする。これによりサブ制御メモリ３２Ｂの拡張フィールドから初期化命令が読み出されて、ＸＢレジスタ及びＴＰレジスタが初期化される。次にアドレス展開部２２はバンクメモリ１６Ａおよびバンクメモリ１６Ｂからそれぞれ命令ＲＥＰＥＡＴ４＃１及びＪＮＩ２＃３＃２を読み出す。
【００５３】
最初の命令ＲＥＰＥＡＴ４＃１はその前に命令ＮＥＸＴが省略されていたことを示すので、まずアドレス信号１０２Ａに＃０を出力する。またＮＥＸＴ命令はジャンプ命令ではないから、ＪＦＬＧ１０４Ａに０を出力する。次に実行すべき命令はＲＥＰＥＡＴ４＃１であるが、これはジャンプ命令なのでアドレス展開部２２はＪＦＬＧ１０４Ｂを１とする。またその時のアドレス＃１をアドレス信号１０２Ｂに出力する。同様にＲＥＰＥＡＴ４＃１によるジャンプを更に３回繰り返す。この時に得られるアドレス＃１をアドレス信号１０２Ａ及びアドレス信号１０２Ｂに交互に出力する。４回目のジャンプ命令が終了するとアドレスは次に進むので４回目のジャンプに対応する信号、すなわちＪＦＬＧ１０４Ａの３サイクル目は０となる。
【００５４】
次にアドレスを２に進め、その値をアドレス信号１０２Ｂに出力する。２つ目の圧縮命令ＪＮＩ２＃３＃２はこの命令がアドレス＃３に記載されていることを示す。これは１つの圧縮命令と２つ目の圧縮命令に命令ＮＥＸＴが省略されていたことを意味する。そこでアドレス展開部２２はアドレス値＃２をアドレス信号１０２Ｂに出力すると共にＪＦＬＧ１０４Ｂの値を０とする。更にアドレス値を＃３に進め、ＪＮＩ２＃３＃２を実行する。この時アドレスはジャンプするのでＪＦＬＧ１０４Ａの値を１とし、＃３をアドレス信号１０２Ａに出力する。ジャンプ後のアドレス＃２をアドレス信号１０２Ｂに出力する。アドレス＃２から＃３へはジャンプせずに進むので、この時のＪＦＬＧ１０４Ｂの値を０とする。
【００５５】
以下同様にアドレス展開部２２はバンクメモリ１６Ａ又はバンクメモリ１６Ｂから交互に圧縮命令を読み出し、それら２つの圧縮命令を参照しつつ、アドレス信号１０２Ａ及びアドレス信号１０２Ｂに対して交互にアドレス信号を出力する。また、次のアドレスがジャンプする場合にはＪＦＬＧの値を１とし、アドレス信号がジャンプされずに次に進む場合はＪＦＬＧの値を０とする。このようにアドレス信号１０２Ｂに出力したアドレスの値及びその時の圧縮命令に基づいて次のサイクルでアドレス信号１０２Ａに出力するアドレスの値を定める。また、アドレス信号１０２Ａにアドレスを出力したときの命令の内容に基づいてＪＦＬＧ１０４Ａの値を定める。更にアドレス信号１０２Ａに出力したアドレスの値及びその時の圧縮命令に基づいて、アドレス信号１０２Ｂに出力するアドレスの値を定める。またアドレス信号１０２Ｂにアドレスを出力した時の圧縮命令がジャンプ命令であるかどうかに基づいて、その時のＪＦＬＧ１０４Ｂの値を定める。
【００５６】
図１８は、図１７に示すアドレス信号１０２Ａ及びＪＦＬＧ１０４Ｂが出力された場合におけるアドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃから出力されるデータ、並びにそれらの制御命令が出力された場合におけるアドレスパターン信号１０６Ａ、データパターン信号１０８Ａ及びＲ／Ｗパターン信号１１０Ａの値を示す。まず初期化サイクルでは、アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃのアドレスが指定されていないので、これらから出力されるデータの値も不定である。ＸＢレジスタ、ＴＰレジスタ及びこれらに基づいたアドレスパターン信号１０６Ａ、データパターン信号１０８Ａ及びＲ／Ｗパターン信号１１０Ａの値も不定である。
【００５７】
サイクル１では、アドレス信号１０２Ａ、及びＪＦＬＧ１０４Ａの値が０となるので、アドレス制御メモリ３２ａからＸＢ＜０＋１が読み出されて、データ制御メモリ３２ｂからＴＰ＜０が読み出される。これによりサイクル２においてはＸＢレジスタの値が１となり、ＴＰレジスタの値が０となる。これらの値はアドレスパターン信号１０６Ａ及びデータパターン信号１０８Ａに出力される。また、サイクル２ではＸＢ＜ＸＢ＋２がアドレス制御メモリ３２ａから読み出され、ＴＰ＜ＴＰがデータ制御メモリ３２ｂから読み出され、Ｗｒｉｔｅ信号が読み書き制御メモリ３２ｃから読み出される。読み書き制御メモリ３２ｃから読み出されたＷｒｉｔｅ信号はそのままＲ／Ｗパターン信号１１０Ａに出力される。
サイクル３では、サイクル２における命令に基づいてＸＢレジスタの値が＃３となり、ＴＰレジスタの値が＃０となる。更にＸＢ＜ＸＢ＋１がアドレス制御メモリ３２ａから読み出されＴＰ＜ＴＰがデータ制御メモリ３２ｂから読み出され、Ｗｒｉｔｅ信号が読み書き制御メモリ３２ｃから読み出される。従ってサイクル４ではＸＢレジスタの値が０に戻り、ＴＰレジスタの値は０に保持される。以下同様にして、順次アドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃから制御命令が読み出されて、演算回路３６Ａに与えられ、アドレスパターン信号１０６Ａ、データパターン信号１０８Ａ及びＲ／Ｗパターン信号１１０Ａが生成される。
【００５８】
図１９は、ＪＦＬＧ１０４Ｂ及びアドレス信号１０２Ｂが与えられた場合におけるサブ制御メモリ３２Ｂのアドレス制御メモリ３２ａ、データ制御メモリ３２ｂ及び読み書き制御メモリ３２ｃの動作並びにアドレスパターン信号１０６Ｂ、データパターン信号１０８Ｂ及びＲ／Ｗパターン信号１１０Ｂの値を示す。初期化サイクルではアドレス信号１０２Ｂが０、ＪＦＬＧ１０４Ｂが＃１であるので、アドレス制御メモリ３２ａの拡張フィールドからＸＢ＜０が読み出され、データ制御メモリ３２ｂの拡張フィールドからＴＰ＜０が読み出される。この為、サイクル１でＸＢレジスタの値及びＴＰレジスタの値がそれぞれ０に初期化される。また、サイクル１では、ＪＦＬＧ１０４Ｂ及びアドレス信号１０２Ｂの値が共に１であるからアドレス制御メモリ３２ａの拡張フィールドからＸＢ＜ＸＢ＋２が読み出され、データ制御メモリ３２ｂの拡張フィールドからＴＰ＜ＴＰが読み出される。これらの命令に基づいてサイクル２では、ＸＢレジスタの値が＃２になり、ＴＰレジスタの値が＃０に保持される。以下同様にして図１８に示した演算回路３６Ａの動作と同様に演算回路３６Ｂがアドレスパターン信号１０６Ｂ、データパターン信号１０８Ｂ及びＲ／Ｗパターン信号１１０Ｂを出力する。
【００５９】
図２０は、高速変換部４０の動作を示す。高速変換部４０は演算回路３６Ａが出力したパターン信号及び演算回路３６Ｂが出力したパターン信号を交互に選択して出力する。これにより高速変換部４０は、演算回路３６Ａおよび演算回路３６Ｂが生成するパターン信号の倍の速度でパターン信号を出力することができる。
図１２に示したパターン生成器においては、２つのサブ制御メモリが同時にパターン制御命令を出力し、２つの演算回路３６Ａ及び３６Ｂが２つのパターン信号を同時に出力した。しかしながら、更に高速にパターンを生成する為には、例えば、４つのサブ制御メモリ及び４つの演算回路を設け、高速変換部によって４つの演算回路から順次パターン信号を選択して出力させてもよい。本実施形態においては、図７に示した実施形態とは異なり、直前の命令を合成しない。これは直前の複製の命令を合成すると、複数のアドレスから１つのアドレスにジャンプする場合において多様な合成命令が必要となってしまい、それに伴い、多くの拡張フィールドと多くのＦＬＡＧデータが必要となってしまうからである。
【００６０】
本実施形態によれば、アドレスが次に進むか、あるいはジャンプするかに基づいてＦＬＡＧデータを定め、更に拡張フィールドにはアドレスがジャンプする場合の合成命令を格納したので、１つのアドレスに複数の他のアドレスからジャンプする場合であっても、すべての合成命令を制御メモリ３２に格納することができる。また、制御メモリから出力すべき複数の制御命令を圧縮するのではなく、アドレス展開部２２が実行すべき複数のパターンプログラムに基づいて合成命令を生成したので、ループ回数が大きい場合においても、制御メモリ３２の容量を小さく押さえることができる。
以上、本発明の実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲に限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが同業者に明らかである。そのような変更または改良を加えた発明も本発明の技術的範囲に含まれ得ることが特許請求の範囲の記載から明らかである。
【００６１】
【発明の効果】
以上の説明から明らかなように、本発明によれば高速にパターン信号を生成することができる。またベクトルメモリに格納すべき圧縮命令を容易に生成することができる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ試験装置用パターン生成装置の基本構成を示す。
【図２】 従来のパターン生成部２６のアドレス制御メモリ３２ａに格納するアドレス制御令、データ制御メモリ３２ｂに格納するデータ制御命令、読み書き制御メモリ３２ｃに格納する読み書き反転制御命令を示す。
【図３】 図１に示した従来の半導体メモリ試験装置用パターン生成装置を使用して半導体メモリ試験に使用するパターンプログラムの例を示す。
【図４】 図2に示されている７つのシーケンス命令が４つのシーケンス命令に圧縮されて格納された状態を示す。
【図５】 パターン生成開始前にバンクメモリ１６Ａにベクトルメモリ１２から転送された圧縮命令を示す。
【図６】 図2に示された従来のパターンプログラムに基づいたパターン生成時のアドレス展開部２２の動作を示す。
【図７】 アドレスパターン生成のみに注目した従来の高速化手法の構成を示す。
【図８】 従来の高速化手法における第１パターン生成器の第１アドレス制御メモリに格納する命令を示す。
【図９】 従来の高速化手法における第２パターン生成器の第２アドレス制御メモリに格納する命令を示す。
【図１０】 図７に示した高速化手法採用時に使用されるパターンプログラムの例を示す。
【図１１】 図８、図９、図１０に基づいた従来の高速化手法におけるパターン生成時の動作を示す。
【図１２】 本発明によるメモリ試験装置の構成の構成を示す。
【図１３】 高速パターン生成装置のシーケンス制御部６２の構成例を示す。
【図１４】 高速パターン生成装置のパターン生成部２６の構成例を示す。
【図１５】 高速パターン生成装置のパターン生成部２６の各メモリに格納する制御命令を示す。
【図１６】 ベクトルメモリ１２からバンクメモリ１６Ａ−とバンクメモリ１６Ｂへ転送される圧縮命令を示す。
【図１７】 図１６に示したパターンプログラムの例に基づいてアドレス信号を生成する方法を示す。
【図１８】 図１４に示された高速パターン生成装置のサブ制御メモリ３２Ａと演算回路３８Ａの動作を示す。
【図１９】 図１４に示された高速パターン生成装置のサブ制御メモリ３２Ｂと演算回路３８Ｂの動作を示す。
【図２０】 図１４に示された高速パターン生成装置によって高速変換された後のアドレスパターン信号、データパターン信号、Ｒ、Ｗパターン信号を示す。
【符号の説明】
１２ ベクトルメモリ
１４ 読み出し制御部
１６ ベクトルキャッシュメモリ
１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ バンクメモリ
２０ パターンマルチプレクサ
２２ アドレス展開部
２６ パターン生成部
３２ 制御メモリ
３２ａ アドレス制御メモリ
３２ｂ データ制御メモリ
３２ｃ 読み書き制御メモリ
３６ 試験パターン演算部
５０ メモリ試験装置
６０ パターン生成器
６２ シーケンス制御部
６６ ピンデータセレクタ
７２ 波形成型器
７８ 差込口
８４ 比較器
１０２、１０４ アドレス信号
Claims (28)
- 被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、
前記試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、
前記制御命令を前記制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリから読み出した前記ベクトル命令を、１命令毎に順次格納する複数のバンクメモリと、
前記複数のバンクメモリに格納された前記ベクトル命令を参照して、前記制御メモリにおける前記制御命令のアドレスを生成するアドレス展開部と、
前記アドレス展開部が生成したアドレスで示される、前記制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン演算部と
を備えたことを特徴とするパターン生成器。 - 被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、
前記試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、
前記制御命令を前記制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリから読み出した前記ベクトル命令を格納する複数のバンクメモリと、
前記複数のバンクメモリに格納された前記ベクトル命令を同時に参照して、前記制御メモリにおける前記制御命令のアドレスを生成するアドレス展開部と、
前記アドレス展開部が生成したアドレスで示される、前記制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン演算部と
を備えたことを特徴とするパターン生成器。 - 複数の前記バンクメモリが、前記ベクトルメモリから読み出した前記ベクトル命令を、１命令毎にバンクメモリの数ずつ順次格納し、
アドレス展開部が、前記複数のバンクメモリに格納された前記ベクトル命令を同時に参照して、前記制御メモリにおける前記制御命令のアドレスを生成することを特徴とする請求項１又は２に記載のパターン生成器。 - 前記制御メモリが、前記試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリを有し、
前記アドレス展開部が、前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれおける前記制御命令のアドレスを前記複数のサブ制御メモリの数ずつ順次生成することを特徴とする請求項１から３のいずれかに記載のパターン生成器。 - 前記制御メモリが、前記複数の試験パターンの一つに基づいて、当該一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納する複数のサブ制御メモリを有し、
前記アドレス展開部が、前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれおける前記制御命令のアドレスを前記複数のサブ制御メモリの数ずつ順次生成することを特徴とする請求項１から３のいずれかに記載のパターン生成器。 - 被試験メモリの試験に用いる試験パターンを生成するパターン生成器であって、前記試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリと、
前記制御命令を前記複数のサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれにおける前記制御命令のアドレスを、前記複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、
前記アドレス展開部が生成したアドレスで示される、前記複数のサブ制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン演算部と
を備えたことを特徴とするパターン生成器。 - 被試験メモリの試験に用いる複数の試験パターンを所定の順序で生成するパターン生成器であって、
前記複数の試験パターンの一つに基づいて、当該一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納するサブ制御メモリと、
前記制御命令を前記サブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれにおける前記制御命令のアドレスを、前記複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、
前記アドレス展開部が生成したアドレスで示される、前記複数のサブ制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン演算部とを備えたことを特徴とするパターン生成器。 - 前記複数のサブ制御メモリが、前記複数の試験パターンの一つに基づいて、当該一つの試験パターンの２つ先以降の試験パターンを生成させる、実質的に同一の制御命令を格納することを特徴とする請求項６又は７に記載のパターン生成器。
- 前記ベクトルメモリから読み出された前記ベクトル命令を格納するベクトルメモリを更に備え、
前記アドレス展開部は、前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリにおける前記制御命令のアドレスをそれぞれ生成することを特徴とする請求項６から８のいずれかに記載のパターン生成器。 - 前記ベクトルメモリが、前記ベクトルメモリから読み出した前記ベクトル命令を、１命令毎に順次格納する複数のバンクメモリを有し、
前記アドレス展開部が、前記複数のバンクメモリから読み出された前記ベクトル命令を参照して、前記複数のサブ制御メモリにおける前記制御命令のアドレスをそれぞれ生成することを特徴とする請求項６から８のいずれかに記載のパターン生成器。 - 前記ベクトルメモリが、前記ベクトルメモリから読み出した前記ベクトル命令を格納する複数のバンクメモリを有し、
前記アドレス展開部が、前記複数のバンクメモリから読み出された前記ベクトル命令を同時に参照して、前記複数のサブ制御メモリにおける前記制御命令のアドレスを生成することを特徴とする請求項６から８のいずれかに記載のパターン生成器。 - 前記試験パターン演算部が、前記複数のサブ制御メモリ中の第１のサブ制御メモリにおける前記アドレス展開部が生成した前記アドレスから読み出された前記制御命令を用いて、Ｎ＞１を整数としたとき、前記試験パターンの一部分である第１から第Nのサブ試験パターンを生成させる第１から第Ｎの演算回路と、
前記第１から第Ｎの演算回路が生成した前記第１から第Ｎのサブ試験パターンを順次出力して前記試験パターンを生成する高速変換部と
を有することを特徴とする請求項４から１１のいずれかに記載のパターン生成器。 - 被試験メモリに所定の入力信号を与えたときに前記被試験メモリから出力される出力信号を前記入力信号を正常なメモリに与えたときに前記正常なメモリから出力される期待値と比較することにより前記被試験メモリの電気的特性を試験するメモリ試験装置であって、
前記入力信号及び前記期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、
前記制御命令を前記制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリから読み出した前記ベクトル命令を、１命令毎に順次格納する複数のバンクメモリと、
前記複数のバンクメモリに格納された前記ベクトル命令を参照して、前記制御メモリにおける前記制御命令のアドレスを生成するアドレス展開部と、
前記アドレス展開部が生成したアドレスで示される、前記制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン演算部と、
前記試験パターン演算部が生成した前記試験パターンを前記被試験メモリのピン配列に合わせて並び替えるピンデータセレクタと、
前記ピンデータセレクタが並び替えた前記試験パターンの信号波形を整形する波形成型器と、
前記被試験メモリを差し込み、前記波形成型器が整形した前記試験パターンを前記被試験メモリに与えるとともに、前記被試験メモリから出力された出力信号を受け取るメモリ差込部と、
前記メモリ差込部が受け取った前記出力信号を前記ピンデータセレクタが出力した前記期待値と比較して前記被試験メモリが正常であるか否かを検出する比較器と
を備えたことを特徴とするメモリ試験装置。 - 被試験メモリに所定の入力信号を与えたときに前記被試験メモリから出力される出力信号を前記入力信号を正常なメモリに与えたときに前記正常なメモリから出力される期待値と比較することにより前記被試験メモリの電気的特性を試験するメモリ試験装置であって、
前記入力信号及び前記期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、
前記制御命令を前記制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリから読み出した前記ベクトル命令を格納する複数のバンクメモリと、
前記複数のバンクメモリに格納された前記ベクトル命令を同時に参照して、前記制御メモリにおける前記制御命令のアドレスを生成するアドレス展開部と、
前記アドレス展開部が生成したアドレスで示される、前記制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン演算部と
を備えたことを特徴とするメモリ試験装置。 - 被試験メモリに所定の入力信号を与えたときに前記被試験メモリから出力される出力信号を前記入力信号を正常なメモリに与えたときに前記正常なメモリから出力される期待値と比較することにより前記被試験メモリの電気的特性を試験するメモリ試験装置であって、
前記入力信号及び前記期待値を含む試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリと、
前記制御命令を前記複数のサブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリにおける前記制御命令のアドレスを生成するアドレス展開部と、
前記アドレス展開部が生成したアドレスで示される、前記複数のサブ制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン演算部と
を備えたことを特徴とするメモリ試験装置。 - 被試験メモリに所定の入力信号を与えたときに前記被試験メモリから出力される出力信号を前記入力信号を正常なメモリに与えたときに前記正常なメモリから出力される期待値と比較することにより前記被試験メモリの電気的特性を試験するメモリ試験装置であって、
前記入力信号及び前記期待値を含む試験パターンを生成させる複数種類の制御命令を格納する制御メモリと、
前記複数の試験パターンの一つに基づいて、当該一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納する複数のサブ制御メモリと、
前記制御命令を前記サブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれにおける前記制御命令のアドレスを、前記複数のサブ制御メモリの数ずつ順次生成するアドレス展開部と、
前記アドレス展開部が生成したアドレスで示される、前記複数のサブ制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン演算部と
を備えたことを特徴とするメモリ試験装置。 - 被試験メモリの試験に用いる試験パターンを生成するパターン生成方法であって、
前記試験パターンを生成させる複数種類の制御命令を制御メモリに格納する格納ステップと、
前記制御命令を前記制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリから前記ベクトル命令を読み出す読み出しステップと、
前記ベクトルメモリから読み出した前記ベクトル命令を、複数のバンクメモリに１命令毎に順次格納する格納ステップと、
前記複数のバンクメモリに格納された前記ベクトル命令を参照して、前記制御メモリにおける前記制御命令のアドレスを生成するアドレス生成ステップと、
前記アドレスで示される、前記制御メモリ中の前記制御命令を用いて前記試験パターンを生成する試験パターン生成ステップと
を備えたことを特徴とするパターン生成方法。 - 被試験メモリの試験に用いる試験パターンを生成するパターン生成方法であって、
前記試験パターンを生成させる複数種類の制御命令を制御メモリに格納する格納ステップと、
前記制御命令を前記制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリから前記ベクトル命令を読み出す読み出しステップと、
前記ベクトルメモリから読み出した前記ベクトル命令を複数のバンクメモリに格納する格納ステップと、
前記複数のバンクメモリに格納された前記ベクトル命令を同時に参照して、前記制御メモリにおける前記制御命令のアドレスを生成するアドレス生成ステップと、
前記アドレスで示される、前記制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン生成ステップと
を備えたことを特徴とするパターン生成方法。 - 前記格納ステップは、前記ベクトルメモリから読み出した前記ベクトル命令を、１命令毎に前記複数のバンクメモリに順次格納し、
前記アドレス生成ステップが、前記複数のバンクメモリに格納された前記ベクトル命令を同時に参照して、前記制御メモリにおける前記制御命令のアドレスを生成することを特徴とする請求項１７又は１８に記載のパターン生成方法。 - 前記制御メモリが、前記試験パターンを生成させる、実質的に同一の制御命令を格納する複数のサブ制御メモリを有し、
前記アドレス生成ステップが、前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれおける前記制御命令のアドレスを前記複数のサブ制御メモリの数ずつ順次生成することを特徴とする請求項１７から１９のいずれかに記載のパターン生成方法。 - 前記制御メモリが、前記複数の試験パターンの一つに基づいて、当該一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令を格納する複数のサブ制御メモリを有し、
前記アドレス生成ステップが、前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれおける前記制御命令のアドレスを前記複数のサブ制御メモリの数ずつ順次生成することを特徴とする請求項１７から１９のいずれかに記載のパターン生成方法。 - 被試験メモリの試験に用いる試験パターンを生成するパターン生成方法であって、
前記試験パターンを生成させる実質的に同一の制御命令を複数のサブ制御メモリに格納する格納ステップと、
前記複数のサブ制御メモリから前記制御命令を読み出す順序を示すベクトル命令を、ベクトルメモリから読み出す読み出しステップと、
前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれにおける前記制御命令のアドレスを、前記複数のサブ制御メモリの数ずつ順次生成するアドレス生成ステップと、
前記アドレスで示される、前記複数のサブ制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン生成ステップと、
を備えたことを特徴とするパターン生成方法。 - 被試験メモリの試験に用いる複数の試験パターンを所定の順序で生成するパターン生成方法であって、
前記複数の試験パターンの一つに基づいて、当該一つの試験パターンの２つ先以降の試験パターンを生成させる制御命令をサブ制御メモリに格納する格納ステップと、
前記制御命令を前記サブ制御メモリから読み出す順序を示すベクトル命令を格納するベクトルメモリから前記ベクトル命令を読み出す読み出しステップと、
前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリのそれぞれにおける前記制御命令のアドレスを、前記複数のサブ制御メモリの数ずつ順次生成するアドレス生成ステップと、
前記アドレス生成ステップで生成されたアドレスで示される、前記複数のサブ制御メモリ中の前記制御命令を用いて前記試験パターンを生成させる試験パターン生成ステップと
を備えたことを特徴とするパターン生成方法。 - 前記格納ステップが、前記複数のサブ制御メモリに、前記複数の試験パターンの一つに基づいて、当該一つの試験パターンの２つ先以降の試験パターンを生成させる、実質的に同一の制御命令を格納することを特徴とする請求項２２又は２３に記載のパターン生成方法。
- 前記読み出しステップは、前記ベクトルメモリから読み出された前記ベクトル命令をベクトルメモリに格納し、
前記アドレス生成ステップは、前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記複数のサブ制御メモリにおける前記制御命令のアドレスをそれぞれ生成することを特徴とする請求項２２から２４のいずれかに記載のパターン生成方法。 - 前記ベクトルメモリが、前記ベクトルメモリから読み出した前記ベクトル命令を、１命令毎に順次格納する複数のバンクメモリを有し、
前記アドレス生成ステップが、前記複数のバンクメモリから読み出された前記ベクトル命令を参照して、前記複数のサブ制御メモリにおける前記制御命令のアドレスをそれぞれ生成することを特徴とする請求項２２から２４のいずれかに記載のパターン生成方法。 - 前記ベクトルメモリが、前記ベクトルメモリから読み出した前記ベクトル命令を格納する複数のバンクメモリを有し、
前記アドレス生成ステップが、前記複数のバンクメモリから読み出された前記ベクトル命令を同時に参照して、前記複数のサブ制御メモリにおける前記制御命令のアドレスを生成することを特徴とする請求項２２から２４のいずれかに記載のパターン生成方法。 - 前記試験パターン生成ステップが、
前記複数のサブ制御メモリの数をN＞１としたとき、
前記複数のサブ制御メモリ中の第１から第Ｎのサブ制御メモリにおける前記アドレスから順次読み出された前記制御命令を用いて、前記試験パターンの一部分である第１から第Ｎのサブ試験パターンを順次生成させるステップと、
前記第１から第Ｎのサブ試験パターンを順次出力して前記試験パターンを生成するステップと
を有することを特徴とする請求項２０から２７のいずれかに記載のパターン生成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29515798A JP4156726B2 (ja) | 1998-10-16 | 1998-10-16 | 高速パターン生成方法及び装置並びにメモリ試験装置 |
| US09/418,758 US6484282B1 (en) | 1998-10-16 | 1999-10-15 | Test pattern generator, a memory testing device, and a method of generating a plurality of test patterns |
| DE19951205A DE19951205A1 (de) | 1998-10-16 | 1999-10-15 | Testmustergenerator; Speichertestvorrichtung und Verfahren zur Erzeugung einer Mehrzahl von Testmustern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29515798A JP4156726B2 (ja) | 1998-10-16 | 1998-10-16 | 高速パターン生成方法及び装置並びにメモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000123596A JP2000123596A (ja) | 2000-04-28 |
| JP4156726B2 true JP4156726B2 (ja) | 2008-09-24 |
Family
ID=17817001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29515798A Expired - Fee Related JP4156726B2 (ja) | 1998-10-16 | 1998-10-16 | 高速パターン生成方法及び装置並びにメモリ試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6484282B1 (ja) |
| JP (1) | JP4156726B2 (ja) |
| DE (1) | DE19951205A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010015977A1 (en) * | 1999-10-08 | 2001-08-23 | Stefan Johansson | Selective reception |
| US20010014085A1 (en) * | 1999-10-08 | 2001-08-16 | Microsoft Corporation | Originator authentication |
| SE522408C2 (sv) * | 2000-04-27 | 2004-02-10 | Microsoft Corp | Datorprogram och förfarande för automatiserad testning av en dators funktionalitet |
| SE518751C2 (sv) * | 2001-01-03 | 2002-11-19 | Microsoft Corp | Metod och system där en extern server erhåller information om enskilda mobila terminalers radioöverföringskapacitet |
| AU2003249631A1 (en) * | 2002-05-08 | 2003-11-11 | Nptest, Inc. | Tester system having a multi-purpose memory |
| US7100098B2 (en) * | 2003-06-12 | 2006-08-29 | Agilent Technologies, Inc. | Systems and methods for testing performance of an electronic device |
| JP4486383B2 (ja) * | 2004-03-08 | 2010-06-23 | 株式会社アドバンテスト | パターン発生器、及び試験装置 |
| JP2006214839A (ja) * | 2005-02-03 | 2006-08-17 | Fujitsu Ltd | メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法 |
| US20060236185A1 (en) * | 2005-04-04 | 2006-10-19 | Ronald Baker | Multiple function results using single pattern and method |
| US8010851B2 (en) * | 2008-03-31 | 2011-08-30 | Advantest Corporation | Testing module, testing apparatus and testing method |
| WO2010035450A1 (ja) * | 2008-09-26 | 2010-04-01 | 株式会社アドバンテスト | 試験モジュール、試験装置および試験方法 |
| US8826092B2 (en) * | 2011-10-25 | 2014-09-02 | International Business Machines Corporation | Characterization and validation of processor links |
| US9020779B2 (en) | 2011-10-25 | 2015-04-28 | International Business Machines Corporation | Detecting cross-talk on processor links |
| KR102087603B1 (ko) * | 2013-10-07 | 2020-03-11 | 삼성전자주식회사 | 메모리 테스트 장치 및 이의 동작 방법 |
| KR102090265B1 (ko) * | 2018-09-21 | 2020-03-17 | (주)제이케이아이 | 메모리 반도체 테스트를 위한 패턴 생성 장치 및 그 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5062109A (en) * | 1988-09-02 | 1991-10-29 | Advantest Corporation | Memory tester |
| JP2831767B2 (ja) * | 1990-01-10 | 1998-12-02 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| JPH04218785A (ja) * | 1990-12-19 | 1992-08-10 | Advantest Corp | Ｉｃ試験装置 |
| US5781718A (en) * | 1994-08-19 | 1998-07-14 | Texas Instruments Incorporated | Method for generating test pattern sets during a functional simulation and apparatus |
| JPH10112199A (ja) * | 1996-10-03 | 1998-04-28 | Advantest Corp | メモリ試験装置 |
| JPH10339768A (ja) * | 1997-06-06 | 1998-12-22 | Advantest Corp | 半導体試験装置のテストプログラム実行方法 |
-
1998
- 1998-10-16 JP JP29515798A patent/JP4156726B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-15 DE DE19951205A patent/DE19951205A1/de not_active Withdrawn
- 1999-10-15 US US09/418,758 patent/US6484282B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000123596A (ja) | 2000-04-28 |
| US6484282B1 (en) | 2002-11-19 |
| DE19951205A1 (de) | 2000-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4156726B2 (ja) | 高速パターン生成方法及び装置並びにメモリ試験装置 | |
| EP0560940B1 (en) | Apparatus for a minimal memory in-circuit digital tester | |
| JPH09288153A (ja) | 半導体試験装置 | |
| JPWO2008114697A1 (ja) | 試験装置、及び電子デバイス | |
| JPH026765A (ja) | 自動回路テスタ制御システム | |
| US8418011B2 (en) | Test module and test method | |
| US7149944B2 (en) | Semiconductor integrated circuit device equipped with read sequencer and write sequencer | |
| US5195097A (en) | High speed tester | |
| JPH09127198A (ja) | 改良型テスタタイミングアーキテクチュア | |
| JP2002521698A (ja) | アルゴリズミックパターン発生器 | |
| JPH10319095A (ja) | 半導体テスト装置 | |
| US6865707B2 (en) | Test data generator | |
| JP5077806B2 (ja) | メモリ試験装置 | |
| US20090100303A1 (en) | Adjustable test pattern results latency | |
| JP3368570B2 (ja) | 高速パターン発生方法及びこの方法を用いた高速パターン発生器 | |
| JP4438985B2 (ja) | パターン発生器及び試験装置 | |
| JP2000162287A (ja) | パターン信号を生成するパターン発生器 | |
| TWI661208B (zh) | 測試裝置及其測試電路板 | |
| JPH07209389A (ja) | 高速パターン発生器 | |
| CN109655643B (zh) | 测试装置及其测试电路板 | |
| JPH0644051A (ja) | マイクロコンピュータ | |
| JPS61175580A (ja) | アルゴリズミツクパタ−ン発生装置 | |
| JP2010133886A (ja) | 半導体試験装置 | |
| JPS592584Y2 (ja) | マイクロプログラム拡張テスト装置 | |
| JPH10319096A (ja) | 半導体試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050830 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080509 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080708 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080710 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |