JP4486383B2 - パターン発生器、及び試験装置 - Google Patents

Description

本発明は、パターン発生器、及び試験装置に関する。特に、本発明は、電子デバイスを試験するためのパターン発生器、及び試験装置に関する。

従来、電子デバイスを試験する試験装置において、パターン発生器が用いられている。パターン発生器は、電子デバイスを試験するための、電子デバイスへの入力信号である試験パターンを生成する。従来、パターン発生器は、パターンデータとシーケンスデータから試験パターンを生成している。

パターン発生器は、パターンデータ群とシーケンスデータ群とを格納するメモリと、パターンデータとシーケンスデータとを格納するキャッシュメモリを有する。シーケンスデータは、パターンデータを出力する順序を指示することにより、試験パターンを生成するための命令群であり、シーケンスデータにおけるジャンプ命令、ループ命令等によって構成される。

パターン発生器は、パターンデータとシーケンスデータをメモリから読み出し、キャッシュメモリに格納する。また、キャッシュメモリに格納したシーケンスデータの命令群に基づいて、キャッシュメモリに格納したパターンデータから試験パターンを生成する。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

シーケンスデータの命令群において、キャッシュメモリに格納していないパターンデータのアドレスにジャンプする命令が検出された場合、パターン発生器は、当該アドレスに該当するパターンデータをメモリから読み出し、キャッシュメモリに格納する。このため、パターン発生器の処理速度、パターンデータのサイズ等によって、シーケンスデータの命令を連続実行できず、待ち時間が生じてしまう場合があった。このため、効率よく試験パターンを生成することが困難であった。また、シーケンスデータからジャンプ命令等を検出し、該当するパターンデータを先読みするパターン発生器の場合であっても、同様の問題が生じてしまう。また、このようなパターン発生器を用いた試験装置においても、電子デバイスの試験を効率よく行うことが困難であった。

そこで本発明は、上記の課題を解決することのできるパターン発生器、及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、電子デバイスを試験するための試験パターンを、予め与えられた試験データから生成するパターン発生器であって、キャッシュメモリと、前記キャッシュメモリが格納できる大きさの前記試験データである、試験データブロックを複数格納するメインメモリと、前記複数の試験データブロックを前記キャッシュメモリに格納するべき順序を示す、指示情報を格納する指示メモリとを備え、前記パターン発生器は、前記キャッシュメモリが格納した前記試験データブロックを、前記試験パターンとして順次出力することを特徴とするパターン発生器を提供する。

前記指示メモリは、前記試験パターンの生成開始前に、前記試験パターンを生成するために前記キャッシュメモリに格納するべき前記試験データブロックの全ての順序を示す前記指示情報を格納してもよい。

前記キャッシュメモリは、予め定められた複数の記憶領域を有し、前記キャッシュメモリに格納するべき前記試験データブロックを、前記キャッシュメモリのいずれの前記記憶領域に格納するかを制御するメモリ制御部を更に備えてもよい。

前記試験データブロックは、それぞれの前記記憶領域に格納できる大きさであってもよい。

前記メモリ制御部は、前記キャッシュメモリの前記複数の記憶領域のいずれかが格納した前記試験データブロックが不要となった場合に、次に前記キャッシュメモリに格納するべき前記試験データブロックを、前記指示情報に基づいて前記メインメモリから読み出し、不要となった前記試験データブロックが格納されている前記記憶領域に新たに格納してもよい。

前記試験パターンは、前記電子デバイスに与えるべき信号を示すパターンデータと、前記試験データパターンを前記電子デバイスに与えるべき順序を示すシーケンスデータと含み、前記キャッシュメモリは、前記パターンデータを格納するパターンキャッシュメモリと、前記シーケンスデータを格納するシーケンスキャッシュメモリとを有してもよい。

前記パターンデータを前記キャッシュメモリから順次取り出すパターン生成部と、前記シーケンスデータを前記キャッシュメモリから順次取り出すシーケンサとを更に備え、前記パターン生成部は、取り出した前記パターンデータ、及びシーケンサが取り出した前記シーケンスデータに基づいて、前記試験パターンを生成してもよい。

本発明の第２の形態によると、電子デバイスを試験する試験装置であって、前記電子デバイスを試験するための試験パターンを、予め与えられた試験データから生成するパターン発生器と、前記試験パターンを整形する波形整形器と、前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて、前記電子デバイスの良否を判定する判定部とを備え、前記パターン発生器は、キャッシュメモリと、前記キャッシュメモリが格納できる大きさの前記試験データである、試験データブロックを複数格納するメインメモリと、前記複数の試験データブロックを前記キャッシュメモリに格納するべき順序を示す、指示情報を格納する指示メモリとを有し、前記パターン発生器は、前記キャッシュメモリが格納した前記試験データブロックを、前記試験パターンとして順次出力することを特徴とする試験装置を提供する。

前記判定部は、前記試験データブロックのそれぞれに対応して前記電子デバイスの良否を判定し、前記パターン発生器は、前記判定部における判定結果を、前記試験データブロックに対応して格納する判定結果メモリを更に有してもよい。

前記メインメモリに、新たな前記試験データブロックを書き込むデータ追加部を更に備え、前記データ追加部は、前記指示情報において、前記メインメモリが格納していない前記試験データブロックが指示された場合に、前記指示情報において指示された前記試験データブロックを、前記メインメモリに書き込んでもよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、試験パターンを効率よく生成することができる。また、電子デバイスを効率よく試験することができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス２００を試験する。試験装置１００は、パターン発生器５０、波形整形器４０、信号入出力部３０、及び判定部２０を備える。

パターン発生器５０は、外部に設けられたテスタ制御部１５０から、電子デバイス２００を試験するべき試験データを受け取り、当該試験データに基づいて電子デバイス２００を試験するための試験パターンを生成する。テスタ制御部１５０は、例えばワークステーション等のコンピュータである。また、パターン発生器５０は、電子デバイス２００が、入力された試験パターンに基づいて出力するべき期待値を示す期待値信号を生成してよい。

波形整形器４０は、試験パターンを受け取り、当該試験パターンを整形する。また、波形整形器４０は、所望のタイミングで受け取った試験パターンを、信号入出力部３０に供給する。

信号入出力部３０は、受け取った試験パターンを電子デバイス２００に供給し、電子デバイス２００が試験パターンに基づいて出力する出力信号を受け取る。また、信号入出力部３０は、受け取った出力信号を判定部２０に供給する。

判定部２０は、受け取った出力信号に基づいて、電子デバイス２００の良否を判定する。例えば、判定部２０は、パターン発生器５０から期待値信号を受け取り、当該期待値信号と電子デバイス２００の出力信号とを比較することにより、電子デバイス２００の良否を判定する。

図２は、パターン発生器５０の構成の一例を示す。パターン発生器５０は、メインメモリ６０、メモリ制御部７０、パターン生成部８０、シーケンサ９０、バス制御部１１０、アルゴリズムパターン生成部１２０、キャプチャ部１３０、キャプチャ制御部１４０、及びフェイルメモリ１０を備える。

メインメモリ６０は、試験パターンを生成するための試験データを格納する。試験データは、複数の試験データブロックに分割されて格納される。例えば、メインメモリ６０は、電子デバイス２００に与えるべき信号を示すパターンデータを分割した複数のパターンデータブロックと、パターンデータを電子デバイス２００に与えるべき順序を指示するシーケンスデータを分割したシーケンスデータブロックとを、試験データブロックとして格納する。また、メインメモリ６０は、パターンデータブロックとシーケンスデータブロックとを対応付けて格納する。

バス制御部１１０は、テスタ制御部１５０から、試験データブロックをパターン生成部８０、及び／又はシーケンサ９０に供給するべき順序を示す指示情報を受け取り、当該指示情報に基づいていずれのパターンデータブロック、及び／又はシーケンスデータブロックをメインメモリ６０から読み出すべきかを、メモリ制御部７０に順次指示する。メモリ制御部７０は、バス制御部１１０から受け取った指示に基づいて、メインメモリ６０からパターンデータブロック及びシーケンスデータブロックを順次読み出し、読み出したパターンデータブロックをパターン生成部８０に順次供給し、読み出したシーケンスデータブロックをシーケンサ９０に順次供給する。

パターン生成部８０は、パターンデータブロックを順次受け取り、パターンデータブロックに基づいて試験パターンを生成する。シーケンサ９０は、受け取ったシーケンスデータブロックを順次格納し、格納したシーケンスデータブロックに基づいて、パターン生成部８０を制御する。例えば、シーケンスデータブロックは、パターンデータブロックにおけるデータを出力するべき順序を指示し、試験パターンを生成するためのプログラムであって、当該プログラムに応じた試験パターンを、パターン生成部８０に生成させる。シーケンサ９０は、シーケンスデータブロックに基づいて、パターン生成部８０が出力するべきパターンデータブロックのアドレスを、パターン生成部８０に順次指示してよい。

また、試験するべき電子デバイス２００がメモリである場合、シーケンサ９０はアルゴリズムパターン生成部１２０に、メモリ試験用のパターンデータを生成させる指示信号を供給してよい。アルゴリズムパターン生成部１２０は、当該指示信号を受け取った場合、予め設定されたアルゴリズムに基づいて、メモリ試験用のパターンデータを生成する。この場合、パターン生成部８０は、メモリ試験用のパターンデータに更に基づいて、試験パターンを生成する。

キャプチャ部１３０、及びキャプチャ制御部１４０は、判定部２０における判定結果を、フェイルメモリ１０に格納する。キャプチャ部１３０は、シーケンサ９０がパターン生成部８０に指示したパターンデータブロックのアドレス、又はアルゴリズムパターン生成部１２０が生成したメモリ試験用データのいずれか、又は両方を受け取る。キャプチャ部１３０は、判定結果に、対応するパターンデータブロックのアドレス、又は対応するメモリ試験用データのいずれか、若しくは両方を付与する。キャプチャ制御部１４０は、テスタ制御部１５０から、判定結果をフェイルメモリ１０に格納するべきか否かを指示する指示信号を受け取り、当該指示信号に応じて、判定結果をフェイルメモリ１０に供給する。

また、キャプチャ制御部１４０は、一のパターンデータブロックによる試験が終了した場合に、当該パターンデータブロックにおける判定結果をバス制御部１１０に通知してよい。この場合、バス制御部１１０は、テスタ制御部１５０に当該判定結果を通知する。

また、フェイルメモリ１０は、判定部２０における判定結果を格納する。テスタ制御部１５０は、フェイルメモリ１０が格納した判定結果を読み出し、電子デバイス２００の試験結果の解析を行ってよく、パターンデータブロック毎の判定結果に基づいて、試験結果の解析を行ってもよい。また、本例においては、パターン発生器５０がフェイルメモリ１０を有していたが、他の例においては、パターン発生器５０はフェイルメモリ１０を有さず、試験装置１００がフェイルメモリ１０を有していてもよく、またテスタ制御部１５０がフェイルメモリ１０を有していてもよい。

図３は、バス制御部１１０、パターン生成部８０、及びシーケンサ９０の詳細な構成の一例を示す。バス制御部１１０は、バス制御器１１２、指示メモリ１１４、及び判定結果メモリ１１６を有する。また、パターン生成部８０は、パターンキャッシュメモリ８２及びパターン生成器８４を有し、シーケンサ９０は、シーケンスキャッシュメモリ９２及びシーケンス生成器９４を有する。

バス制御器１１２は、テスタ制御部１５０から指示情報を受け取り、指示メモリ１１４に格納する。指示メモリ１１４は、例えば先入れ先出し型（ＦＩＦＯ）のメモリであって、指示情報に示される試験データブロックの順序を格納する。
る。パターン発生器５０における試験パターンの生成開始前に、指示メモリ１１４は、試験パターンを生成するためにパターンキャッシュメモリ８２及びシーケンスキャッシュメモリ９２に格納するべき試験データブロックの全ての順序を示す指示情報を格納することが好ましい。また、指示メモリ１１４は、メモリ空間に空きが生じる毎に、テスタ制御部１５０から次の指示情報を受け取ってよい。

メモリ制御部７０は、指示メモリ１１４から、読み出すべき試験データブロックを示す情報を順次読み出し、当該情報に基づいてメインメモリ６０から試験データブロックを読み出す。そして、メモリ制御部７０は、読み出した試験データブロックの、パターンデータブロックをパターンキャッシュメモリ８２に格納し、シーケンスデータブロックをシーケンスキャッシュメモリ９２に格納する。パターンキャッシュメモリ８２及びシーケンスキャッシュメモリ９２は、予め定められた複数の記憶領域を有することが好ましい。メインメモリ６０は、パターンキャッシュメモリ８２及びシーケンスキャッシュメモリ９２におけるそれぞれの記憶領域に格納できる大きさの試験データブロックを複数格納する。

シーケンス生成器９４は、シーケンスキャッシュメモリ９２が格納したシーケンスデータブロックに基づいて、パターンキャッシュメモリ８２に格納したパターンデータブロックのアドレスをパターン生成器８４に順次供給する。パターン生成器８４は、パターンデータブロックとシーケンスデータブロックとに基づいて、試験パターンを生成する。つまり、シーケンス生成器９４は、シーケンスデータブロックに基づいて、試験パターンとして出力するべきパターンデータブロックのアドレスを順次指示し、パターン生成器８４は、指示されたアドレスに応じてパターンデータブロックのデータをパターンキャッシュメモリ（８２、９２）から取り出し、順次出力する。

例えば、シーケンスデータブロックは、ジャンプ命令、ループ命令等を含むプログラムであって、シーケンス生成器９４は、当該プログラムに基づいて、各命令に対応するパターンデータブロックのアドレスを展開したアドレス列をパターン生成器８４に供給する。パターン生成器８４は、当該アドレス列に基づいて、パターンキャッシュメモリ８２に格納されたパターンデータブロックのデータを順次選択して出力する。

メモリ制御部７０は、パターン生成部８０が一のパターンデータブロックを展開中に、次にパターンキャッシュメモリ８２及びシーケンスキャッシュメモリ９２に格納するべきデータブロックを、メインメモリ６０から読み出す。メモリ制御部７０は、パターンキャッシュメモリ８２及びシーケンスキャッシュメモリ９２における複数の領域に空きが無くなるまで、指示情報に応じた試験データブロックを順次キャッシュメモリ（８２、９２）に格納する。

また、メモリ制御部７０は、試験パターン生成開始時に、指示情報に基づいて複数のパターンデータブロック及び複数のシーケンスデータブロックを、パターンキャッシュメモリ８２及びシーケンスキャッシュメモリ９２に予め格納してもよい。

また、メモリ制御部７０は、キャッシュメモリ（８２、９２）に格納するべき試験データブロックを、キャッシュメモリ（８２、９２）のいずれの記憶領域に格納するかを制御する。例えば、メモリ制御部７０は、試験データブロックのうち、繰り返して使用される試験データブロックを予め定められた記憶領域に格納してよい。

また、メモリ制御部７０は、キャッシュメモリ（８２、９２）の複数の記憶領域のいずれかが格納した試験データブロックが不要となった場合に、次にキャッシュメモリ（８２、９２）に格納するべき試験データブロックを、指示情報に基づいてメインメモリ６０から読み出し、不要となった試験データブロックが格納されている記憶領域に新たに格納する。例えば、パターン発生器５０が、繰り返して使用されない試験データブロックを使用して試験パターンを生成し終えた場合、メモリ制御部７０は、当該試験データブロックを不要な試験データブロックとして、当該試験データブロックが格納されている記憶領域に、新たな試験データブロックを書き込む。

また、使用された試験データブロックが、繰り返して使用される試験データブロックである場合、キャッシュメモリ（８２、９２）は、当該試験データブロックを保持することが好ましい。例えば、キャッシュメモリ（８２、９２）は、予め定められた記憶領域に格納した試験データブロックが使用された場合、当該試験データブロックを保持してよい。また、メモリ制御部７０が、保持するべき試験データブロックをキャッシュメモリ（８２、９２）に指示してもよく、また試験データブロックに保持するべき旨を示す情報が付加されている場合には、キャッシュメモリ（８２、９２）は、当該情報に基づいて試験データブロックを保持してもよい。試験データブロックが保持された場合、メモリ制御部７０は新たな試験データブロックをメインメモリ６０から読み出さない。また、シーケンス生成器９４が、メモリ制御部７０に、新たな試験データブロックを書き込むべき記憶領域を指示してもよい。

一のパターンデータブロックを展開中に、シーケンス生成器９４が他のパターンデータブロックにジャンプするべきジャンプ命令を検出した場合、パターン生成器８４は、他のパターンデータブロックをパターンキャッシュメモリ８２から読み出す必要がある。本例におけるパターン発生器５０によれば、メモリ制御部７０がキャッシュメモリ（８２、９２）の空き領域に応じて試験データブロックをキャッシュメモリ（８２、９２）に順次格納することにより、試験データブロックの読み出し及び書き込みの待ち時間を低減し、効率よく試験パターンを生成することができる。また、本例においてテスタ制御部１５０は、メインメモリ６０に試験データブロックを追加するデータ追加部１１８を有する。

本例におけるパターン発生器５０によれば、試験データブロックを指示情報に応じて順次格納することにより、試験データを連続的に展開し、効率よく試験パターンを生成することができる。また、テスト項目毎に試験データを管理することができ、試験データブロックの追加、修正、及び削除が容易に行うことができる。

図４は、バス制御部１１０の動作を説明する図である。テスタ制御部１５０のデータ追加部１１８（図３参照）は、電子デバイス２００の試験前に、必要となる試験データブロックをバス制御器１１２に転送する。バス制御器１１２は、受け取った試験データブロックを、メモリ制御部７０を介してメインメモリ６０（図３参照）に格納する。

また、テスタ制御部１５０は、電子デバイス２００の試験前に、電子デバイス２００に供給するべき試験パターンを生成するための指示情報をバス制御器１１２に供給する。バス制御器１１２は、指示情報を指示メモリ１１４に格納する。指示メモリ１１４は、ＦＩＦＯメモリであって、指示情報において指示された試験データブロックの順序を格納する。例えば、指示メモリ１１４は、メインメモリ６０から読み出すべき試験データブロックの先頭アドレス及び末尾アドレスを順に格納してよい。

また、次の試験パターンを生成する場合に、メインメモリ６０に必要となる試験データブロックが格納されていない場合、データ追加部１１８は、必要となる試験データブロックをバス制御器１１２に転送してよい。バス制御器１１２は、受け取った試験データブロックをメモリ制御部７０を介してメインメモリ６０に格納する。この場合、バス制御部１１０は、パターン発生器５０が試験パターンを生成中に、他の試験データブロックをメインメモリ６０に格納してもよい。また、テスタ制御部１５０が新たな指示情報をバス制御部１１０に供給した場合でも、データ追加部１１８は、必ずしも新たな試験データブロックを転送しなくともよい。この場合、バス制御部１１０は、指示情報に基づいて試験データブロックの転送をテスタ制御部１５０に要求してよい。

また、判定結果メモリ１１６は、判定部２０における判定結果を、試験データブロック毎にキャプチャ制御部１４０から受け取ってよい。判定結果メモリ１１６は、判定結果を試験データブロックに対応付けて格納してよい。テスタ制御部１５０は、バス制御器１１２を介して、判定結果メモリ１１６から判定結果を順次取り出し、処理を行う。

本例における試験装置１００によれば、テスタ制御部１５０とパターン発生器５０の処理を独立して行うことにより、効率よく電子デバイスの試験を行うことができる。

図５は、パターン発生器５０が生成する試験パターンの一例を示す。上述したように、パターン発生器５０は、メインメモリ６０から試験データブロックを読み出して、図５に示すような試験パターンを生成する。メインメモリ６０はメイン試験データブロックとサブ試験データブロックとを格納してよい。

図５に示すように、パターン発生器５０は、メイン試験データブロックを再利用して試験パターンを生成してよく、サブ試験データブロックを共通化した複数の試験パターンを生成してもよい。また、試験パターン毎にサブ試験データブロックを入れ替えてもよい。これらの場合、キャッシュメモリ（８２、９２）は、再利用される試験データブロックを保持することが好ましい。本例におけるパターン発生器５０によれば、これらの試験パターンを容易に生成することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 パターン発生器５０の構成の一例を示す図である。 バス制御部１１０、パターン生成部８０、及びシーケンサ９０の詳細な構成の一例を示す図である。 バス制御部１１０の動作を説明する図である。 パターン発生器５０が生成する試験パターンの一例を示す図である。

符号の説明

１０・・・フェイルメモリ、２０・・・判定部、３０・・・信号入出力部、４０・・・波形整形部、５０・・・パターン発生器、６０・・・メインメモリ、７０・・・メモリ制御部、８０・・・パターン生成部、８２・・・パターンキャッシュメモリ、８４・・・パターン生成器、９０・・・シーケンサ、９２・・・シーケンスキャッシュメモリ、９４・・・シーケンス生成器、１００・・・試験装置、１１０・・・バス制御部、１１２・・・バス制御器、１１４・・・指示メモリ、１１６・・・判定結果メモリ、１２０・・・アルゴリズムパターン生成部、１３０・・・キャプチャ部、１４０・・・キャプチャ制御部、１５０・・・テスタ制御部、２００・・・電子デバイス

Claims (12)

1. 電子デバイスを試験するための試験パターンを、予め与えられた試験データから生成するパターン発生器であって、
   複数のパターンデータブロックを格納するパターンキャッシュメモリと、複数のシーケンスデータブロックを格納するシーケンスキャッシュメモリとを有するキャッシュメモリと、
   前記キャッシュメモリが格納できる大きさの前記試験データである、前記パターンデータブロックと前記シーケンスデータブロックからなる試験データブロックを複数格納するメインメモリと、
   前記複数の試験データブロックを前記キャッシュメモリに格納するべき順序を示す、指示情報を格納する指示メモリと、
   前記パターン発生器は、前記キャッシュメモリが格納した前記試験データブロックを、前記試験パターンとして順次出力し、
   前記パターン発生器が一つの試験データブロックを展開中に、次に前記キャッシュメモリに格納すべき試験データブロックを、前記メインメモリから読み出し、空き領域に応じて試験データブロックを前記キャッシュメモリに順次格納するメモリ制御部と
   を備えることを特徴とするパターン発生器。
2. 前記指示メモリは、前記試験パターンの生成開始前に、前記試験パターンを生成するために前記キャッシュメモリに格納するべき前記試験データブロックの全ての順序を示す前記指示情報を格納することを特徴とする請求項１に記載のパターン発生器。
3. 前記キャッシュメモリは、予め定められた複数の記憶領域を有し、
   前記メモリ制御部は、前記キャッシュメモリに格納するべき前記試験データブロックを、前記キャッシュメモリのいずれの前記記憶領域に格納するかを制御することを特徴とする請求項１に記載のパターン発生器。
4. 前記試験データブロックは、それぞれの前記記憶領域に格納できる大きさであることを特徴とする請求項３に記載のパターン発生器。
5. 前記メモリ制御部は、前記キャッシュメモリの前記複数の記憶領域のいずれかが格納した前記試験データブロックが不要となった場合に、次に前記キャッシュメモリに格納するべき前記試験データブロックを、前記指示情報に基づいて前記メインメモリから読み出し、不要となった前記試験データブロックが格納されている前記記憶領域に新たに格納することを特徴とする請求項３に記載のパターン発生器。
6. 前記試験パターンは、
   前記電子デバイスに与えるべき信号を示すパターンデータと、
   前記パターンデータを前記電子デバイスに与えるべき順序を示すシーケンスデータと
   を含み、
   パターンキャッシュメモリはパターンデータブロックの前記パターンデータを格納し、
   シーケンスキャッシュメモリはシーケンスデータブロックの前記シーケンスデータを格納することを特徴とする請求項５に記載のパターン発生器。
7. 前記パターンデータを前記キャッシュメモリから順次取り出すパターン生成部と、
   前記シーケンスデータを前記キャッシュメモリから順次取り出すシーケンサと
   を更に備え、
   前記パターン生成部は、取り出した前記パターンデータ、及びシーケンサが取り出した前記シーケンスデータに基づいて、前記試験パターンを生成することを特徴とする請求項６に記載のパターン発生器。
8. 前記メモリ制御部は、繰り返して使用される試験データブロックをメイン試験データブロックとして、前記メインメモリに格納し、
   前記パターン発生器は、メイン試験データブロックを再利用して試験パターンを生成することを特徴とする請求項１から７のいずれかに記載のパターン発生器。
9. 前記メモリ制御部は、繰り返して使用される試験データブロックをサブ試験データブロックとして、前記メインメモリに格納し、
   前記パターン発生器は、サブ試験データブロックを共通化した複数の試験パターンを生成することを特徴とする請求項１から８のいずれかに記載のパターン発生器。
10. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを、予め与えられた試験データから生成するパターン発生器と、
    前記試験パターンを整形する波形整形器と、
    前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
    を備え、
    前記パターン発生器は、
    複数のパターンデータブロックを格納するパターンキャッシュメモリと、複数のシーケンスデータブロックを格納するシーケンスキャッシュメモリとを有するキャッシュメモリと、
    前記キャッシュメモリが格納できる大きさの前記試験データである、前記パターンデータブロックと前記シーケンスデータブロックからなる試験データブロックを複数格納するメインメモリと、
    前記複数の試験データブロックを前記キャッシュメモリに格納するべき順序を示す、指示情報を格納する指示メモリと、
    前記パターン発生器は、前記キャッシュメモリが格納した前記試験データブロックを、前記試験パターンとして順次出力し、
    前記パターン発生器が一つの試験データブロックを展開中に、次に前記キャッシュメモリに格納すべき試験データブロックを、前記メインメモリから読み出し、空き領域に応じて試験データブロックを前記キャッシュメモリに順次格納するメモリ制御部と
    を備えることを特徴とする試験装置。
11. 前記判定部は、前記試験データブロックのそれぞれに対応して前記電子デバイスの良否を判定し、
    前記パターン発生器は、前記判定部における判定結果を、前記試験データブロックに対応して格納する判定結果メモリを更に有することを特徴とする請求項１０に記載の試験装置。
12. 前記メインメモリに、新たな前記試験データブロックを書き込むデータ追加部を更に備え、
    前記データ追加部は、前記指示情報において、前記メインメモリが格納していない前記試験データブロックが指示された場合に、前記指示情報において指示された前記試験データブロックを、前記メインメモリに書き込むことを特徴とする請求項１０に記載の試験装置。

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