JP2023150107A - インサーキットエミュレータ装置 - Google Patents

Abstract

【課題】プログラム実行中にＣＰＵがアクセスした記憶装置の記憶箇所以外の記憶箇所のデータを取得するインサーキットエミュレータ装置を提供する。【解決手段】システム１０において、マイクロコンピュータは、第１のクロック信号に同期したプログラムの実行により第１のアドレス信号を生成するＣＰＵと、第１のクロック信号より高い周波数の第２のクロック信号に同期して第２のアドレス信号を生成するリアルタイムキャプチャ回路と、第１のクロック信号の１周期のうちの第１の期間に亘って第２のアドレス信号を記憶装置に供給し、残りの第２の期間に亘って第１のアドレス信号を供給するセレクタ回路と、を含む。記憶装置は、第２のアドレス信号の供給時に第２のアドレス信号が示すアドレスの記憶箇所からデータを読み出し、第１のアドレス信号の供給時に第１のアドレス信号が示すアドレスの記憶箇所についてＣＰＵからのデータの書き込み又は読み出しを行う。【選択図】図１

Description

本発明は、プログラムを試験的に実行するインサーキットエミュレータ装置に関する。

インサーキットエミュレータ装置は、マイクロコンピュータシステムの開発の際に用いられる試験装置であり、マイクロコンピュータシステムのＣＰＵがプログラムに従って正しく実行するか否かをそのＣＰＵに代わって確認するものである。

特許文献１には、デバッグ用ＣＰＵと、プログラムやデータを格納するメインメモリと、デバッグ時にデバッグ用ＣＰＵを制御する制御回路と、デバッグ用ＣＰＵのプログラム実行中の命令の実行履歴、及びメインメモリへのデータアクセスの履歴を記録するトレースメモリ装置とを有するインサーキットエミュレータ装置が開示されている。この従来のインサーキットエミュレータ装置では、デバッグ用ＣＰＵでの命令の実行に伴ってメインメモリに新たに書き込まれたデータを、トレースメモリ装置に記録された命令実行履歴の情報に基づいて、トレースメモリ装置に記録されたデータアクセス履歴の情報から取得して出力することができる。

特開２００５－１８２５７３号公報

しかしながら、かかる従来のインサーキットエミュレータ装置においては、ＣＰＵのプログラム実行中にＣＰＵからメインメモリ等の記憶装置へのアクセスにより記憶装置に書き込まれたデータだけがデータアクセス履歴の情報として取得される構成であるので、ＣＰＵのプログラム実行中にはＣＰＵがアクセスした記憶装置の記憶箇所以外の任意の記憶箇所のデータを取得することはできないという問題があった。

そこで、本発明の目的は、ＣＰＵのプログラム実行中にＣＰＵがアクセスした記憶装置の記憶箇所以外の記憶箇所のデータを取得することができるインサーキットエミュレータ装置を提供することである。

本発明のインサーキットエミュレータ装置は、第１のクロック信号と、前記第１のクロック信号の周波数より高い周波数を有する第２のクロック信号とを生成するクロック生成回路と、データを記憶する記憶装置と、前記第１のクロック信号に同期してプログラムを実行し、前記プログラムの実行時にアクセスする前記記憶装置内でのアドレスを示す第１のアドレス信号を生成するＣＰＵと、前記第２のクロック信号に同期して前記記憶装置内の予め指定されたアドレスを示す第２のアドレス信号を生成するリアルタイムキャプチャ回路と、前記第１のアドレス信号及び前記第２のアドレス信号を受けて、前記第１のクロック信号の１周期のうちの第１の期間に亘って前記第２のアドレス信号を前記記憶装置に供給し、残りの第２の期間に亘って前記第１のアドレス信号を前記記憶装置に供給するセレクタ回路と、を含み、前記記憶装置は、前記セレクタ回路から前記第２のアドレス信号が供給されたときに前記第２のアドレス信号が示すアドレスの記憶箇所からデータを読み出し、その読み出しデータを前記リアルタイムキャプチャ回路に対して出力し、前記セレクタ回路から前記第１のアドレス信号が供給されたときに前記第１のアドレス信号が示すアドレスの記憶箇所について前記ＣＰＵからのデータの書き込む又はデータを読み出してそれを前記ＣＰＵに出力することを特徴としている。

本発明のインサーキットエミュレータ装置によれば、プログラム実行中のＣＰＵによる記憶装置からのデータ読み出し及び記憶装置へのデータ書き込み動作に影響を与えることなく、ＣＰＵのデータの読み出し又は書き込み動作のためのアクセス先とは無関係に記憶装置内の指定した記憶箇所のデータを獲得することができる。

本発明の実施例１としてインサーキットエミュレータ装置の構成を示すブロック図である。 図１の装置のＣＰＵのデータ読み出し動作を示すタイミングチャートである。 図１の装置のリアルタイムクロック信号を用いたリアルタイムキャプチャ動作を示すタイミングチャートである。 本発明の実施例２としてインサーキットエミュレータ装置の構成を示すブロック図である。 本発明の実施例３としてインサーキットエミュレータ装置の構成を示すブロック図である。

以下、本発明の実施例を、図面を参照しつつ詳細に説明する。

図１は本発明の実施例１としてインサーキットエミュレータ装置の構成を示している。このインサーキットエミュレータ装置は、ＩＣＥ（インサーキットエミュレータ）回路１１及びマイクロコンピュータ１２を含むマイクロコンピュータデバッグシステム１０と、ＩＣＥ制御ＣＰＵ（中央処理装置）２０と、プログラムメモリ３０とを備えている。

ＩＣＥ回路１１はリアルタイムキャプチャ制御回路１３を含んでいる。マイクロコンピュータ１２は、クロック生成回路１５、ＣＰＵ１６、記憶装置１７、リアルタイムキャプチャ回路１８、及びセレクタ回路１９を含んでいる。リアルタイムキャプチャ回路１８は読み出しアドレスレジスタ２１と、読み出しデータレジスタ２２とを有している。

ＩＣＥ制御ＣＰＵ２０は、リアルタイムキャプチャ制御回路１３に接続されており、リアルタイムキャプチャ制御回路１３に命令を送出し、またリアルタイムキャプチャ制御回路１３から出力されたデータを受信する。リアルタイムキャプチャ制御回路１３は、リアルタイムキャプチャ回路１８に接続されている。リアルタイムキャプチャ制御回路１３とリアルタイムキャプチャ回路１８との間にはアドレスライン２５、データライン２６、及び信号ライン２７が設けられている。

マイクロコンピュータ１２において、クロック生成回路１５はＣＰＵクロック信号（第１のクロック信号）とリアルタイムクロック信号（第２のクロック信号）とを生成する。ＣＰＵクロック信号はＣＰＵ１６に供給され、ＣＰＵ１６の動作タイミングを定める。リアルタイムクロック信号は本実施例１ではＣＰＵクロック信号の周波数の２倍の周波数を有する。ＣＰＵクロック信号の立ち上がりタイミングでリアルタイムクロック信号も立ち上がる。リアルタイムクロック信号はリアルタイムキャプチャ回路１８に供給され、リアルタイムキャプチャ回路１８の動作タイミングを定める。

リアルタイムキャプチャ回路１８はリアルタイムキャプチャ制御回路１３に対して保持完了信号と読み出しデータとを供給する。リアルタイムキャプチャ回路１８はリアルタイムキャプチャ制御回路１３から供給された読み出しアドレス信号が示すアドレスを読み出しアドレスレジスタ２１に保存する。

ＣＰＵ１６はプログラムメモリ３０に接続されている。プログラムメモリ３０にはデバッグ対象のプログラムが記憶されている。ＣＰＵ１６はプログラムメモリ３０に記憶されたデバッグ対象のプログラムを実行する。そのプログラムの実行ではＣＰＵ１６によってプログラムメモリ３０の実行アドレス（プログラム実行アドレス）が順次指定され、その実行アドレスで指定された記憶箇所からデバッグ対象のプログラムの命令が読み出される。ＣＰＵ１６は読み出した命令を実行することになる。

また、ＣＰＵ１６は自身のアドレス出力端からアドレス信号（第１のアドレス信号）をアドレスライン３１を介してセレクタ回路１９に供給し、リアルタイムキャプチャ回路１８は自身のアドレス出力端からアドレス信号（第２のアドレス信号）をアドレスライン３２を介してセレクタ回路１９に供給する。アドレスライン３１、３２はセレクタ回路１９に接続されている。セレクタ回路１９は、記憶装置１７にアドレスライン３３を介して接続され、リアルタイムキャプチャ回路１８から供給されるアクセス有効信号に応じてＣＰＵ１６からのアドレス信号とリアルタイムキャプチャ回路１８からのアドレス信号とのいずれか一方を選択し、選択したアドレス信号をアドレスライン３３を介して記憶装置１７に供給する。

アクセス有効信号は、リアルタイムキャプチャ回路１８が記憶装置１７からデータを読み出すためにアドレス指定をする際にリアルタイムクロック信号の１周期だけアクティブ、例えば、高レベルとなる信号であり、それ以外では非アクティブ、例えば、低レベルの状態である。

記憶装置１７は、ＣＰＵ１６がデバッグ対象のプログラムを実行することによりデータが記憶されるＲＡＭ（ランダムアクセスメモリ）等のデータメモリ（図示せず）と、データを一時的に保存する周辺回路レジスタ（図示せず）とを含み、供給されるアドレス信号が示すアドレスによって記憶箇所が指定される。記憶装置１７は、アドレス信号が示すアドレスによって指定された記憶箇所にＣＰＵ１６からデータライン３４を介して供給されたデータを書き込み、又は書き込まれたデータを読み出してそれを信号としてデータライン３４に出力する。データライン３４はＣＰＵ１６のデータ入出力端及びリアルタイムキャプチャ回路１８のデータ入力端に接続されている。

かかる構成のインサーキットエミュレータ装置において、クロック生成回路１５は図２の（Ａ）に示すような波形のＣＰＵクロック信号を生成する。ＣＰＵ１６はそのＣＰＵクロック信号の立ち上がりｔ０１に応答してアドレス信号を生成する。アドレス信号は図２の（Ｂ）に示すようにＣＰＵクロック信号の１周期Ｔ１に亘ってアドレスを表す。そのアドレスは記憶装置１７の全記憶箇所のうちの１つの記憶箇所を指定する値である。アドレス信号はアドレスライン３１、セレクタ回路１９、そしてアドレスライン３３を介して記憶装置１７に供給される。ＣＰＵ１６がプログラムメモリ３０に記憶されさたデバッグ対象のプログラムの実行中に記憶装置１７からデータを読み出す際には、図２の（Ｃ）に示すタイミングでアドレス信号が表すアドレスに対応した記憶装置１７の記憶箇所からデータが読み出される。その読み出しデータは、期間Ｔ２に亘って出力され、例えば、ＣＰＵクロック信号の次の立ち上がりｔ０２時にＣＰＵ１６に取り込まれる。期間Ｔ２はＣＰＵクロック信号の１周期Ｔ１に等しい時間長である。

なお、図２に示したデータ読み出し動作ではアクセス有効信号が非アクティブ、例えば、低レベルであり、セレクタ回路１９はＣＰＵ１６から出力されたアドレス信号を記憶装置１７に供給する。

次に、インサーキットエミュレータ装置のリアルタイムキャプチャ動作を図３の（Ａ）～（Ｅ）のタイミングチャートを用いて説明する。

クロック生成回路１５は、図３の（Ａ）に示すような波形のＣＰＵクロック信号を生成する一方、図３の（Ｄ）に示すような波形のリアルタイムクロック信号を生成する。上述したように、リアルタイムクロック信号はＣＰＵクロック信号の周波数の２倍の周波数を有する。ＣＰＵ１６はそのＣＰＵクロック信号の立ち上がりに応答して図３の（Ｂ）に示すようにアドレス信号を生成する。これは図２の（Ｂ）と同じである。

ＣＰＵ１６がデバッグ対象のプログラムの実行を開始した後、ＩＣＥ制御ＣＰＵ２０がリアルタイムキャプチャ制御回路１３に対してリアルタイムキャプチャ命令を生成したとする。リアルタイムキャプチャ命令には記憶装置１７の読み出すべき記憶箇所を指定するアドレスが含まれる。リアルタイムキャプチャ命令がリアルタイムキャプチャ制御回路１３に供給されると、リアルタイムキャプチャ制御回路１３はリアルタイムキャプチャ命令に含まれるアドレスを示す読み出しアドレス信号をリアルタイムキャプチャ回路１８に対して出力する。読み出しアドレス信号はアドレスライン２５を介してリアルタイムキャプチャ回路１８に供給される。リアルタイムキャプチャ回路１８は読み出しアドレス信号が供給されると、そのアドレス信号が示すアドレスを読み出しアドレスレジスタ２１に書き込む。

その後、リアルタイムキャプチャ回路１８は、時点ｔ１のリアルタイムクロック信号のパルスＰ１の立ち上がりに応答して読み出しアドレスレジスタ２１からアドレスを読み出し、そのアドレスを示すアドレス信号を生成する。そのアドレス信号は図３の（Ｅ）に示す期間Ｔ３（第１の期間）に亘って生成される。期間Ｔ３はリアルタイムクロック信号の１つパルスＰ１の立ち上がりから次のパルスＰ２の立ち上がり時点ｔ２までの時間長である。

また、リアルタイムキャプチャ回路１８は、アドレス信号の生成と同時にアクセス有効信号をアクティブにする。よって、セレクタ回路１９はリアルタイムキャプチャ回路１８から出力されたアドレス信号を記憶装置１７に供給する。すなわち、リアルタイムキャプチャ回路１８から出力されたアドレス信号はアドレスライン３２、セレクタ回路１９、そしてアドレスライン３３を介して記憶装置１７に供給される。

記憶装置１７では供給されたアドレス信号が表すアドレスに対応した記憶箇所からデータＲＤ１が読み出される。その読み出しデータＲＤ１は図３の（Ｃ）に示す期間Ｔ４内に読み出される。すなわち、期間Ｔ４はリアルタイムクロック信号のパルスＰ１の立ち下がり時点から次のパルスＰ２の立ち下がり時点までの時間長である。読み出しデータＲＤ１は記憶装置１７からリアルタイムキャプチャ回路１８に供給され、そして取り込まれる。

リアルタイムキャプチャ回路１８は取り込んだ読み出しデータＲＤ１を読み出しデータレジスタ２２に保存する。そして、その読み出しデータＲＤ１の保存直後にリアルタイムキャプチャ回路１８は保存完了信号をアクティブとして信号ライン２７を介してリアルタムキャプチャ制御回路１３に供給する。

ＩＣＥ制御ＣＰＵ２０は、リアルタイムキャプチャ制御回路１３を通じて保持完了信号がアクティブになったことを検知すると、リアルタイムキャプチャ制御回路１３を通じてリアルタイムキャプチャ命令によって指定されたアドレスに対応する記憶装置１７の記憶箇所からの読み出しデータＲＤ１を獲得する。

アクセス有効信号は期間Ｔ３経過後には非アクティブとなり、セレクタ回路１９は図３の（Ｂ）に示す如き、ＣＰＵ１６から出力されたアドレス信号を記憶装置１７に供給する。そのＣＰＵ１６から出力されたアドレス信号は、図３の（Ｂ）に示す期間Ｔ５（第２の期間）に亘って記憶装置１７に供給される。期間Ｔ５はリアルタイムクロック信号のパルスＰ２の立ち上がり時点から次のパルスＰ３の立ち上がり時点までの時間長である。

その結果、そのアドレス信号が表すアドレスに対応した記憶装置１７の記憶箇所からデータＲＤ２が読み出される。その読み出しデータＲＤ２は期間Ｔ６に亘って記憶装置１７から出力され、例えば、ＣＰＵクロック信号の次の立ち上がり時点ｔ３時にＣＰＵ１６に取り込まれる。期間Ｔ６はリアルタイムクロック信号のパルスＰ２の立ち下がりから次のパルスＰ３の立ち下がりまでの時間長である。

このように実施例１のインサーキットエミュレータ装置では、ＣＰＵクロック信号の１周期の前半の半周期内において、読み出しアドレスレジスタ２１に保存されたアドレスに対応する記憶装置１７の記憶箇所からデータＲＤ１が読み出され、その読み出しデータＲＤ１はリアルタイムキャプチャ回路１８の読み出しデータレジスタ２２に保存された後、リアルタイムキャプチャ制御回路１３を介してＩＣＥ制御ＣＰＵ２０に供給される。ＣＰＵクロック信号の１周期の後半の半周期内において、ＣＰＵ１６から出力されたアドレス信号が示すアドレスに対応する記憶装置１７の記憶箇所からデータＲＤ２が読み出され、その読み出しデータＲＤ２はＣＰＵ１６に供給される。

よって、実施例１のインサーキットエミュレータ装置では、ＣＰＵ１６がデバッグ対象のプログラム実行中にＣＰＵ１６の記憶装置１７からのデータ読み出し動作に影響を与えることなく、ＣＰＵ１６のデータ読み出し動作のためのアクセス先とは無関係に記憶装置１７の指定した記憶箇所のデータを獲得することができる。また、ＩＣＥ制御ＣＰＵ２０はリアルタイムキャプチャ制御回路１３を介して獲得したデータを図示しない表示装置に供給することにより、記憶装置１７の指定した記憶箇所のデータをリアルタイムで表示することができる。

なお、上記した実施例１では、ＣＰＵクロック信号の１周期の後半の半周期内において、ＣＰＵ１６から出力されたアドレス信号が示すアドレスに対応する記憶装置１７の記憶箇所からのデータの読み出し動作が行われているが、ＣＰＵ１６から出力されたアドレス信号が示すアドレスに対応する記憶装置１７の記憶箇所へのデータの書き込み動作を行っても良い。

また、上記した実施例１ではリアルタイムクロック信号の周波数は、ＣＰＵクロック信号の周波数の２倍に設定されているが、本発明はこれに限定されない。リアルタイムクロック信号の周波数はＣＰＵクロック信号の周波数より高ければ良い。

図４は本発明の実施例２としてインサーキットエミュレータ装置の構成を示している。実施例２のインサーキットエミュレータ装置においては、ＩＣＥ回路１１内にリアルタイムキャプチャ制御回路１３の他にリアルタイムトレース制御回路１４が設けられている。リアルタイムトレース制御回路１４は、リアルタイムキャプチャ回路１８に接続され、ＣＰＵ１６がデバッグ対象のプログラムの実行を開始後、リアルタイムキャプチャ回路１８に対してトリガ信号を生成する。トリガ信号は、例えば、ＣＰＵ１６からプログラムメモリ３０に対して出力されるプログラム実行アドレス信号が予め定められたアドレスを示すときに生成される。

マイクロコンピュータ１２内のリアルタイムキャプチャ回路１８は、読み出しアドレスレジスタ２１を有しているが、実施例１の読み出しデータレジスタ２２を有していない。また、リアルタイムキャプチャ制御回路１３とリアルタイムキャプチャ回路１８との間にはアドレスライン２５及びデータライン２６は設けられているが、信号ライン２７は設けられていない。

また、実施例２のインサーキットエミュレータ装置は、マイクロコンピュータデバッグシステム１０の外にＩＣＥ制御ＣＰＵ２０及びプログラムメモリ３０と共に、トレースメモリ４１を有している。トレースメモリ４１は、リアルタイムトレース制御回路１４、リアルタイムキャプチャ回路１８及びプログラムメモリ３０に接続され、リアルタイムトレース制御回路１４の制御下、読み出しアドレスレジスタ２１に保存されたアドレスに対応する記憶装置１７の記憶箇所から読み出されたデータをリアルタイムキャプチャ回路１８を介して受け入れ、それをプログラムメモリ３０のプログラム実行アドレスと共に順番に記憶してトレース履歴データを形成する。

実施例２のインサーキットエミュレータ装置のその他の構成は実施例１のインサーキットエミュレータ装置と同様であるので、ここでの説明は省略される。

次に、実施例２のインサーキットエミュレータ装置の動作について説明する。

先ず、ＣＰＵ１６がデバッグ対象のプログラムの実行を開始した後、ＩＣＥ制御ＣＰＵ２０がリアルタイムキャプチャ制御回路１３に対してリアルタイムキャプチャ命令を生成したとする。リアルタイムキャプチャ命令がリアルタイムキャプチャ制御回路１３に供給されると、リアルタイムキャプチャ制御回路１３はリアルタイムキャプチャ命令に含まれるトレース対象のアドレスを示す読み出しアドレス信号をリアルタイムキャプチャ回路１８に対して出力する。読み出しアドレス信号はアドレスライン２５を介してリアルタイムキャプチャ回路１８に供給される。リアルタイムキャプチャ回路１８は読み出しアドレス信号が供給されると、そのアドレス信号が示すアドレスを読み出しアドレスレジスタ２１に書き込む。そして、リアルタイムトレース制御回路１４が、ＣＰＵ１６がデバッグ対象のプログラムの実行中に、リアルタイムキャプチャ回路１８に対してトリガ信号を出力すると、実施例１と同様に、ＣＰＵクロック信号の１周期の前半の半周期内において、読み出しアドレスレジスタ２１に保存されたアドレスに対応する記憶装置１７の記憶箇所からデータが読み出される。

その読み出しデータはリアルタイムキャプチャ回路１８を介してリアルタイムキャプチャ制御回路１３及びトレースメモリ４１に供給される。トレースメモリ４１ではリアルタイムトレース制御回路１４内のトレースカウンタ（図示せず）のカウント値をトレースメモリアドレス信号とし受け入れ、当該カウント値で指定される記憶箇所に読み出しデータがプログラム実行アドレスと共に記憶される。トレースカウンタのカウント値はプログラム命令の進行と共に増加するので、増加したカウント値に対応するトレースメモリ４１の記憶箇所に読み出しデータ及びプログラム実行アドレスが順に記憶される。

このように実施例２のインサーキットエミュレータ装置では、ＣＰＵクロック信号の１周期の前半の半周期内において、読み出しアドレスレジスタ２１に保存されたアドレスに対応する記憶装置１７の記憶箇所からデータが読み出され、その読み出しデータはリアルタイムキャプチャ回路１８を介してトレースメモリ４１に順次記憶される。ＣＰＵクロック信号の１周期の後半の半周期内において、ＣＰＵ１６から出力されたアドレス信号が示すアドレスに対応する記憶装置１７の記憶箇所からデータが読み出され、その読み出しデータはＣＰＵ１６に供給される。

よって、実施例２のインサーキットエミュレータ装置では、ＣＰＵ１６がデバッグ対象のプログラム実行中にＣＰＵ１６の記憶装置１７からのデータ読み出し動作を損なうことなく、ＣＰＵ１６のデータ読み出し動作のためのアクセス先とは無関係に記憶装置１７の指定した記憶箇所のデータトレースをすることができる。

なお、実施例２において、リアルタイムキャプチャ回路１８内に読み出しデータを今回値と前回値とを比較する比較器を設けて、読み出しデータが変化したときだけ上述したトレースカウンタのカウント値を変化させ、トレースメモリ４１には読み出しデータを書き込んでも良い。これにより、トレースメモリ４１の記憶容量を節約することができる。

図５は本発明の実施例３としてインサーキットエミュレータ装置の構成を示している。実施例３のインサーキットエミュレータ装置においては、マイクロコンピュータ１２内には、ＣＰＵ１６によるプログラム実行中にシリアル通信を制御するシリアル通信制御回路４３が設けられている。リアルタイムキャプチャ回路１８には、読み出しアドレスレジスタ２１及び読み出しデータレジスタ２２の他に、ポートビット番号レジスタ２３及びトリガカウンタ２４が設けられている。シリアル通信制御回路４３がシリアル通信制御で使用するポートのアドレスが読み出しアドレスレジスタ２１に書き込まれ、ポートビット番号がポートビット番号レジスタ２３に書き込まれる。これらの書き込みはリアルタイムキャプチャ制御回路１３によって制御される。記憶装置１７には通信ポートが含まれる。トリガカウンタ２４は後述するトリガ信号の発生回数を計数する。

シリアル通信制御回路４３は、リアルタイムキャプチャ回路１８に接続されており、リアルタイムキャプチャ回路１８に対してトリガ信号と通信完了信号とを出力する。トリガ信号はシリアル通信制御回路４３が同期通信を行うならば通信クロック、非同期通信を行うならばボーレートクロック等のシリアル通信用のクロックに相当するものであれば良い。

実施例３のインサーキットエミュレータ装置のその他の構成は実施例１のインサーキットエミュレータ装置と同様であるので、ここでの説明は省略される。

次に、実施例３のインサーキットエミュレータ装置の動作について説明する。

先ず、ＣＰＵ１６によるプログラム実行開始前に、ＩＣＥ制御ＣＰＵ２０から命令に応じてリアルタイムキャプチャ制御回路１３は読み出しアドレス信号をリアルタイムキャプチャ回路１８に対して出力する。リアルタイムキャプチャ回路１８は読み出しアドレス信号に示されるシリアル通信制御回路４３が使用するポートのアドレスを読み出しアドレスレジスタ２１に、また読み出しアドレス信号に示されるビット番号をポートビット番号レジスタ２３に書き込む。

ＣＰＵ１６によるデバッグ対象のプログラムの実行開始後に、シリアル通信制御回路４３がトリガ信号を出力し、クロック生成回路１５が出力するリアルタイムクロック信号に応じて、リアルタイムキャプチャ回路１８は、使用するポートのアドレスをアドレスレジスタ２１から読み出し、当該読み出しポートアドレスに対応する読み出しデータを記憶装置１７から読み出す。そして、ポートビット番号レジスタ２３に保存されたビット番号が示す読み出しデータのうちの有効ビットのビットデータを抽出し、抽出したビットデータをリアルタイムキャプチャ回路１８内の読み出しデータレジスタ２２に書き込む。抽出したビットデータの書き込む際にはトリガ信号の発生回数をカウントするトリガカウンタ２４のカウント値と関連付けされる。

シリアル通信制御回路４３は１つのシリアル通信が完了すると通信完了信号を生成し、通信完了信号をリアルタイムキャプチャ回路１８に供給する。リアルタイムキャプチャ回路１８は、通信完了信号に応答して読み出しデータレジスタ２２へのデータ書き込みを終了し、更に、保存完了信号をアクティブとして信号ライン２７を介してリアルタムキャプチャ制御回路１３に供給する。

ＩＣＥ制御ＣＰＵ２０は、リアルタイムキャプチャ制御回路１３を通じて保持完了信号がアクティブになったことを検知すると、リアルタイムキャプチャ制御回路１３を通じて、トリガ信号の生成によって抽出されたシリアル通信制御回路４３が使用するポートアドレスに対応するビットデータを読み出しデータレジスタ２２から読み出し、そのビットデータをデータライン２６、そしてリアルタイムキャプチャ制御回路１３を介して獲得する。

このように実施例３のインサーキットエミュレータ装置では、ＣＰＵクロック信号の１周期の前半の半周期内において、読み出しアドレスレジスタ２１に保存された通信ポートアドレスに対応する記憶装置１７の記憶箇所からデータが読み出され、その読み出しデータのうちからポートビット番号のビットデータが抽出され、そのビットデータはリアルタイムキャプチャ回路１８の読み出しデータレジスタ２２に保存された後、リアルタイムキャプチャ制御回路１３を介してＩＣＥ制御ＣＰＵ２０に供給される。ＣＰＵクロック信号の１周期の後半の半周期内において、ＣＰＵ１６から出力されたアドレス信号が示すアドレスに対応する記憶装置１７の記憶箇所からデータが読み出され、その読み出しデータはＣＰＵ１６に供給される。

よって、実施例３のインサーキットエミュレータ装置では、ＣＰＵ１６がデバッグ対象のプログラム実行中にＣＰＵ１６の記憶装置１７からのデータ読み出し動作に影響を与えることなく、ＣＰＵ１６のデータ読み出し動作のためのアクセス先とは無関係に記憶装置１７の指定した記憶箇所からシリアル通信クロック又はボーレートクロック毎の受信データ又は送信データのビットデータを獲得することができる。

実施例３では、リアルタイムキャプチャ回路１８へ供給されるトリガ信号をシリアル通信のクロックに適用した例を説明したが、トリガ信号に１秒割り込み等の時間単位の割り込みを適用すれば、定められた時間毎に指定したアドレスのデータを獲得することができる。

上記した各実施例においては、リアルタイムクロック信号の周波数はＣＰＵクロック信号の周波数の２倍と設定されているが、本発明のインサーキットエミュレータ装置においてはリアルタイムクロック信号の周波数はＣＰＵクロック信号の周波数より高い周波数に設定されていれば良い。

１０ マイクロコンピュータデバッグシステム
１１ ＩＣＥ回路
１２ マイクロコンピュータ
１３ リアルタイムキャプチャ制御回路
１４ リアルタイムトレース制御回路
１５ クロック生成回路
１６ ＣＰＵ
１７ 記憶装置
１８ リアルタイムキャプチャ回路
１９ セレクタ回路
２０ ＩＣＥ制御ＣＰＵ
２１ 読み出しアドレスレジスタ
２２ 読み出しデータレジスタ
２３ ポートビット番号レジスタ
２４ トリガカウンタ
２５、３１、３２ アドレスライン
２６ データライン
２７ 信号ライン
３０ プログラムメモリ
４１ トレースメモリ
４３ シリアル通信制御回路

Claims (8)

1. 第１のクロック信号と、前記第１のクロック信号の周波数より高い周波数を有する第２のクロック信号とを生成するクロック生成回路と、
   データを記憶する記憶装置と、
   前記第１のクロック信号に同期してプログラムを実行し、前記プログラムの実行時にアクセスする前記記憶装置内でのアドレスを示す第１のアドレス信号を生成するＣＰＵと、
   前記第２のクロック信号に同期して前記記憶装置内の予め指定されたアドレスを示す第２のアドレス信号を生成するリアルタイムキャプチャ回路と、
   前記第１のアドレス信号及び前記第２のアドレス信号を受けて、前記第１のクロック信号の１周期のうちの第１の期間に亘って前記第２のアドレス信号を前記記憶装置に供給し、残りの第２の期間に亘って前記第１のアドレス信号を前記記憶装置に供給するセレクタ回路と、を含み、
   前記記憶装置は、前記セレクタ回路から前記第２のアドレス信号が供給されたときに前記第２のアドレス信号が示すアドレスの記憶箇所からデータを読み出し、その読み出しデータを前記リアルタイムキャプチャ回路に対して出力し、前記セレクタ回路から前記第１のアドレス信号が供給されたときに前記第１のアドレス信号が示すアドレスの記憶箇所について前記ＣＰＵからのデータの書き込む又はデータを読み出してそれを前記ＣＰＵに出力することを特徴とするインサーキットエミュレータ装置。
2. 前記第２のクロック信号は前記第１のクロック信号の周波数の２倍の周波数を有し、
   前記第１の期間及び前記第２の期間の各々は前記第２のクロック信号の１周期に相当することを特徴とする請求項１記載のインサーキットエミュレータ装置。
3. 前記リアルタイムキャプチャ回路は、前記第２のアドレス信号が示すアドレスを記憶する読み出しアドレスレジスタと、前記第２のアドレス信号が示すアドレスの前記記憶装置の記憶箇所から読み出されたデータを保存する読み出しデータレジスタと、を含むことを特徴とする請求項１又は２記載のインサーキットエミュレータ装置。
4. 前記読み出しデータレジスタにデータが保存される毎に前記読み出しデータレジスタからデータを読み出すリアルタイムキャプチャ制御回路を有することを特徴とする請求項３記載のインサーキットエミュレータ装置。
5. トレースメモリと、
   前記リアルタイムキャプチャ回路に対して出力される前記読み出しデータを前記トレースメモリに対して記憶箇所の指定をしつつ順次書き込むリアルタイムトレース制御回路と、を有することを特徴とする請求項１又は２記載のインサーキットエミュレータ装置。
6. 前記プログラムを記憶したプログラムメモリを有し、
   前記リアルタイムトレース制御回路は、前記ＣＰＵから出力される前記プログラムメモリの記憶箇所を示すプログラム実行アドレス信号に応じてトリガ信号を生成し、
   前記リアルタイムキャプチャ回路はトリガ信号に応答して前記第２のアドレス信号を生成することを特徴とする請求項５記載のインサーキットエミュレータ装置。
7. 前記読み出しアドレスレジスタは、前記記憶装置内の前記予め指定された記憶箇所のアドレスとして通信ポートのアドレスを記憶し、
   前記リアルタイムキャプチャ回路は、前記通信ポートのポートビット番号を記憶するポートビット番号レジスタを更に有し、
   前記第２のアドレス信号が生成することにより前記読み出しアドレスレジスタに記憶された前記通信ポートのアドレスに対応する前記記憶装置の記憶箇所からデータを読み出し、その読み出しデータのうちから前記ポートビット番号レジスタに記憶された前記ポートビット番号のビットデータを抽出し、前記ビットデータを前記読み出しデータレジスタに保存することを特徴とすることを特徴とする請求項３記載のインサーキットエミュレータ装置。
8. シリアル通信用のクロックに同期したトリガ信号を生成し、１つのシリアル通信が完了すると通信完了信号を生成するシリアル通信制御回路を有し、
   前記リアルタイムキャプチャ回路は、前記トリガ信号に応答して前記第２のアドレス信号を生成し、前記通信完了信号に応答して前記ビットデータの前記読み出しデータレジスタへの保存を終了することを特徴とする請求項７記載のインサーキットエミュレータ装置。

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