JPH026765A - 自動回路テスタ制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子回路を自動的にテストするための制御装
置に関する。

〔従来の技術および解決しようとする課題〕電子回路を
自動的にテストするための装置においては、ディジタル
・テスト・パターンがメモリーに格納され、テスト中の
回路（ＣＵＴ）のノードに与えられる入力テスト信号を
与えるために使用され、このＣＵＴから結果として生じ
る出力は予期される出力と比較される。

テスト装置はまた、高い周波数および低い周波数の信号
ゼネレータの如きアナログ機器を含み得、アナログ・テ
スト信号をＣＵＴ、および高低の周波数のディジタイザ
および関連する捕獲メモリーに対し与えてディジタル化
し結果を格納する。

テスト装置に対する制御信号を与えると同時に多数のデ
ータ・ビットをＣＵＴに対しその大きな速度におけるク
ロック動作と同期的に送るために、高速度シーケンス・
コントローラを用いて、制御ビット（本文では「マイク
ロコード」とも呼ばれる）およびデータ・ビットを高速
度で並列に提供する。（このマイクロコード、プラスあ
るクロック周期におけるデータ・ビットは、「ベクトル
」と呼ばわる。）制御ビットは、シーケンス・コントロ
ーラにおけるランタ゛ム・アクセス・メモリー（ＲＡＭ
）に例えば１６にの奥行で含まれ、シーケンス・コント
ローラにおけるアドレス・ゼネレータにより制御される
アドレス・バス（しばしば、「状態バス」と呼ばれる）
におけるＲＡＭに対して適当なアドレスを与えると同時
にランダムにアクセスすることができる１６にの命令ス
テップを生じる。種々の命令およびテスト・パターン・
メモリーと関連する制御ビットはまた、個々のボードに
わたり分散され状態アドレス・バスによりアクセスされ
る個々のマイクロコードＲＡＭに置くこともできる。

多数のテスト・データを含むテストを行なう時、テスト
中の回路に与えられるべきテスト・データの順次のステ
ップが存在する大きなベクトル・ブロックがしばしば存
在し、マイクロコードは多くのクロック期間中は変化し
ない。このようなベクトルは、本文において「順次ベク
トル」と呼ばれる。テスト・プログラムにおいて条件的
な状態または飛越しが存在する場合、システムはその時
のアドレスに続かない状態アドレスへランダムに飛越す
ことがてきなければならず、このようなベクトルは「無
順序ベクトル」と呼ばれる。

高速スタティックＲＡＭおよびあるテスト・パターンに
おいて使用される多数のデータ信号を代償にして、テス
ト・データはしばしば比較的遅くかつ比較的安価なダイ
ナミックＲＡＭの大容量メモリーに無秩序に格納され、
このダイナミックＲＡＭは一時にテスト・データのブロ
ックを転送して高速のスタデイツクＲＡＭを再ロードす
る。例えば、Ｇ１１１ｅｔｔｅの米国特許第４，４５１
，９５８号は、第２のスタティックＲＡＭがテスト・デ
ータをＣＵＴへ送りつつある間インターリーブされたダ
イナミックＲＡＭから第１のスタティックＲＡＭへ大き
なテスト・パターン・ブロックがロートされ、第１のス
タティックＲＡＭがテスト・データを与えつつある間に
前記テスト・パターンが次に第２のスタティックＲＡＭ
ヘロードされ、という状態を反復する。ダイナミックＲ
ＡＭを用いてシステムに対する制御プログラムを交互の
スタティックＲＡＭに書込む時、プログラマは如何なる
条件的な状態も持たないことを確認しなければならず、
さもなければ同時にスタティックＲＡＭに対してロード
される同じグループにないステップへ飛越しを行なう。

〔課題を解決するだめの手段〕

無順序（即ち、条件）ベクトルのデータを格納するデー
タＲＡＭと、順次ベクトルのデータのブロックを格納し
データＲＡＭよりも大きな容量を有する順次データ・メ
モリーと、データＲＡＭまたは順次データ・メモリーか
らフォーマツタへデータを選択的に送りテスト中の回路
に入力を与えるテスト・シーケンス制御回路を提供する
ことにより、テスト・プログラムの書込みおよび実行が
著しく簡素化できることか判った。このプログラムは、
あたかもプログラムにおける全てのベクトルのマイクロ
コードおよびデータの双方に対して大きな格納容量があ
るかのように、またあたかもベクトルが、例えばプログ
ラムが飛越す（ジャンプする）アドレスとは無関係にプ
ログラムが条件ベクトルにおいて飛越す時にランダムに
アクセスすることができるかのように書込まれる。プロ
グラムを検閲中の後処理プロセッサが順次ベクトルを識
別して順次のメモリーへ送るためリストされたものにデ
ータを保有し、無順序ベクトルを識別してこれらにデー
タＲＡＭへ送られるためリストされたデータを保有する
。

テスト中、データＲＡＭにおけるデータは順次ベクトル
のブロックがあるまでランダムにアクセスされ、この時
順次データ・メモリーからデータが順次アクセスされる
。

望ましい実施態様においては、このデータＲＡＭはスタ
ティックＲＡＭを含み、順次データ・メモリーはスタテ
ィックＲＡＭよりそれぞれ遅くかつ高速度のデータ転送
を生じるように組合される複数のダイナミックＲＡＭを
含み、順次メモリーのダイナミックＲＡＭはそれぞれ各
シフトレジスタに対し多重ビットの並列出力を生じるよ
うに接続され、多重ビット出力は複数の連続する順次ベ
クトルの１つのビットと対応し、レジスタの単一ビット
の順次出力が高速度で並列に与えられて順次ベクトルを
生じ、本装置は状態バスにアドレスを与える順次アドレ
ス・ゼネレータを含み、データＲＡＭおよび順次メモリ
ーに対するマイクロコードがロードされた第１および第
２のマイクロコードＲＡＭが存在し、第１のマイクロコ
ードＲＡＭはデータＲＡＭにおけるデータのソース探し
の有無およびどのデータのソース探しを行なうべきかに
関する命令を含み、第２のマイクロコードＲＡＭはデー
タのソース探しの有無およびデータのソース探しをどこ
で開始するかおよびデータのソース探しの準備に関する
命令を含み、第２のマイクロコードＲＡＭは順次メモリ
ーを制御する命令デコーダと接続され、対応する順次ベ
クトルに対するタイミング・データのブロックを格納す
るタイミング設定メモリーが存在する。

本発明の他の利点および特徴については、本発明の鼠ま
しい実施態様の以降の記述および頭書の特許請求の範囲
から明らかになるであろう。

望ましい実施態様について以下に説明する。

（実施例） 佐竜 第１図においては、電気的にテスト・ヘッド１４と接続
されたテスト中の回路（ＣＵＴ）１２をテストするため
の自動回路テスタ１０が示されている。テスト・コンピ
ュータＩ６は本装置の全体的な制御を行ない、第１のテ
スト・パターン・メモリー回路１９、第２のテスト・パ
ターン・メモリー回路２０、タイミング・セット（Ｔ−
セット）メモリー回路１３０およびフォーマット設定シ
ステム２２を用いて多数のデータをＣＵ　Ｔ　１２へ同
時に送るため用いられるシーケンス・コントローラ１８
を含む。シーケンス・コントローラ１８はまた、テスタ
の残部例えばマスター・クロック２１、高周波数（ＨＦ
）アナログ・ソース２３および他の計器（図示せず）に
対してＣＵ　Ｔ　１２のクロックと同期してその高い速
度、例えば２５　Ｍ　Ｈｚで制御信号を与えるように使
用される。テスタ１０はまた、ＣＵ　Ｔ　１２の出力を
検出するための検出器（図示せず）も含んでいる。シー
ケンス・コントローラ１８は、１４ビットの状態アドレ
ス・バス２６およびシーケンス・マイクロコードＲＡＭ
２８（１６Ｋｘ４３ビット）に対して接続されたアドレ
ス・ゼネレータ２４を含み、テスタおよびシーケンス・
コントローラのアドレス・ゼネレータ２４に対する制御
信号の制御ビットを保有する。状態アドレス・バス２６
は、第１のメモリー・マイクロコードＲＡ　Ｍ２Ｏ（１
６Ｋ　Ｘ　８ビット）、第２のメモリー・マイクロコー
ドＲＡＭ３２（１６ＫＸ８ビット）、ｔセットマイクロ
コードＲＡＭ３３（１６ＫＸ８ビット）、ＨＦアナログ
・マイクロコードＲＡＭ３４（１６ＫＸ９ビット）、マ
スター・クロック２１のクロック・マイクロコートＲＡ
　Ｍ２９　（１６Ｋ　ｘ　９ビット）、および他の計器
（図示せず）における他のマイクロコートＲＡＭと接続
されている。

状態アドレス・バス２６はまた、ＨＦソース２３および
クロック２１における事象がシーケンス・コントローラ
のアドレス・ゼネレータ２４により生成されるアドレス
に影響を及ぼずことを許容する条件ビットを保有する。

ＣＵ　Ｔ　１２における事象はまた、フォーマット設定
システム２２、テスト・パターン・メモリー回路１９ま
たは２０、および状態アドレス・バス２６における条件
ビットによりアドレス・ゼネレータ２４に影響を与える
ことがてきる。

第１のテスト・パターン・メモリー回路１９は、回路ボ
ード上に分散され、１つの回路ボードに対する構成要素
が第１図に示されている。状態バス２６は、データＲＡ
　ＭＢ２　（１６Ｋ　Ｘ２４ビットのスタティックＲＡ
Ｍ）に格納される条件ベクトルのデータを直接アドレス
指定するように接続されている。第１のメモリー・マイ
クロコートＲＡＭ３０は、出力バッファ８４を制御する
ように接続されている。回路１９の各回路ボードは８つ
のチャネル毎にＲＡＭを含み、各チャネルはＣＵＴ１２
の１つの入力に対してフォーマット設定システム２２に
より与えられるべき入力の種類を表示するために３ビッ
トを要求する。

第２のテスト・パターン・メモリー回路２０は同様に１
０個の回路ボードに分散され、１つの回路ボードに対す
る構成要素が第１図に示される。

第２のメモリー・マイクロコードＲＡＭ３２は、その関
連する命令デコーダ８６に対し命令を与えるよう接続さ
れ、更にメモリー・アドレス／制御回路８８および出力
バッファ９０に対して制御信号を与えるように接続され
ている。メモリー・アドレス／制御回路８８は、２４ビ
ットのＩ　ＭＥＧ深さの順次メモリー９４をアドレス指
定するため２５ビットのアドレスを用いる。アドレス２
０の２５ビットが百方のアドレスを提供するため必要で
あり、別のアドレス・ビットがメモリーの深さを３２Ｍ
　Ｅ　Ｇに増加することを許容するため提供され、別の
５ビットを用いてページ選択能力を提供する。第２のメ
モリー回路２０は、８百万ベクトルの深さの１チヤネル
（３ビットで形式を表示する）を出力するように構成す
ることができる。

Ｔ設定メモリー回路＋３０は、第２のテスト・パターン
・メモリー回路２０の１つのボードと同じ構造を有する
。しかし、Ｔ設定メモリー回路１３０に格納されるデー
タは、第２のテスト・パターン・メモリー回路２０に格
納されたものとは異なる。

Ｔ設定メモリー回路１：）０の順次メモリー９４はその
２４ビットの内７ビットを用い、残りのビットはマスク
されている。Ｔ設定メモリー回路１３０の出力バッファ
９０は、タイミンク・バス１３２を介してフォーマット
設定システム２２と接続される。この７ビットは、第２
のメモリー回路２０の順次メモリー９４からのデータに
基いてＣＵ　Ｔ　１２に与えられる入力のフォーマット
設定システム２２によるタイミンク゛のベクトル単位の
制御を行なうため用いられ、即ち、タイミングは順次ベ
クトルのブロックにおける各ベクトル毎に変更すること
ができる。第１のテスト・パターン・メモリー回路１９
のデータＲＡＭ８２におけるデータに対するタイミング
情報は、マスター・クロック２１のＴ設定ＲＡＭ９５に
格納される。

第２図においては、順次メモリー９４（第１図）の２４
ビット出力の１つのビットに対する記憶域を提供するメ
モリー・アドレス／制御回路８８および順次メモリーの
サブ回路９４ａが示されている。

このように、１つの回路ボードには２４のサブ回路９４
ａがある。メモリー・アドレス制御回路８Ｂは４ビット
のカウンタ９８を含み、その桁送り出力が桁入れ入力と
して１６ビットのアドレス・カウンタ／ラッチ１００お
よびダイナミックＲＡＭ（ＤＲＡＭ）制御ロジック１０
２に対して接続される。１６ビットのカウンタ／ラッチ
１００に対するバス９６上の入力は、順次メモリー９４
により与えられる順次ベクトルのブロックにおける第１
の順次ベクトルのデータに対するアドレスと対応するア
ドレスにおいてカウンタをプリセットする。順次メモリ
ー・サブ回路９４ａは、アドレス・カウンタ／ラッチ１
（１０によりアドレス指定された６４ＫＸｌｌｉビット
ＤＲＡＭ＋０４　　（並列にアドレス指定された４つの
６４Ｋｘ４ビットＤＲＡＭ、この４つの４ビット出力が
組合されて１６ビットを生じる）を含む。このように、
ＤＲＡＭ１０４にはＩＭＥＧビット（６４Ｋｘｌδビッ
ト）が存在する。

ＤＲＡＭ＋０４のデータ・イン／アウトはシフトレジス
タ１０６．１０＋１と接続され、これらレジスタは並列
に接続されて、テストの間■６ビットの並列入力モード
と１６ビットの直列データ出力モードとの間で交番する
ようにＤＲＡＭ制御ロジック１０２により制御される。

レジスタ１０６．１０Ｂの直列データ出力はデータ・セ
レクタ／ラッチ１１０に与えられ、その出力は回線＋１
２上を２４ビット・バス１１４の１ビットとして出力バ
ッファ９０（第１図）へ与えられる。ＤＲＡＭ制御ロジ
ック１０２のＩ１０書込みおよびＩ１０読出し制御回線
１１５．１１６およびシフトレジスタ１−０６．１０８
と接続された「メモリー・データ・イン」回線１１８が
、１６ビットのテスト・コンピュータ・アドレス・バス
７８（第１図）と接続されている。

第１図に戻って、高い周波数のアナログ・ソース・マイ
クロコードＲＡＭ３４が、高い周波数のアナログ・ソー
ス・マイクロコードＲＡＭ３４がその関連したアドレス
・ゼネレータ７２に命令を与えるように接続され、この
ゼネレータがあるアナログ信号のディジタル表示でロー
ドされた信号ＲＡＭ７４（６４ＫＸ２０ビット）に対し
アドレスを与え、信号ＲＡＭ７４はディジタル／アナロ
グ（Ｄ／Ａ）　・コンバータ７６に対するディジタル化
信号を読出すため接続され、このコンバータがアナログ
をＣＵ　Ｔ　１２に与える。高い周波数のアナログ・ソ
ース計器２３はこのようにアナログ信号ゼネレータであ
る。

テスタ１０はまた、ＨＦアナログ捕獲計器と、低周波数
ア１ナログ捕獲計器と、低周波数アナログ・ソース機器
（全て図示せず）とを含むことができ、全てマイクロコ
ートＲＡＭが状態アドレス・バス２６と接続されている
。ＨＦアナログ・ソース２３のアドレス・ゼネレータ７
２および第１のテスト・パターン・メモリー回路１９の
データＲＡＭ８２もまた、シーケンサ１８が高速度のテ
ストを実施中でない時、テスト・コンピュータ１６によ
りデータ入力および制御を行なうように１６ビットのテ
スト・コンピュータ・バス７８と接続されている。パイ
プライン・レジスタ（図示せず）は、状態アドレス・バ
ス２６に沿い、またマイクロコードＲＡＭから実際にＣ
Ｕ　Ｔ　１２に与えられる信号のソースに至る経路に沿
ってテスタ１０中に分散され、このパイプライン・レジ
スタはシーケンス・アドレス・バス２６に沿ってアドレ
スを順次進め、また他の経路に沿ってアドレスおよび他
のディジタル信号を進める。

臥詐 第３図においては、ＣＵＴ１２のテストに先立ち、あた
かもプログラムの全てのベクトルにおけるマイクロコー
ドおよびデータの双方に対するＩ　ＭＥＧの深さのメモ
リーの記憶容量があるかのように、またあたかも例えば
、プロゲラムが飛越しを行なうアドレスとは無関係にプ
ログラムが条件的ベクトルにおいて飛越しを行なう時ど
のベクトルもランダムにアクセスできるかのように、制
御プログラムが装置１０に対して書込まれる。ユーザは
、自分のプログラムをユーザ言語で書込み、とノリなデ
ィジタル・パターンが何時ＣＵ　Ｔ　１２のどのビンに
与えられるか、また他のどんな整合および制御が高周波
数アナログ・ソース２３および他の機器により与えられ
るべきかを表示する。次いで、制御プログラムが、あた
かもパターン毎にＩ　ＭＥＧの記憶域があるかのように
作動するコンパイラにおいてマイクロコード・ビットお
よびディジタル・テスト・パターン・ビットに変換され
る。このマイクロコード・ビットおよびディジタル・テ
スト・パターン・ビットは、「仮想ベクトル」と呼ばれ
る。仮想ベクトル・フォーマットは第４図に示されてい
る。前記コンパイラはまた、以下において詳細に述べる
「順次テーブル」を構成する。このコンパイラの出力も
また、転送の宛先を示すラベルを有する。仮想ベクトル
および順次テーブルを調べる後処理プロセッサは、（あ
る例外を除いて）順次メモリー９４へ経路付けるため前
記データを順次ベクトルにリストし、このデータをデー
タＲＡＭ８２へ経路付けるため無順序ベクトルにリスト
し、別のマイクロコードを用意する。

順次テーブルを生成する時、コンパイラが仮想ベクトル
・パターンを一時に１ベクトルずつ走査して「不連続」
を見出し、これがベクトルのテスト・パターン内での無
順序ベクトルを示す。

不連続を識別するベクトルの特徴は、パターンの初め、
制御フローの分岐（即ち、飛越し、シフトレンスタ呼出
し、等）、転送の目的（宛先）、およびそのデータに対
する別のソース（例えば、ＨＦアナログ・ソース２３）
を含むベクトルのいずれかのチャネルである。各仮想ベ
クトルは、これに割当てられる順次の「ベクトル番号」
を持ち、即ち、ｎ個のベクトルのパターンはｎ個の仮想
ベクトル番号を有することになる。隣接する順次ベクト
ルの各ブロック毎に、このブロックにおける開始ベクト
ルおよび順次ベクトルのブロックにおけるベクトル番号
が、順次テーブルにおける対をなすエントリとして格納
される。

第５図においては、順次テーブルを生じる時、ベクトル
番号変数（ＶＮＶ）が−１に初期化され、開始ベクトル
番号変数（Ｓ　Ｖ　Ｎ　Ｖ　）は「０」に初期化され、
ブロック変数のサイズ（Ｓ　Ｉ　ＺＥ）は「０」に初期
化される。次にＶＮＶが増分され、次のベクトルが検索
される。

上記の不連続の基準に従ってこれが順次ベクトルである
かどうかを知るため、この次のベクトルが調べられる。

もしそうであれば、５ＩＺＥおよびＶＮＶが増分され、
次のベクトルが検索される。

もしこれが順次ベクトルでなけわば、このベクトルが、
順次ベクトルのブロックに続く第１の無順序ベクトルで
あるかどうか（ＳＩＺＥは０と等しくない）、あるいは
このベクトルが無順序ベクトルのブロック内にあるかど
うか（ＳＩＺＥは０に等しい）。もし前者ならば、その
時の５ＶＮＶおよび５ＩＺＥは順次テーブルにリストさ
れ、５ＩＺＥは次のブロックの順次ベクトルをカウント
するため使用することができるように０にリセットされ
る。もし後者ならば、これらのステップは迂回される。

５ＶＮＶは次いでＶＮＶに等しくセットされ、ＶＮＶは
増分され、次のベクトルが検索される。

これ以上の仮想ベクトルがない時、順次テーブルが昇順
のベクトル順序にソートされ、サイズが２３より小さな
全てのエントリ（順次の断片）が除去され、連続するブ
ロックが組合される。長さが２３ベクトルより大きな順
次ベクトルのブロックは、このように、直接その結果の
順次テーブルに記述され、無順序ベクトルおよび順次の
断片の残りのブロックがテーブルにおりる間隙から推論
することができる。このテーブルは、仮想パターンをそ
の要素に分割するための基準として用いられる。

仮想ベクトルおよび順次テーブルの生成に加えて、コン
パイラもまた仮想ベクトル・パターン内の転送の解（例
えば、飛越し、付帯条件）を得るために用いられる記号
テーブルを生成する。

生成されるこの記号テーブルは、転送からの宛先である
ベクトルを格納する宛先テーブルと、転送を含むベクト
ルを格納するベクトル転送テーブルとを含んでいる。

第６図においては、順次メモリー９４に格納するだめの
順次ベクトルのブロックのデータをリストし、またデー
タＲＡＭ８２における無順序データおよび順次断片のブ
ロック（このブロックは「無順序ブロック」と呼ばれる
）をリストするため、後処理プロセッサにより使用され
るパターン分割方法が示される。ＶＮＶおよび状態番号
変数（状態番号）が最初に「０」に初期化され、ポイン
タが順次テーブルにおける最初のエントリにセットされ
る。仮想パターンはブロック単位に処理され、無順序ブ
ロックは順次ブロックとは異なる方法で処理される。Ｖ
ＮＶは、順次テーブル・ポインタにより識別される最初
に開始する仮想ベクトル番号と最初に比較される。もし
これらが同じものでなければ、仮想ベクトルは無順序ブ
ロックの一部であり、さもなければ仮想ベクトルは順次
ブロックにおける最初のベクトルである。

無順序ブロックの処理を最初にアドレス指定して、その
時の無順序ブロックにおけるベクトル数は、次の順次バ
ッファの開始ベクトル番号（順次テーブルから検索され
る）か、あるいはパターンの終り（もしこのベクトルが
最後の順次ブロックより後に生じるならば）からＶＮＶ
を差引くことにより計算される。無順序ブロック内の各
ベクトルは、連続する状態番号（状態アドレス・バス２
６に現れる状態アドレスと関連する）が割当てられ、次
にベクトルの日付けがデータＲＡＭ８２に格納されるべ
き出力ストリームへ送られ、仮想ベクトル・パターン・
サイズの圧縮を補償するよう記号テーブルを調整する。

更に、第２のメモリー・マイクロコード（マイクロコー
ドＲＡＭ：１２に格納するための）がこの無順序ブロッ
クの各状態番号毎に「ノー・オペレーション命令」とし
て出力される。次にＶＮＶおよび状態番号は、無順序ブ
ロックのサイズだけ増加され、次のベクトルが検索され
る。

順次ブロックの作用をアドレス指定して、順次ブロック
の最初の１８ベクトルがマイクロコードＲＡＭ３０およ
びデータＲＡＭ８２に入れるためリストされ、次の１８
の状態番号が割当てられる。

（このように、ある順次ベクトルのデータは、無順序ベ
クトルのデータと共にデータＲＡＭａ２に格納される。

）順次ベクトル・アドレス（２５ビット、その下位の４
つが０に予めセットされ、順次メモリー９４をアドレス
指定するため使用される）が、今述べた１８のグループ
の最初の３つの状態番号と対応する状態アドレスにおけ
る第２のメモリー・マイクロコードＲＡＭ３２にＳＡＭ
マイクロコードとして格納するためリストされる。順次
ブロックの残りのベクトルは、この時順次メモリー９４
に格納するためリストされ、連続する各順次ベクトル・
アドレスが割当てられる。

順次アクセス・メモリー９４から実行されるべきブロッ
クの順次ベクトルの総数は、順次データが順次メモリー
９４によりソース探しされる時間を順次コントローラ１
８がマークすることを許すため用いられたｒＳＡＭ駆動
部」マイクロコード（マイクロコードＲＡＭ２９に対す
る）の変数（Ｘ、Ｙおよび残）を決定するため計算され
使用される。このＳＡＭ駆動部は下記のマイクロコード
からなる。但し、「セットループＸ」は最初の１８ベク
トルの一部である。即ち、セットループ　Ｘ Ｌｌ：セットループ　ｙ Ｌ２：エンドループ　Ｌ２ エンドループ　Ｌｌ セットループ残 Ｌ３：エンドループ　Ｌ３ 但し、ＳＡＭにより実行されるベクトル番号は下式によ
り表わされる。即ち、 ＳＡＭベクトルの数＝Ｘ＊　（ｙ＋１）生残＋２ＳＡＭ
駆動部は、順次コントローラ１８による時間のマークに
必要なカウンタの大きさを小さくするためにネスト状態
のループを使用する。

順次ベクトルのブロックが処理された後、ＶＮＶが順次
ブロックの大きさだけ増加され、順次テーブル・ポイン
タが順次テーブルの次のエントリへ進められ、次のベク
トルが検索される。

この手順は、仮想ベクトル・パターンにベクトル・ブロ
ックが残らなくなるまで継続される。

後処理プロセッサもまた、最初のテスト・パターンのメ
モリー回路１９に対する８ビットのマイクロコードと、
第２のテスト・パターンのメモリー回路２０に対する８
ビットのマイクロコードを含む、データＲＡＭ８２およ
び順次メモリー９４からのテスト・パターンの選択的な
経路付けを実施するため必要なマイクロコードを用意す
る。転送と関連するマイクロコードは、順次マイクロコ
ードＲＡＭ２８に格納するためリストされる。コンパイ
ルされ処理されたプログラムが、適当なハードウェア１
０にロードする用意ができる。

第１図においては、マイクロコードＲＡ　Ｍ　２８．２
９．３０．３２．３３．３４がその各マイクロコード命
令と共にロードされ、データＲＡＭ８２およびＤＲＡＭ
＋０４がそのディジタル・テスト・パターンと共にロー
ドされ、その全てがコンピュータ・バス７８におけるテ
スト・コンピュータ１６の制御下に置かれる。データＲ
ＡＭ８２および種々のマイクロコードＲＡＭへのロード
に際して、状態アドレスは後処理プロセッサにより割当
てされる状態番号とは異なるが、相対位置は同じままで
あり、このため異なる時点で事後処理された複数のテス
ト・プログラムのロードを可能にする。第１のテスト・
パターン・メモリー回路１９におけるテスト・データは
、アドレスが与えられる間（図示しない手段を介して）
並列にデータＲＡＭ８２ヘロードされるに過ぎない。第
２図においては、ＤＲＡＭ＋０４にロードされるテスト
・データは最初にメモリー・データ入力回線１１８上を
シフトレジスタ１０６または１０８へ送られ、次いで−
時に１６ビットずつ各アドレスにおけるＤＲＡＭ１０４
ヘロードされる。シフトレジスタ１０６または１０８の
一方のレジスタがＤＲＡＭ＋０４と並列に１６ビット与
える間他方のシフトレジスタが直列データ入力を受取り
、各アドレスが１６ビットのアドレス・カウンタ／ラッ
チ＋００により与えられる。次に、レジスタ１０６また
は１０８の他方がデータを直列に受取る間、最初のレジ
スタがこれを並列に与える、　　　というように作動す
る。順次メモリー９４の作動の論述から明らかなように
、１つの順次ベクトルのデータの２４ビットが２４の順
次メモリーのサブ回路９４ａの各々に分散される。

第１のマイクロコードＲＡＭ３０に格納されたマイクロ
コードは、データが状態バス２６上をデータＲＡＭ８２
に対して送られる特定のアドレスにおいてソース付けら
れねばならないことを示すか、あるいはデータＲＡＭ８
２からはデータが全くソース付けされないこを示す。第
２のマイクロコードＲＡＭ３２およびＴセット・マイク
ロコードＲＡＭ３３に格納されたマイクロコードは、ソ
ース探しを行なうか行なわないか、どこから始めるか、
およびソース探しの用意についての命令を含む。マイク
ロコードＲＡＭ３２．３３には僅かに８ビットのマイク
ロコードしなかく、３つの隣接するマイクロコート・ア
ドレスを用いて順次メモリー９４における初めのアドレ
スを表示する。

（このアドレス・ビットの２１は３つの隣接する８ビッ
トのマイクロコードの７ビットからのものであり、２５
ビット・アドレスの残りの４ビットは「０」に予めセッ
トされる。） シーケンス・コントローラ１８の制御下の高速度テスト
の間、アドレス・ゼネレータ２４により状態バス２６に
与えられるアドレスは、ＣＵＴ１２に対するそのクロッ
ク速度におけるデータの提供と同期して、命令をその関
連するマイクロコードＲＡＭから与えさせる。状態バス
２６に与えられるアドレスもまた、データＲＡＭ８２お
よび順次メモリー９４に格納された選択されたディジタ
ル・テスト・パターンをベクトル・バス８５上でフォー
マット設定システム２２に対して与えさせる。

マスター・クロック２１は、装置１０に対するプログラ
ム可能なりロック動作を行なう。高周波数のアナログ・
ソース２３は、シーケンス・コントローラのアドレス・
ゼネレータ２４により生成されたアドレスに状態アドレ
ス・バス２６における条件ビットだけ影響を及ぼすこと
ができる。

ＣＵ　Ｔ　１２における事象もまた、フォーマット設定
システム２２によりシーケンス・アドレス・ゼネレータ
２４により生成されるアドレスに影響を及ぼし得る。

第７図においては、無順序ベクトルおよび順次ベクトル
の双方を含む作動例における状態アドレス・バス２６上
の状態アドレスおよび関連する条件を示すリストが示さ
れている。初期の作動において、大きなブロックの無順
序ベクトルが与えられ、このため順次メモリー９４が不
動作状態を維持する間データがデータＲＡＭ８２からソ
ース付けられる。状態アドレス「０」と関連する最初の
クロック期間において、最初のマイクロコードＲＡＭ：
ｔｏにおけるマイクロコードは、最初のメモリー回路１
９かデータのソース付けを行なうべきことを示し、また
第２のマイクロコードＲＡＭ３２におけるマイクロコー
ドは、第２のメモリー回路２（）に対してはノー・オペ
レーションの状態が荏在することを示ず。同じ動作が状
態アドレス１−１０１　と対応する次の１０１ステツプ
に妥当する。第１のメモリー回路１９においてパイプラ
イン動作を行なうハードウェアは、ソースイでＪけ動作
を提示する状態アドレスが状態バス２６に与えられる時
から、対応するデータがベクトル・バス８５−１−にＩ
Ｊ−えられる時まで７つのクロック期間を提供する。タ
イミング設定情報（例えば、ＣＵＴ＋２に対する入力の
クロック期間のエツジのＩＦ確にとの時点て行なわれる
を示す）もまた、マスター・クロック２１における１ｆ
ｉＫの深さのマイクロコードＲＡＭ９５から与えられる
。

ユーザ・プログラムにおける順次ベクトルのブロックの
初めは、上記の如くベクトル・バス８５へのデータの提
供を開始するため順次メモリー９４においては２５クロ
ツク期間を要し、またデータＲＡＭ８２においては僅か
に７クロツク期間しか要さないため、第２のメモリー２
０に対する状態アドレス１０２、および第１のメモリー
１９に対する状態アドレス１２０と対応する。状態アド
レス１０２〜１０４は、データ・イン順次メモリー９４
の初めのアドレスを識別する２５ビットの２１ビットを
３つの異なるクロック期間において一時に７ビットずつ
与えさせ、第３の命令の口゛−ディングは上記の２５ビ
ットのアドレスの下位の４つのビットのプリセットを「
０」させる。状態アドレス１０２〜１１９と対応する１
８のクロック期間においては、第１のメモリー回路１９
はデータをベクトル・バス８５へソース付け続けるが、
第２のメモリー回路２０はこれからのデータのソース付
けを用意しつつある。状態アドレス１２０においては、
マイクロコードＲＡ　Ｍ　３０におけるマイクロコード
命令がデータＲＡＭ８２に対してデータのソース付けを
停止することを指令し、７つのクロック期間のパイプラ
インの故に、ベクトル・バス８５上のデータは更に７つ
のクロック期間中第１のメモリー回路１９から続けて受
取られる。

状態アドレス１２７から始まり、第２のメモリー回路２
０からのデータがベクトル・バス８５に与えられ、ダイ
ナミックＲＡ　Ｍ　１０４がデータをシフトレジスタ１
０６．１０８、データ・セレクタ・ラッチ１１０および
出力バッファ９０を介して与える。この動作において、
アドレス・カウンタ／ラッチ１００における初期アドレ
スは、バス９６上で命令デコーダ８６からの命令により
セットされ、これは順次データのブロックにおいてソー
ス付けされるデータの最初のアドレスである。４ビット
・カウンタ９８は、反復して１６クロツク・パルスをカ
ウントシ、その実施パルスを１６ビット・アドレス・カ
ウンタ／ラッチ１．００およびＤＲＡＭ制御ロジック１
０２に対し１６のカウント毎に与える。

アドレス・カウンタ／ラッチ１００は、カウンタ９８か
らの各実施パルスを受取ると同時に、その出力回線上で
ＤＲＡＭ１０４に対して与えられるアドレスを増分する
。各実施パルス毎に、１６ビット・ワードがＤＲＡＭ］
０４からシフトレジスタ１０６またはシフトレジスタ１
０８へ読込まれ、この１６ビット・ワードは１６の連続
するクロック期間における１６の連続ベクトルの１つの
ビットのデータを表わす。入力を受取らないシフトレジ
スタは、その１６ビット・ワードをデータ・セレクタ／
ラッチ１１０に読込ませる。次の実施パルスと同時に、
最後に述べたレジスタが１６ビット・ワードを並列に受
取るが、他のレジスタはその１６ビット・ワードをデー
タ・セレクタ／ラッチ１１０に対して順次与える。回線
１１２における出力は１ビットであり、２３の他の順次
メモリーのサブ回路９４ａからのビットは出力バッファ
１］０に与えられ、ここでこれらビットはベクトル・バ
ス８５に対して２４ビット・ワードを与えるため組合さ
れる。同時に、タイミング設定情報がタイミング設定メ
モリー回路９０により同様にタイミング設定バス１３２
へ与えられる。ダイナミックＲＡ　Ｍ　１０４はスタテ
ィックＲＡＭ８２の読出しための速度よりも遅い速度で
読出されるが、２４のデータ・セレクタ／ラッチ１１０
は各々その出力を高速度でバッファ９０に対する２４ビ
ット・バス１１４のその回線１１２に与える。このよう
に、順次ベクトルのデータ・ブロックを高速度で与える
ため比較的安価なダイナミックＲＡＭが使用される。

順次ベクトルのブロックかベクトル・バス８５に与えら
れつつあり、またタイミング・データがタイミング・バ
ス１３２に与えられつつある間、状態アドレス１２７〜
１３１が、シーケンス・コントローラ１８による時間の
マークのため使用されるブロックのＳＡＭ駆動部分のネ
スト状態のループ動作の結果として、状態アドレス・バ
ス２６上に現れる。これが順次ベクトルのブロックの終
りの７クロツク期間前であると、新しい状態アドレス１
３２が状態アドレス・バス２６に与えられ、マイクロコ
ードＲＡＭ３０における対応するマイクロコード命令が
、第１のメモリー回路１９に対しデータのソース付けを
開始することを指令し、マイクロコードＲＡＭ３２にお
けるマイクロコード命令がメモリー回路２０に対してデ
ータのソース付けを停止することを指令する。メモリー
回路２０は、データをバス８５に対して更にマクロツク
期間与え続ける。

（他の実施態様） 本発明の他の実施態様が本発明の範囲内で可能である。

【図面の簡単な説明】

第１図は本発明による自動回路テスタを示すブロック図
、第２図は第１図のデスクのインターリーブされた順次
データ・メモリーを示すブロック図、第３図は無順序お
よび順次ベクトルのデータのリストを生成する方法を説
明するフロー・チャート、第４図は第１図の装置に対す
る仮想ベクトル・フォーマットの図、第５図は本発明を
実施中のコンパイラの作動方法を説明するフロー・チャ
ート、第６図は本発明の実施中の後処理プロセッサの作
動方法を説明するフロー・チャート、および第７図は第
１図のテスタを用いる方法を示す状態アドレスおよび条
件を示すリストである。 １０・・・自動回路デスタ、１２・・・テスト中の回路
（ＣＵＴ）、１４・・・テスト・ヘット、１６・・・テ
スト・コンピュータ、１８・・・シーケンス・コントロ
ーラ、１９・・・第１のテスト・パターン・メモリー回
路、２０・・・第２のテスト・パターン・メモリー回路
、２１・・・マスター・クロック、２２・・・フォーマ
ット設定シスデム、２３・・・高周波数（ＨＦ）アナロ
グ・ソース、２４・・・アドレス・ゼネレータ、２６・
・・状態アドレス・バス、２８・・・シーケンス・マイ
クロコードＲＡＭ、２１）・・・クロック・マイクロコ
ードＲＡＭ、３０・・・第１のメモリー・マイクロコー
ドＲＡＭ、３２・・・第２のメモリー・マイクロコード
ＲＡＭ、３３・・・Ｔ設定マイクロコードＲＡＭ、３４
・・・ＨＦアナログ・マイクロコードＲＡＭ。 ７２・・・アドレス・ゼネレータ、７４・・・信号ＲＡ
Ｍ、７５．７６・・・ディジタル／アナログ（Ｄ／Ａ）
・コンバータ、７８・・・１６ビット・テスト・コンピ
ュータ・アドレス・バス、８２・・・データＲＡＭ、８
４・・・出力バッファ、８６・・・命令デコーダ、８８
−・・メモリー・アドレス／制御回路、９０・・・出力
バッファ、９４・・・順次メモリー、９５・・・Ｔ設定
ＲＡＭ、９８・・・カウンタ、１００・・・１６ビット
のアドレス・カウンタ／ラッチ、１０２・・・ダイナミ
ックＲＡＭ　（ＤＲＡＭ）制御ロジック、１０４・・・
６４Ｋ　ｘ　１６ビットＤ　ＲＡＭ、１０６・・・シフ
トレジスタ、１０８・・・シフトレジスタ、１１０・・
・データ・セレクタ／ラッチ、１１２・・・回線、１１
４・・・２４ビット・バス、１１５・・・Ｉ１０書込み
制御回線、１１６・・・Ｉ１０読出し制御回線、１１８
・・・メモリー・データ・イン回線、１３０・・・タイ
ミング・セット（Ｔ−セット）メモリー回路、＋３２・
・・タイミング・バス。 手 続 補 正 書 １、事件の表示 昭和６４年特許願第 フチ ２、発明の名称 自動回路テスタ制御システム ３゜ 補正をする者 事件との関係　　特許出願人 住所 名　称　　テラダイン・インコーポレ デッド 新大手町ビル ２０６区 ５、補正の対象 出願人の代表者者を記載した願書

Claims (1)

1. 【特許請求の範囲】 １、自動テスト装置におけるディジタル・テスト・パタ
   ーンの高速度制御を行なう装置において、 無順序ベクトルのデータを格納するデータ・ランダム・
   アクセス・メモリー（ＲＡＭ）を含む第１のメモリー回
   路を設け、該データＲＡＭは第１の格納容量を有し、 順次ベクトルのデータのブロックを格納する順次データ
   ・メモリーを含む第２のメモリー回路を設け、該順次メ
   モリーは前記第１の格納容量よりも大きな格納容量を有
   し、 前記データＲＡＭまたは前記順次データ・メモリーから
   データを受取り、該データを用いてテスト中の回路に対
   し入力を与えるフォーマツタ前記第１および第２のメモ
   リー回路を制御して、前記データＲＡＭまたは前記順次
   データ・メモリーからのデータを前記フォーマツタに対
   して選択的に経路付けするシーケンス・コントローラと を設けてなる装置。 ２、前記データＲＡＭがスタティックＲＡＭからなり、
   前記順次データ・メモリーが、それぞれ前記スタティッ
   クＲＡＭよりも遅い複数のダイナミックＲＡＭからなり
   、該ダイナミックＲＡＭは組合されて高速度のデータ転
   送を行なう出力を有する請求項１記載の装置。 ３、前記順次メモリーが、それぞれ前記各ダイナミック
   ＲＡＭの多重ビットの並行出力を受取り、かつ順次のシ
   フトレジスタ出力を生じるように接続されたシフトレジ
   スタを含み、 前記ダイナミックＲＡＭはそれぞれ、複数の隣接する順
   次ベクトルのデータの１つのビットと対応する多重ビッ
   ト・ワードを提供し、 前記データＲＡＭは、前記ダイナミックＲＡＭが高速度
   でデータを生じるようにプライムされることを可能にす
   るため、前記ブロックに対するよりも前にある順次ベク
   トルのデータを自らに格納するする請求項２記載の装置
   。 ４、前記シーケンス・コントローラが、順次アドレス・
   ゼネレータを含み、 前記第１のメモリー回路が、前記第１のメモリーに対す
   るマイクロコードでロードされかつ前記状態アドレス・
   バスからアドレスを受取るように接続された第１のマイ
   クロコードＲＡＭを含み、前記第１のメモリーに対する
   前記マイクロコードが、前記データＲＡＭにおいてソー
   ス付けを行なうかどうかについての命令を含み、 前記第２のメモリー回路が、前記第２のメモリーに対す
   るマイクロコードでロードされ、かつ前記状態アドレス
   ・バスからアドレスを受取るように接続される第２のマ
   イクロコードＲＡＭを含み、前記第２のメモリーに対す
   る前記マイクロコードが、ソース付けを行なうかどうか
   、ソース付けをどこから開始するか、およびソース付け
   のための準備についての命令を含み、前記第２のメモリ
   ー回路が、前記第２のマイクロコードＲＡＭから命令を
   受取るように接続された命令デコーダと、該デコーダに
   より制御される前記順次データ・メモリーに対するメモ
   リー・アドレス／制御回路および出力バッファとを含み
   、 順次アドレス・ゼネレータと接続された状態アドレス・
   バスを更に設ける請求項１記載の装置。 ５、順次ベクトルのデータの前記ブロックと対応するタ
   イミング・データのブロックを格納するタイミング設定
   メモリーを更に設け、 該タイミング設定メモリーは、前記フォーマツタに対し
   てタイミング・データを与える請求項１記載の装置。 ６、自動回路テスタにおけるディジタル・テスト・パタ
   ーンの高速度制御を行なう方法において、 無順序ベクトルおよび順次ベクトルを含む仮想ベクトル
   ・パターンを用意し、 第１のメモリー回路のデータＲＡＭに前記無順序ベクト
   ルのデータを格納し、かつ第２のメモリー回路の順次デ
   ータ・メモリーに順次ベクトルのデータのブロックを格
   納する命令を用意し、 前記無順序ベクトルの前記データを前記第１のメモリー
   回路の前記データＲＡＭにロードし、 前記順次ベクトルの前記データを前記第２のメモリー回
   路の前記順次データ・メモリーにロードし、 テスト中の回路に入力を与える際使用されるフォーマッ
   タへ前記データＲＡＭまたは前記順次データ・メモリー
   からデータを選択的に送るステップからなる方法。 ７、前記第１および第２のメモリー回路に対する第１お
   よび第２のマイクロコードを用意して、データがそれぞ
   れ前記自動回路テスタの状態バスにおけるアドレスに応
   答して前記データＲＡＭまたは前記順次データ・メモリ
   ーからソース付けされるようにし、 前記第１のマイクロコードを前記第１のメモリー回路に
   おける第１のマイクロコードＲＡＭにロードし、また前
   記第２のマイクロコードを前記第２のメモリー回路にお
   ける第２のマイクロコードＲＡＭにロードするステップ
   を更に含む請求項６記載の方法。 ８、前記データＲＡＭがスタティックＲＡＭを含み、 前記順次データ・メモリーが、それぞれ該スタティック
   ＲＡＭよりも遅い複数のダイナミックＲＡＭを含み、 前記順次データ・メモリーからの前記データのソース付
   けステップが、前記ダイナミックＲＡＭの出力を組合せ
   て高速度のデータ転送を行ない、前記ダイナミックＲＡ
   Ｍの多重ビット・ワードをシフトレジスタへ入力し、該
   多重ビット・ワードを一時に１ビットずつ出力し、前記
   シフトレジスタの順次ビット出力を組合せて高速度で多
   重ビット・ワード出力を得るステップを含み、 前記各ダイナミックＲＡＭが１対の前記シフトレジスタ
   を有し、各対のレジスタの一方が出力中他方のレジスタ
   が多重ビット・ワードを入力し、あるいはその反対であ
   り、 前記順次メモリーにおいて格納された順次データのブロ
   ックの前にある順次ベクトルのデータをロードして、前
   記ダイナミックＲＡＭが高速度でデータを生じるように
   プライムされることを可能にし、前記順次ベクトルのデ
   ータをロードする前記ステップが、順次データの前記デ
   ータ・ブロックの初めに対して前記ダイナミックＲＡＭ
   において始動アドレスを生成するステップを含み、該生
   成ステップは、状態アドレス・バスによりアドレス指定
   されるマイクロコードＲＡＭの隣接するアドレスに格納
   された前記始動アドレスの各部を組合せるステップを含
   む請求項６記載の方法。 ９、前記の命令を用意するステップが、 前記順次ベクトルのブロックを表わす順次テーブルを生
   成するステップを含み、該テーブルにおいて各エントリ
   が隣接する順次ベクトルのブロックと対応する請求項６
   記載の方法。 １０、順次テーブルを生成する前記ステップが更に、 前記順次テーブルの各エントリにおいて、 前記ブロックの第１のベクトルと対応する始動順次ベク
   トルと、前記ブロックにおける該順次ベクトルの数を表
   わすサイズ番号とを含み、前記仮想ベクトル・パターン
   からベクトルを検索し、 該ベクトルが無順序ベクトルであるか、 あるいは順次ベクトルであるかを判定し、 前記ベクトルが前記の順次ベクトルであるならば、該サ
   イズ番号を増分し、 前記ベクトルが前記無順序ベクトルでありかつ前記順次
   ベクトルの後最初の前記無順序ベクトルであるならば、
   前記サイズ番号を保管するステップを含み、 タイミング設定メモリーにタイミング・データのブロッ
   クを格納するステップを更に含み、該タイミング・デー
   タのブロックは順次ベクトルのデータの前記ブロックと
   対応し、前記順次データ・メモリーからのデータを選択
   的に経路付ける時、該タイミング・データを前記フォー
   マツタに与え、 命令を用意する前記ステップが、 前記順次テーブルを用いて、前記仮想ベクトル・パター
   ンを順次ブロックおよび無順序ブロックに分割するステ
   ップを含み、該分割ステップが状態番号を前記無順序ブ
   ロックにおけるベクトルに割当てるステップを含み、該
   状態番号は前記自動テスタの状態バスに与えられる状態
   アドレスと対応する請求項９記載の方法。