DE3613896A1 - Einrichtung und verfahren fuer die ein- oder ausgabe binaerer daten, insbesondere testdaten digitaler prueflinge - Google Patents

Description

Die Erfindung betrifft je eine Einrichtung für die se­ rielle und die parallele Ein- oder Ausgabe binärer Daten gemäß Oberbegriff des Anspruchs 1 bzw. 2. Ferner betrifft die Erfindung zugehörige Betriebsverfahren.

In Prüfautomaten zum Testen digitaler Prüflinge, in Lo­ gikanalystoren, digitalen Speicheroszilloskopen, Wortge­ neratoren und anderen bekannten Datenerfassungs- und Datenausgabegeräten mit hohen Anforderungen an die Da­ tentransferrate stößt letztere bei der seriellen Ein- oder Ausgabe eines Bitstroms in einen bzw. aus einem Datenspeicher an eine Obergrenze in Form der beschränk­ ten Rate des Zugriffs auf die adressierbaren Speicher­ plätze. Daraus erwachsen bei großem Datenanfall Zeit- und Wirtschaftlichkeitsprobleme, die sich häufig - z.B. beim seriellen Bitstrom von und zu einem Anschlußpin eines zu testenden digitalen Prüflings - grundsätzlich nicht durch Parallelisierung des Datentransfers auf dem gesamten Datenweg lösen lassen.

Da auch die Fälle, in denen eine parallele Datenübertra­ gung in Frage kommt, sich als Bündel serieller Datenströme auffassen lassen, besteht die übergeordnete Aufgabe der Erfindung daher in der Bereitstellung einer nach Anspruch 1 gattungsgemäßen Einrichtung und eines zugehörigen Be­ triebsverfahrens, die die Ein- oder Ausgabe eines seriel­ len Bitstroms in einen bzw. aus einem Datenspeicher mit einer über der maximalen Speicherzugriffsrate liegenden Bitrate ermöglichen.

Diese Aufgabe wird hinsichtlich der Einrichtung durch die kennzeichnenden Merkmale des Anspruchs 1, hinsicht­ lich des Betriebsverfahrens durch die kennzeichnenden Merkmale des Anspruchs 3 gelöst. Die Ansprüche 2 und 4 offenbaren vorteilhafte Erweiterungen der Einrichtung und des Verfahrens für den seriellen Datentransfer auf eine Einrichtung bzw. ein Verfahren für die parallele Ein- oder Ausgabe einer Mehrzahl binärer Datenströme.

Der Vorteil der Erfindung besteht in der Erhöhung der Bitrate eines in einen bzw. aus einem Datenspeicher fließenden seriellen Bitstroms auf ein Vielfaches der durch die Speicherzykluszeit beschränkten Speicherzu­ griffsrate. Mit der offenbarten Parallelanordnung kön­ nen z.B. Funktionstests an schnellen digitalen Prüf­ lingen mit beliebiger Anzahl externer Anschlüsse we­ sentlich beschleunigt werden. Umgekehrt ist es mit den erfindungsgemäßen Einrichtungen und Verfahren auch vorteilhaft möglich, bisherige Geschwindigkeitsanfor­ derungen beizubehalten und dafür kostengünstige lang­ samere Datenspeicher einzusetzen. Zwischen den beiden Extremen liegen weitere Abwägungs- und Optimierungs­ möglichkeiten, nämlich die kombinierte Veränderung der genannten Geschwindigkeits- und Kostenfaktoren.

Anhand eines in der Zeichnung dargestellten Ausführungs­ beispiels wird die Erfindung im folgenden näher erläu­ tert. Es zeigt:

Fig. 1 eine Einrichtung für die serielle Ein- oder Aus­ gabe eines binären Datenstroms in einen bzw. aus einem Datenspeicher;

Fig. 2 eine Einrichtung für die parallele Ein- oder Aus­ gabe einer Mehrzahl binärer Datenströme in eine bzw. aus einer entsprechenden Mehrzahl von Daten­ speichern:

Fig. 3 eine Einrichtung für schnelle Funktionstests an digitalen Prüflingen.

Die Anordnung nach Fig. 1 enthält einen Datenspeicher M, in den oder aus dem binäre Daten seriell über den seriel­ len Anschluß S z.B. von bzw. zu einem Anschlußpin eines digitalen Prüflings transferiert werden. Der Datenspeicher M verfügt über eine Anzahl adressierbarer Speicherplätze, die vermittels der Adressiereinheit A über den Adreßbus 6 aufrufbar sind, wobei die Adressiereinheit A ein linear zählender Adreßzähler sein oder nach anderen organisato­ rischen Gesichtspunkten die Adreßauswahl treffen kann. Die Zugriffsrate jedoch darf nicht über der vom Daten­ speicher M maximal verarbeitbaren Zugriffsrate liegen. Diese stellt ein wesentliches Leistungs (und Preis-) Kriterium des Datenspeichers M dar.

Die Adressiereinheit A löst immer dann einen Speicherzu­ griff aus, wenn an ihrem Takteingang 5 ein Taktsignal an­ kommt, welches von der im Taktgenerator C erzeugten Takt­ frequenz mittels eines Frequenzteilers D abgeleitet wird. Im vorliegenden Zusammenhang wird unter Speicherzugriff das Einschreiben binärer Daten in einen oder das Auslesen binärer Daten aus einem Speicherplatz verstanden.

Wenn nun zur Erzeugung eines seriellen Bitstroms der bi­ näre Datentransfer zwischen dem Datenspeicher M und dem seriellen Anschluß S durch sequentiellen Aufruf ein Bit breiter Speicherplätze erfolgt, ist die Transferrate zwangsläufig auf die maximale Speicherzugriffsrate be­ schränkt. Diese Schranke wird jedoch mit der Einrich­ tung nach Fig. 1 überwunden, indem die Wortbreite m der adressierbaren Speicherplätze größer als ein Bit gewählt wird, die binären Daten wortweise parallel zwischen dem Datenspeicher M und einem Schieberegister R der Bitstel­ lenzahl m transferiert werden und das Schieberegister R die binären Daten im Takt des Taktgenerators C bitweise über seinen seriellen Anschluß 4 empfängt bzw. ausgibt, wozu die Schieberichtung des Schieberegisters R der Da­ tenflußrichtung entspricht.

Erst nach dem Empfang bzw. der Ausgabe von m Bits über den seriellen Anschluß S erfolgt der nächste Speicherzu­ griff. Die Taktung der Adressiereinheit A über deren Takt­ eingang 5 geschieht deshalb um den Divisor der Wortbreite m langsamer als die Taktung des Schieberegisters R, wel­ ches über den Takteingang 2 mit der Taktfrequenz des Takt­ generators C versorgt wird. Die erforderliche Unterset­ zung der Taktfrequenz bewirkt der Frequenzteiler D. Von diesem gehen außer an die Adressiereinheit A auch an den Übergabe-/Übernahme-Eingang 3 des Schieberegisters R Takt­ impulse, die zeitgerecht jeweils nach Empfang bzw. Ausgabe von m Bits das Schieberegister zur Übergabe bzw. Übernahme eines m Bit breiten Datenwortes an den bzw. aus dem Daten­ speicher M über die Datenschnittstelle 7 veranlassen.

Die Schiebeeinrichtung des Schieberegisters R hat, wie oben gesagt, der Datenflußrichtung zu entsprechen, sie hängt also davon ab, ob die binären Daten in den Daten­ speicher M eingegeben oder aus ihm ausgegeben werden. Die Einrichtung nach Fig. 1 ist in dieser Hinsicht flexibel, indem über eine Wahleinrichtung B ein ent­ sprechendes Einstellsignal an den Richtungswahl-Eingang 1 des Schieberegisters R gelegt werden kann. Genausogut könnte die Einrichtung indes auch auf eine Datenfluß­ richtung spezialisiert sein.

Die erreichbare Arbeitsgeschwindigkeit (Bitrate) von Schieberegistern ist wesentlich höher als die maximale Zugriffsrate von Datenspeichern. Deshalb wird mit einer Einrichtung nach Fig. 1 am seriellen Anschluß S eine Datentransferrate erzielt, die bis zum m-fachen Wert der maximalen Zugriffsrate des Datenspeichers M beträgt. Der m-fache Wert wird erreicht, indem die Taktfrequenz des Taktgenerators C auf den m-fachen Wert der maximalen Zu­ griffsrate des Datenspeichers M angehoben wird, wonach die Adressiereinheit A, deren Taktfrequenz der m-te Teil der Taktfrequenz des Taktgenerators C ist, gerade wieder mit der maximalen Speicherzugriffsrate arbeitet. Eine unter dem Höchstwert liegende Arbeitsfrequenz ist selbst­ verständlich auch möglich.

Die beschriebene Einrichtung zum beschleunigten seriellen Datentransfer in einen bzw. aus einem Datenspeicher M läßt sich vorteilhaft auch für den parallelen Transfer mehrerer serieller Bitströme einsetzen. Zum Beispiel beim Testen eines digitalen Prüflings IC (siehe z.B. Fig. 3) mit einer Vielzahl externer Anschlüsse K 1, K 2, ..., Kk ist es erforderlich, mehrere Bitströme synchron an einen Teil dieser Anschlüsse K 1, K 2,..., Kk zu führen bzw. von einem Teil der Anschlüsse zu empfangen, d.h. Prüfmusterfolgen zu generieren und zu rezipieren. Dies hat möglichst schnell vor sich zu gehen, um bei der ge­ gebenen und weiter zunehmenden Komplexität integrierter Schaltkreise mit wirtschaftlichen Prüfzeiten auszukommen.

Fig. 2 zeigt eine solche Einrichtung zum parallelen Hoch­ geschwindigkeitstransfer von k seriellen Bitströmen, wo­ bei der Übersichtlichkeit halber unterstellt ist, daß alle k Bitströme dieselbe Datenflußrichtung aufweisen, welche über die Wahleinrichtung B zentral für alle k Schiebe­ register R 1, R 2,..., Rk einstellbar ist. Genausogut könn­ ten die Schieberichtungen der Schieberegister R 1, R 2,..., Rk jedoch individuell einstellbar oder gar nicht einstell­ bar, d.h. spezialisiert, sein.

Es sind k Datenspeicher-Schieberegister-Paare Mi/Ri (i=1, 2,..., k) zur parallelen Bewältigung der an den seriellen Anschlüssen S 1, S 2,..., Sk anfallenden seriel­ len Bitströme im Einsatz. Das Bündel der k seriellen Bit­ ströme wird zum Datenbus P zusammengefaßt. Jedes einzelne Datenspeicher-Schieberegister-Paar Mi/Ri (i=1, 2,..., k) arbeitet nach dem anhand Fig. 1 erklärten Prinzip zusam­ men. Um den Synchronismus der k Datenstränge in der Ein­ richtung nach Fig. 2 sicherzustellen, steuern der Takt­ generator C, der Frequenzteiler D sowie die Adressierein­ heit A zentral alle Datenspeicher-Schieberegister-Paare Mi/Ri (i=1, 2,..., k).

In der Anordnung nach Fig. 3 werden die auf dem Datenbus P transferierten Bitströme über die parallelen Testlei­ tungen T 1, T 2,..., Tk von und zu den Anschlüssen K 1, K 2,..., Kk des digitalen Prüflings IC geleitet. Dieser steckt in einer Fassung F einer Testvorrichtung, in deren Gehäuse G die beschriebene Datenein-/ausgabe-Elektronik unterge­ bracht sein kann.

Claims (4)

1. Einrichtung für die serielle Ein- oder Ausgabe binärer Daten, insbesondere Testdaten digitaler Prüflinge, in ei­ nen bzw. aus einem Datenspeicher, der eine Datenschnitt­ stelle, einen Adreßeingang sowie adressierbare Speicher­ plätze aufweist, wobei die binären Daten mit einer von einem Taktgenerator abgeleiteten Frequenz vermittels einer Adressiereinheit über die Datenschnittstelle des Daten­ speichers in die adressierbaren Speicherplätze eingebbar bzw. aus diesen ausgebbar sind, gekennzeich­ net durch folgende Merkmale:

• a) die Wortbreite (m) der adressierbaren Speicherplätze und der Datenschnittstelle (7) ist größer als ein Bit;
• b) die Datenschnittstelle (7) des Datenspeichers (M) ist an ein im Takt des Taktgenerators (C) arbeitendes Schieberegister (R) gekoppelt, dessen Bitstellenzahl der Wortbreite (m) der Speicherplätze und dessen Schieberichtung der Richtung des Datenflusses ent­ spricht und über dessen seriellen Anschluß (4) die binären Daten ein- bzw. ausgebbar sind;
• c) die Adressiereinheit (A) ist mit dem Taktgenerator (C) über einen Frequenzteiler (D) verbunden, der die Taktfrequenz des Taktgenerators (C) um den Divisor der Wortbreite (m) untersetzt;
• d) die Taktfrequenz des Taktgenerators (C) ist höher als die maximale Zugriffsrate des Datenspeichers (M) und höchstens gleich deren Produkt mit der Wortbreite (m).

2. Einrichtung für die parallele Ein- oder Ausgabe einer Mehrzahl binärer Datenströme, insbesondere Prüfmusterfol­ gen digitaler Prüflinge, in eine bzw. aus einer Mehrzahl von Datenspeichern, gekennzeichnet durch eine parallele Anordnung einer entsprechenden Mehrzahl (k) von Datenspeicher-Schieberegister-Paaren (M 1/ R 1,..., Mk/Rk) nach Anspruch 1, wobei diesen der Taktgenerator (C), der Frequenzteiler (D) und die Adressiereinheit (A) gemeinsam sind.

3. Verfahren für die serielle Ein- oder Ausgabe binärer Daten in einen bzw. aus einem Datenspeicher mittels einer Einrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die binären Daten zwischen dem Datenspeicher (M) und dem Schieberegister (R) mit durch die maximale Zugriffsrate des Datenspeichers (M) begrenz­ ter Transferrate wortweise parallel transferiert und am seriellen Anschluß (4) des Schieberegisters (R) mit ei­ ner Bitrate, die um den Faktor der Wortbreite (m) über der Transfer- und Zugriffsrate liegt, empfangen bzw. ausgegeben werden.

4. Verfahren für die parallele Ein- oder Ausgabe einer Mehrzahl binärer Datenströme in eine bzw. aus einer Mehr­ zahl von Datenspeichern mittels einer Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Verfahren nach Anspruch 3 in der entsprechenden Mehrzahl (k) parallel auf die einzelnen binären Daten­ ströme angewandt wird und diese durch zentrales Takten der Schieberegister (R 1, R 2,..., Rk) und zentrales Adres­ sieren der Datenspeicher (M 1, M 2,..., Mk) synchronisiert werden.