DE3930313C2 - - Google Patents

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DE3930313C2
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Description

Die Erfindung betrifft einen Vektorprozessor, nach dem Oberbegriff des Patentanspruch 1.
Für die Erhöhung der Leistung eines Supercomputers ist es im allgemeinen höchst effektiv, eine Mehrzahl von Pipelinerechen- und Logikeinheiten und eine Mehrzahl von Vektorregistern vorzusehen, damit die Vektordaten zwischen unzusammenhängenden Befehlen parallel verarbeitet werden und damit die parallel zu verarbeitenden Vektordaten von den Vektorregistern an die Pipelinerechen- und Logikeinheiten und von den Rechen- und Logikeinheiten an die Vektorregister schnell übertragen werden, so daß der Maschinenzyklus verringert wird.
Oftmals treten bei der Vektoroperation sich wiederholende Operationen auf. In einer solchen Wiederholoperation gibt es den Fall, in dem ein ein Vektoroperationsergebnis haltendes Vektorregister einen Operanden für die nächste Befehlsausführung liefert. Um eine das gleichzeitige Lesen der Operan­ dendaten und das Schreiben des Operationsergebnisses für das eine einzige logische Adresse besitzende Vektorregister erlaubende Verkettung zu ermöglichen, ist ein das Vektorregister aufbauendes RAM so gestaltet, daß es zwei unabhängig adressierbare Bankfelder aufweist, wobei eine der Banken sämtliche geradzahligen Elemente der Vektordaten hält, während die andere Bank sämtliche ungeradzahligen Elemente der Vektordaten hält, so daß für jede Bank eine Schreib- und eine Lesegeschwindigkeit erreicht wird, die der Taktfrequenz des Maschinenzyklus entspricht. Ein solcher Vektorprozessor ist aus JP-58-114274-A bekannt. Aus JP-59-77574-A ist ferner eine Hochgeschwindigkeitstechnik für Vektorregister, die keine Banken aufweisen, bekannt.
Wenn die Vektorregister mittels des 2-Banken-RAMs aufgebaut werden und das Lesen und Schreiben des RAMs mit der Taktfrequenz des Maschinenzyklus erfolgt, sind die die Taktfrequenz des Maschinenzyklus bestimmenden Faktoren die Schreibzeit (pitch) und die Lesezeit (pitch), d. h. die Adressenzugriffszeit des die Vektordaten haltenden RAMs. Genauer überwiegt der durch die Summe der Rüstzeit, der Schreibimpulsbreite und der Haltezeit definierte Schreibpitch bei der Festlegung der Taktfrequenz, da er im Adresseneingabefall 1,5mal so lang ist wie der Lesepitch. Diese Tendenz bleibt auch dann unverändert bestehen, wenn ein Ultrahochgeschwindigkeitsverbindungshalbleiter (GaAs, HEMT) verwendet wird, da sie eine Eigenschaft der Speicherschaltung ist. Wie aus dem obenerwähnten Stand der Technik ersichtlich, ist es andererseits für die Erhöhung der Leistung des Vektorprozessors wesentlich, die Taktfrequenz des Maschinenzyklus zu erhöhen. In den die 2-Banken-RAMs aufweisenden Vektorregistern des Standes der Technik ist jedoch die Schreibtaktfrequenz gleich der Lesetaktfrequenz. Wenn daher der Lesepitch schneller als die Taktfrequenz ist, während der Schreibpitch langsamer als die Taktfrequenz ist, so stellt der Schreibpitch einen wichtigen Faktor dar, der eine Begrenzung für die Erhöhung der Taktfrequenz des Maschinenzyklus darstellt. Insbesondere in einem Ultrahochgeschwindigkeits-RAM mit einer Zugriffszeit von weniger als 1 Nanosekunde kann der Lesepitch nicht wirksam ausgenutzt werden.
In der US-PS 47 55 931 ist ein Vektorprozessor beschrieben, dessen Vektorregister jeweils aus zwei unabhängig voneinander adressierbaren Speicherbänken bestehen. Im Gegensatz zur vorliegenden Erfindung haben diese Speicherbänke eine Speicherkapazität eines vollständigen Vektors. Zur Erzielung eines mit der vorliegenden Erfindung vergleichbaren Arbeitsergebnisses ist deshalb ein doppelt so großer Aufwand an Speicherbänken erforderlich.
Der Erfindung liegt die Aufgabe zugrunde, bei einem Vektorprozessor, dessen Vektorregister aus zwei unabhängig voneinander adressierbaren Speicherbänken bestehen, die in abwechselnder Weise gerade- und ungeradzahlige Elemente eines Vektors speichern, die Vektorverarbeitungszeit zu verkürzen.
Gelöst wird diese Aufgabe durch die im Patentanspruch 1 angegebenen Merkmale.
Zweckmäßige Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Für die Festlegung der Taktfrequenz zum Lesen und Schreiben der Vektordaten ist ein Taktzeitsteuerungsregister vorgesehen, das auf eine Zykluszeit, die dem für die in einem Schreibmodus befindliche Vektorregisterbank verwendeten Schreibpitch des RAMs entspricht, und auf eine Zykluszeit, die dem Lesepitch des in einem Lesemodus befindlichen RAMs entspricht, einstellbar ist.
Für die Umwandlung der Zykluszeit der an das und vom RAM gelieferten Vektordaten in die Taktfrequenz des Maschinenzyklus des Vektorprozessors ist für ein Schreibdaten-Auffangflipflop und für ein Lesedaten-Auffangflipflop des RAMs ein Phasenumwandlungs-Auffangflipflop vorgesehen. Ferner ist für die Steuerung der an ein Auffangflipflop in einer Großintegrationsschaltung (LSI) der Vektorregister zu liefernden Taktzeit eine variable Verzögerungsschaltung vorgesehen, die von außerhalb der LSI steuerbar ist.
Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Bezug auf die Zeichnungen näher erläutert; es zeigt
Fig. 1 ein Blockschaltbild des detaillierten Aufbaues eines Vektorregisters;
Fig. 2 ein Impulsdiagramm zur Erläuterung der Operation des Vektorregisters;
Fig. 3 ein Impulsdiagramm des Taktes, der die Operation des Vektorregisters bestimmt;
Fig. 4 ein Blockschaltbild des Zeitsteuerungsgenerators; und
Fig. 5 ein Blockschaltbild des Gesamtaufbaus des erfindungsgemäßen Vektorprozessors.
Der Vektorprozessor, wie er in Fig. 5 und ausschnittsweise in den Fig. 1 und 4 gezeigt ist, besitzt ein Vektorregister 101, Selektoren 102 und 103, Pipelinerechen- und Logikeinheiten 106, einen Hauptspeicher (HS) 109, Vektorladepipelines 110, Vektorspeicherpipelines 111, eine Schreibsteuerschaltung 112, eine Lesesteuerschaltung 115, Schreibadressenzähler (WA-Zähler) 118, Leseadressenzähler (RA-Zähler) 119, Selektoren 120, 121, 125, 131 und 132, eine A-RAM-Bank 122, eine B-RAM-Bank 123, Pitch-Steuerschaltungen 124 und 124a, 124b, 124c, ein A-Bank-Adressenregister (AAD) 126, ein B-Bank-Adressenregister (BAD) 127, ein Datenregister (WDATA) 128, Phasenumwandlungs-Datenregister (WDATAA, WDATAB) 128a bzw. 128b, Auffangflipflops 129, 130, 136 und 137, ein Phasenumwandlungsdatenregister (RDATA) 138 und Datenregister (RDATAA, RDATAB) 138a bzw. 138b.
In Fig. 5 ist der Gesamtaufbau des Systems gezeigt, in dem die Vektorregister in einem Vektorprozessor eingebaut sind. Der in Fig. 5 gezeigte Vektorprozessor weist Vektorregister 101 (VR 0-VR 31), einen eine Schaltmatrixlogik verwendenden Selektor (DIST) 102, einen eine Schaltmatrixlogik verwendenden Selektor (SEL) 103, Pipelinerechen- und Logikeinheiten 106, Vektorladepipelines 110, eine Vektorspeicherpipeline 111 und einen Hauptspeicher (HS) 109 auf. Die Vektorregister 101 weisen eine A-RAM-Bank 122, die die geradzahligen Elemente der Vektordaten hält, eine B-RAM-Bank 123, die die ungeradzahligen Elemente der Vektordaten hält, einen WA-Zähler 118 zur Erzeugung der Schreibadressen für die zwei RAM-Banken, einen RA-Zähler 119 zur Erzeugung der Leseadressen, einen Selektor 120 für die A-RAM-Bank 122, der die von den Zählern erzeugten Adressen in Zykluszeiten, die dank der Pitch-Steuerschaltung 124 dem Schreibpitch und dem Lesepitch des RAMs entsprechen, auswählt, einen Selektor 121 für die B-RAM-Bank 123, der eine ähnliche Funktion hat, und einen Selektor 125, der die von den Banken gelieferten Daten mit einer Geschwindigkeit auswählt, die dank der Pitch-Steuerschaltung 124 dem RAM-Lesepitch entspricht, auf. Das Vektorregister 101 kann 128 Vektorelemente halten. Das Schreibsteuersignal 113 von der Schreibsteuerschaltung 112 und das Lesesteuersignal 116 von der Lesesteuerschaltung 115 werden mit der Taktfrequenz des Maschinenzyklus und mit einer gegenseitigen Phasenverschiebung einer halben Periode an das Vektorregister 101 geliefert. Während des Betriebs des Vektorprozessors werden die Vektorregister 101 durch parallele Kommandos gesteuert.
Der DIST 102 wählt die über eine Operationsergebnisausgabeleitung 108 von der Pipelinerechen- und Logikeinheit 106 gesendeten Vektordaten und die vom HS 109 gelesenen und über die Vektorladepipeline 110 gesendeten Vektordaten aus. Die die Vektordaten auswählenden Selektoren arbeiten mit der Taktfrequenz des Maschinenzyklus; die Anzahl der vorgesehenen Selektoren entspricht der Anzahl der vorgesehenen Vektorregister 101, genauer sind 32 Selektoren vorgesehen, obwohl diese nicht in Fig. 5 gezeigt sind. Während des Betriebes des Vektorprozessors werden die Vektordaten an denjenigen Schreibdatenbus 104 ausgegeben, der dem Vektorregister 101 entspricht, das durch das von der Schreibsteuerschaltung 112 ausgegebene Vektorregister-Auswahlsignal 114 bezeichnet wird. Der SEL 103 hat einen solchen logischen Aufbau, daß er die über die 32 Busse 105, die mit dem Vektorregister 101 verbunden sind und mit der Taktfrequenz des Maschinenzyklus arbeiten, gelesenen Vektordaten für die Ausgabebusse 107, die mit den Pipelinerechen- und Logikeinheiten 106 und mit der für die Speicherung der Vektordaten im HS 109 verwendeten Vektorspeicherpipeline 111 verbunden sind, auswählt. Während des Vektorprozessorbetriebes werden die Vektordaten von demjenigen Lesedatenbus 105, der dem Vektorregister 101 entspricht, das durch das von der Lesesteuerschaltung 115 gelieferte Vektorregister-Auswahlsignal 117 bezeichnet wird, an diejenige Pipelinerechen- und Logikeinheit 106, die durch das im Vektorregister-Auswahlsignal 117 enthaltene Kommando bezeichnet wird, und an den Ausgabebus an die Vektorspeicherpipeline 111 geschickt.
Das Gesamtkonzept der Verarbeitung des in Fig. 5 gezeigten Vektorprozessors ist dem Gesamtkonzept des aus dem Stand der Technik bekannten Vektorprozessors ähnlich, der in JP-58-11427-A in Fig. 6 dargestellt ist; folglich wird dessen Erläuterung weggelassen. Das Vektorregister 101 weist physikalisch einen Hybridhalbleiterchip auf, der ein Ultra­ hochgeschwindigkeits-RAM und eine Zufallslogik besitzt.
In Fig. 1 sind Einzelheiten eines Vektorregisters 101-0, welches eines der 32 Vektorregister 101 VR 0-VR 31 ist, gezeigt. In Fig. 2 ist ein Impulsdiagramm zur Erläuterung der Operation des Vektorregisters 101-0 von Fig. 1 gezeigt.
(1) Takt
Der an das Vektorregister 101-0 gelieferte Takt besitzt als Grundlage einen Takt T 01, der, wie in Fig. 3 gezeigt, die gleiche Taktfrequenz wie der Maschinenzyklus besitzt, und ein TSEL-Signal, das um Δt vor den Zeitpunkten t₀, t₁, . . . , an denen die T 01-Phase einen HOHEN Pegel annimmt, geschaltet wird und dessen Periode zweimal so lang ist wie die Periode der Taktfrequenz. Die Taktphasen T 0, T 0D, T 1, T 01A, T 01B, T 1D und T 1DD sind Taktzeitsteuerungen, die in der LSI des Vektorregisters 101-0 erzeugt werden. Der Taktzeitsteuerungsgenerator ist in der LSI enthalten, obwohl dies im Vektorregister 101-0 von Fig. 1 nicht gezeigt ist.
In Fig. 4 ist ein Taktzeitsteuerungsgenerator gezeigt, an den die Taktphasen T 01 und TSEL geliefert werden. Die in Fig. 3 gezeigten Taktphasen T 0, T 1, T 01A, T 01B, T 0D, T 1D und T 1DD werden durch die in Fig. 4 gezeigte Schaltung erzeugt. Nun wird die genaue Operation dieser Schaltung erläutert.
Die T 01-Taktphase (die im folgenden kurz mit T 01 bezeichnet wird) wird über ein Eingangsverstärkergate 201 an die UND-Gatter 203 und 204 geliefert. Die TSEL-Taktphase (die im folgenden kurz mit TSEL bezeichnet wird), die ein Auswahlsignal für T 01 darstellt, wird über ein Eingangsverstärkergate 202 an das UND-Gatter 203 geliefert, wenn sie der Positiv-Ausgabe entspricht, während sie an das UND-Gatter 204 geliefert wird, wenn sie der Negativ-Ausgabe entspricht. Folglich erzeugen die UND-Gatter 203 und 204 Takte, die einen zeitlichen Abstand besitzen, der zweimal so lang ist wie die Taktfrequenz des Maschinenzyklus; ein internes Verstärkergate 205 erzeugt daraus die T 0-Taktphase (die im folgenden kurz mit T 0 bezeichnet wird), während ein internes Verstärkergate 206 die T 1-Taktphase (die im folgenden kurz mit T 1 bezeichnet wird) erzeugt; diese beiden Taktphasen werden an die Auffangflipflops in der Großintegrationsschaltung (LSI) geliefert. T 0 und T 1 besitzen eine gegenseitige Phasenverschiebung, die gleich einer halben Periode ihres Zyklus ist. Über ein Verstärkergate 207 wird T 01 außerdem an die Auffangflipflops in der LSI geliefert. Die T 01A-Taktphase (die im folgenden kurz mit T 01A bezeichnet wird) wird erzeugt, indem das Signal T 0D; das durch die Verzögerung von T 0 um die Zeit dt₀ mittels einer Verzögerungsschaltung 208 erzeugt wird, mit dem Signal T 1 über ein ODER-Gatter 209 kombiniert wird. T 01A wird über ein Verstärkergate 210 an die Auffangflipflops in der LSI geliefert. Über ein Verstärkergate 220 wird T 0D an die Auffangflipflops in der LSI geliefert. Die T 01B-Taktphase (die im folgenden kurz mit T 01B bezeichnet wird) wird erzeugt, indem T 01A um die Zeit dt₁ mittels einer Verzögerungsschaltung 212 verzögert wird; T 01B wird über ein Verstärkergate 213 an die Auffangflipflops in der LSI geliefert. Die Verzögerungszeiten der Verzögerungschaltungen 208 und 212 sind über externe Anschlußstifte der LSI steuerbar, obwohl diese nicht gezeigt sind. Die Verzögerungszeiten dt₀ und dt₁ werden über die Eingangsverstärkergates 211 und 214 von einem T 0-Ver­ zögerungssteueranschlußstift bzw. von einem T 01B-Verzöge­ rungssteueranschlußstift gesteuert. Die T 1D-Taktphase (die im folgenden kurz mit T 1D bezeichnet wird) wird dadurch erzeugt, daß T 1 um die Zeit dt₀ mittels einer Verzögerungsschaltung 215 verzögert wird; T 1D wird über ein Verstärkergate 216 an die Auffangflipflops in der LSI geliefert. Die T 1DD-Taktphase (die im folgenden kurz mit T 1DD bezeichnet wird) wird dadurch erzeugt, daß T 1D um die Zeit dt₁ mittels der Verzögerungsschaltung 218 verzögert wird; T 1DD wird über ein Verstärkergate 219 an die Auffangflipflops der LSI geliefert. Die Verzögerungszeit der Verzögerungsschaltung 215 ist steuerbar, obwohl dies nicht gezeigt ist. Insbesondere ist die Verzögerungszeit dt₀ von einem T 1-Verzögerungssteue­ rungsanschlußstift über ein Eingangsverstärkergate 217 steuerbar. Die Verzögerungszeit dt₁ muß gleich einer Zeit gesetzt werden, die den Lesepitch des Hochgeschwindigkeits-RAMs erfüllt. Andererseits muß die Verzögerungszeit dt₀ so festgesetzt werden, daß die Summe der Taktfrequenz des Maschinenzyklus tc und der Verzögerungszeit dt₀, also tc + dt₀, den Schreibpitch des RAMs erfüllt. Wie in Fig. 3 gezeigt, ist die Taktfrequenz des Maschinenzyklus, der durch die Zeitdifferenz t₁-t₀ definiert ist, durch dt₀ + dt₁ gegeben.
(2) Pitch-Steuerschaltungen 124a, 124b und 124c
Die Pitch-Steuerschaltung 124a weist ein Auffangflipflop PIKOEA 124a -0, das vom Takt T 0 getrieben wird, ein Auffangflipflop PIKOLA 124a -1, das vom Takt T 1D getrieben wird, und ein E-ODER-Gatter 124a -2, das die Ausgaben der beiden Auffangflipflops einer exclusiven ODER-Verknüpfung unterzieht, auf. Die Ausgabe des E-ODER-Gatters 124a -2 wird als Pitchsignal 124a -3 verwendet. Im Betrieb erzeugt bei Zuführung des PIKOA-Signals 139a an das Auffangflipflop PIKOEA 124a -0 ein mit dem T 0-Takt synchronisiertes Signal, das einen Zyklus besitzt, der zweimal so lang ist wie der Maschinenzyklus. Dieses Signal und ein dazu eine Zeitdifferenz von tc + dt₀ aufweisendes Signal vom Auffangflipflop PIKOLA 124a -1 werden durch das E-ODER-Gatter 124a -2 einer exclusiven ODER-Verknüpfung unterzogen, so daß das in Fig. 2 gezeigte Signal EOR 124a -3 erzeugt wird.
Die Pitch-Steuerschaltung 124b weist ein Auffangflipflop PIKOEB 124b -0, das vom Takt T 1 getrieben wird, ein Auffangflipflop PIKOLB 124b -1, das vom Takt T 0D getrieben wird, und ein E-ODER-Gatter 124b -2, das die Ausgaben der beiden Auffangflipflops einer exclusiven ODER-Verknüpfung unterzieht, auf. Die Ausgabe des E-ODER-Gatters 124b -2 wird als Pitchsignal 124b -3 verwendet. Im Betrieb erzeugt bei Zuführung des PIKOB-Signals 139b das Auffangflipflop PIKOEB 124b -0 ein mit dem Takt T 1 synchronisiertes Signal, das einen Zyklus besitzt, der zweimal so lang ist wie der Maschinenzyklus. Dieses Signal und ein dazu einen vom Auffangflipflop PIKOLB 124b -1 erzeugten Zeitunterschied von tc + dt₀ aufweisendes Signal werden durch das E-ODER-Gatter 124b -2 einer exclusiven ODER-Verknüpfung unterzogen, so daß das in Fig. 2 gezeigte Signal EOR 124b -3 erzeugt wird.
Die Pitch-Steuerschaltung 124c weist ein Auffangflipflop PIKOEC 124c -0, das vom Takt T 0 getrieben wird, ein Auf­ fangflipflop PIKOLC 124c -1, das vom Takt T 1 getrieben wird und ein E-ODER-Gatter 124c -2, das die Ausgaben dieser beiden Auffangflipflops einer exclusiven ODER-Verknüpfung unterzieht, auf. Die Ausgabe des E-ODER-Gatters 124c -2 wird als Pitchsignal 124c -3 verwendet. Im Betrieb erzeugt bei Zuführung des PIKOA-Signals 139a das Auffangflipflop PIKOLC 124c -1 ein mit dem Takt T 0 synchronisiertes Signal, das einen Zyklus besitzt, der zweimal so lang ist wie der Maschinenzyklus. Dieses Signal und ein dazu einen durch das Auffangflipflop PIKOLC 124c -1 erzeugten Zeitunterschied von tc aufweisendes Signal werden durch das E-ODER-Gatter 124c -2 einer exclusiven ODER-Verknüpfung unterzogen, so daß das in Fig. 2 gezeigte Signal EOR 124c -3 erzeugt wird.
(3) Schreibadressenzähler (WA-Zähler) 118
Der die Schreibadresse des RAM erzeugende WA-Zähler 118 weist ein Auffangflipflop WINC 118-0, das vom Takt T 0 getrieben wird, eine +1-Inkrementierschaltung 118-1 und ein 6-Bit-Adressenregister WAC 118-2, das vom Takt T 0 getrieben wird, auf. Der WA-Zähler 118 löscht das Adressenregister WAC 118-2, obwohl dies nicht gezeigt ist. Während des Vektorprozessorbetriebes werden die Adreßdaten durch das von der Schreibsteuerschaltung 112 gelieferte Schreibsteuersignal 113, etwa das in Fig. 2 gezeigte Signal WINC 118-0, hochgezählt, im Adressenregister WAC 118-2 gesetzt und als WA-Zähler-Adreßdaten 118-3 verwendet.
(4) Leseadressenzähler (RA-Zähler) 119
Der die Leseadressen des RAM erzeugende RA-Zähler 119 weist ein Auffangflipflop RINC 119-0, das vom Takt T 1 getrieben wird, eine +1-Inkrementierschaltung 119-1 und ein 6-Bit-Adressenregister RAC 119-2, das vom Takt T 1 getrieben wird, auf. Der RA-Zähler 119 löscht das Adressenregister RAC 119-2, obwohl dies nicht gezeigt ist. Während des Vektorprozessorbetriebes werden die Adreßdaten durch das von der Lesesteuerschaltung 115 gelieferte Lesesteuersignal 116, etwa das in Fig. 2 gezeigte Signal RINC 119-0, hochgezählt, im Adressenregister RAC 119-2 gesetzt und als RA-Zähler- Adreßdaten 119-3 ausgegeben.
(5) Selektor 120
Der die Adreßdaten der A-RAM-Bank 122 wählende Selektor 120 wählt die WA-Zähler-Adreßdaten 118-3, wenn das PITCH-Signal EOR 124a -3 "0" ist, während er die RA-Zähler-Adreßdaten 119-3 wählt, wenn das PITCH-Signal EOR 124a -3 "1" ist, wie in Fig. 2 gezeigt. Ferner wird die Ausgabe des Selektors 120 an das 6-Bit-A-Bank-Adressenregister AAD 126, das vom Takt T 01A getrieben wird, und als A-RAM-Bank-Adreßdatensignal 126-0 an die A-RAM-Bank 122 geliefert.
(6) Selektor 121
Der die Adreßdaten der B-RAM-Bank 123 auswählende Selektor 121 wählt die WA-Zähler-Adreßdaten 118-3, wenn das PITCH-Signal EOR 124b -3 "0" ist, während er die RA-Zähler-Adreßdaten 119-3 wählt, wenn das PITCH-Signal EOR 124b -3 "1" ist, wie in Fig. 2 gezeigt. Ferner wird die Ausgabe des Selektors 121 an das 6-Bit-B-Bank-Adressenregister BAD 127, das vom Takt T 01B getrieben wird, und als B-RAM-Bank-Adreßdatensignal 127-0 an die B-RAM-Bank 123 geliefert.
(7) Schreibdaten
Die Schreibdaten werden über den Schreibdatenbus 104 geliefert und dem Register WDATA 128, das vom Takt T 01 getrieben wird, zugeführt. Ferner wird das Ausgangssignal des Registers WDATA 128 über das Phasenumwandlungsdatenregister WDATAA 128a für die A-RAM-Bank 122, das vom Takt T 1 getrieben wird, und über den Dateneingabebus (DI-Bus) 128a -0 an die A-RAM-Bank 122 geliefert. Außerdem wird das Ausgangssignal des Registers WDATA 128 über das Phasenumwandlungsdatenregister WDATAB 128b für die B-RAM-Bank 123, das vom Takt T 0 getrieben wird, und über den Dateneingabebus (DI-Bus) 128b -0 an die B-RAM-Bank 123 geliefert.
(8) Schreibfreigabesteuerschaltung (WE-Steuerschaltung)
Für jedes Vektorregister 101 ist eine WE-Steuerschaltung vorgesehen, die so gesteuert wird, daß die Vektorregister 101 von der Schreibsteuerschaltung 112 durch ein Kommando parallel betrieben werden. Die WE-Steuerschaltung weist ein Auffangflipflop WEF 129, das vom TaktT 0 getrieben wird, ein Auffangflipflop WES 130, das vom Takt T 1 getrieben wird, einen Selektor 131, einen Selektor 132, ein Schreibmodus- Auffangflipflop WTMDA 133 der A-RAM-Bank 122, das vom Takt T 01A getrieben wird, ein Schreibmodus-Auffangflipflop WTMDB 134, das vom Takt T 01B getrieben wird, einen Schreibimpuls­ generator 135a, der den Anstieg des Taktes T 1D so verzögert, daß die Schreibrüstzeit des RAMs mit der Impulsbreite des T 1D-Taktes überlappt, um die Impulsbreite der A-RAM-Bank- Schreibfreigabe und der Schreibhaltezeit zu erzeugen, einen Schreibimpulsgenerator 135b, der den Anstieg des Taktes T 0 verzögert, um die B-RAM-Bank-Schreibfreigabe zu erzeugen, und UND-Gatter 136 und 137, die jeweils die entsprechenden Schreibmodi und jeden der Ausgangsimpulse des entsprechenden Schreibimpulsgenerators 135a bzw. 135b einer UND-Verknüpfung unterziehen, auf. Während des Vektorprozessorbetriebes wählt der Selektor 131 die Ausgabe des Auffangflipflops WEF 129, wenn das PITCH-Signal 124a -3 "0" ist, während der Selektor 132 die Ausgabe des Auffangflipflops WES 130 wählt, wenn das PITCH-Signal 124b -3 "0" ist, wie in Fig. 2 gezeigt. Während des Betriebs dient das zum Halten der geradzahligen Elemente der Vektordaten erzeugte Schreibsteuersignal 113-0 zur Steuerung des WE-Signals 136a, das an die A-RAM-Bank 122 geliefert wird. Ferner dient das zum Halten der ungeradzahligen Elemente der Vektordaten erzeugte Schreibsteuersignal 113-1 zur Steuerung des WE-Signals 136b, das zur B-RAM-Bank 123 geliefert wird.
(9) Lesedaten
Während des Vektorprozessorbetriebs liefert die A-RAM-Bank 122 die Datenausgabe 122-0 der A-RAM-Bank 122 an das Datenregister RDATAA 138a, das vom Takt T 1 getrieben wird, wenn das A-Bank-Adressenregister AAD 126 die Leseadreßdaten enthält. Die Datenausgabe 122-0 wird vorübergehend gehalten und dann an das Phasenumwandlungsdatenregister RDATA 138, das vom Takt T 01 getrieben wird, geliefert. Wenn das B-Bank- Adressenregister BAD 127 die Leseadreßdaten enthält, wird die Datenausgabe 123-0 der B-RAM-Bank 123 vorübergehend im Datenregister TDATAA 138b, das vom Takt T 1DD getrieben wird, gespeichert, anschließend wird die Ausgabe dieses Datenregisters an das Phasenumwandlungsdatenregister RDATA 138, das vom Takt T 01 getrieben wird, geliefert. Wenn sich das Banken-RAM im Lesebetrieb befindet, empfängt der Selektor 125 das Ausgangssignal EOR 124c -3 der Pitch-Steuerschaltung 124c, um die Ausgabe des entsprechenden Datenregisters 138a oder 138b auszuwählen. Die Ausgabedaten des Phasenumwand­ lungsdatenregisters RDATA 138 werden an den Vektorregisterlesedatenbus 105 geliefert.
(10) RAM-Register
Zwei Ultrahochgeschwindigkeits-RAMs, die jeweils eines der Vektorregister 101 bilden, sind so angeordnet, daß sie bei gleichen Adreßdaten dasselbe Vektordatenelement darstellen. Die A-RAM-Bank 122, die die geradzahligen Elemente sämtlicher Vektordaten hält, wird durch die Ausgabe 126-0 des A-Bank-Adressenregisters AAD 126 adressiert. Die B-RAM-Bank 123, die sämtliche ungeradzahligen Elemente der Vektordaten hält, wird durch die Ausgabe 123-0 des B-Bank-Adressenregisters BAD 127 adressiert.
Nun wird mit Bezug auf Fig. 2 das Gesamtkonzept des Betriebs des in Fig. 1 gezeigten Vektorregisters 101 erklärt. In Fig. 2 ist die Verkettungsverarbeitung erläutert, durch die das Schreiben und das Lesen der Vektordaten parallel ausgeführt wird. Es wird angenommen, daß die Zahl der Vektorelemente 4 beträgt und daß diese mit e₀, e₁, e₂ und e₃ bezeichnet werden.
Zum Schreibzeitpunkt t₀ wird ein Löschsignal W₀ vom WA-Zähler 118 an das Auffangflipflop WINC 118-0 des WA-Zählers 118 ausgegeben. Da das Löschsignal W₀ durch den Selektor 120 gewählt wird, während das Pitchsignal EOR 124a -3 "0" ist, hat es die Dauer tc + dt₀ und wird an das A-Bank-Adressenregister AAD 126 geliefert; die Ausgabe dieses Registers wird als Adresse AW₀ zwischen dem Zeitpunkt t₁ und dem Zeitpunkt t₂ + dt₀ an die A-RAM-Bank 122 geliefert. Ferner wird das Schreibsignal WT₀ zum Zeitpunkt t₀ an das Auffangflipflop WEF 129 geliefert, damit in die A-RAM-Bank 122 geschrieben werden kann; es wird vom Selektor 131 ausgewählt, wenn EOR 124a -3 "0" ist. Daher besitzt es die Dauer tc + dt₀ und wird an das Auffangflipflop WTMDA 133 geliefert. Ferner wird durch die Ausgabe des Auffangflipflops WTDMA 133 das Schreibsignal WT₀ zwischen dem Zeitpunkt t₁ und dem Zeitpunkt t₂ + dt₀ bestätigt. Durch das UND-Gatter 136 wird das Schreibsignal WT 0 und der Ausgangsimpuls des Schreibimpulsgenerators 135a einer UND-Verknüpfung unterzogen, woraufhin das Ergebnis als Schreibfreigabe WE 136a zwischen dem Zeitpunkt t₁ und dem Zeitpunkt t₂ + dt₀ an die A-RAM-Bank 122 geliefert wird. Ferner werden die Schreibvektordaten e₀ zum Zeitpunkt t₀ an das Register WDATA 128 geliefert, dessen Ausgabe für die Dauer t₁ - t₀ positiv ist. Dann werden die Ausgangsdaten an das Register WDATAA 128a geliefert, dessen Ausgabe während der Zeitspanne t₃ - t₁ positiv ist. Die Vektordaten e₀, die das erste geradzahlige Element der Vektordaten darstellen, werden während der Zeitperiode zwischen dem Zeitpunkt t₁ und dem Zeitpunkt t₂ + dt₀ in die A-RAM-Bank 122 geschrieben.
Nun wird der Ablauf für die B-RAM-Bank 123 erläutert. Da das Signal W₀ vom Selektor 121 gewählt wird, wenn EOR 124b -3 "0" ist, besitzt es die Zeitdauer t₂ - t₁ und wird an das B-Bank-Adressenregister BAD 127 geliefert. Die Ausgabe dieses Registers wird als Adresse BW₀ zwischen dem Zeitpunkt t₁ + dt₁ und dem Zeitpunkt t₃ an die B-RAM-Bank 123 geliefert. Ferner wird zum Zeitpunkt t₁ das Schreibsignal WT 1 an das Auffangflipflop WES 130 geliefert, damit in die B-RAM-Bank 123 geschrieben werden kann; es wird vom Selektor 132 ausgewählt, solange EOR 124b -3 "0" ist. Daher erstreckt sich seine Dauer zwischen den Zeitpunkten t₁ und t₂ + dt₀ und wird an das Auffangflipflop WTMDB 134 geliefert. Das Schreibsignal WT 1, das die Ausgabe des Ausgangsflipflops WTMDB 134 darstellt, ist zwischen dem Zeitpunkt t₁ + dt₁ und dem Zeitpunkt t₃ positiv. Es wird durch das UND-Gatter 137 zusammen mit dem Ausgangsimpuls des Schreibimpulsgenerators 135b einer UND-Verknüpfung unterzogen. Das Ergebnis wird während der Zeitperiode zwischen dem Zeitpunkt t₁ + dt₁ und dem Zeitpunkt t₃ als Schreibfreigabe WE 137b an die B-RAM-Bank 123 geliefert. Ferner werden zum Zeitpunkt t₁ die Schreibvektordaten e₁ an das Register WDATA 128 geliefert, dessen Ausgabe für die Dauer t₃ - t₂ positiv ist. Die Ausgangsdaten dieses Registers werden an das Register WDATAB 128b geliefert, dessen Ausgabe wiederum während der Zeitperiode zwischen dem Zeitpunkt t₁ + dt₁ und dem Zeitpunkt t₃ + dt₁ positiv ist. Folglich werden die Vektordaten e₁, die das erste ungeradzahlige Element der Vektordaten darstellen, während der Periode zwischen den Zeitpunkten t₁ + dt₁ und t₃ in die B-RAM-Bank 123 geschrieben. Genauso werden für die Schreibvektordaten e₂ und e₃ die Aufwärtszählsignale W₁ und W₂ des WA-Zählers 118 an das Auffangflipflop des WINC 118-0 des WA-Zählers 118 als Adressen AW₁ und AW₂ der A-RAM-Bank 122 bzw. als Adressen BW₁ und BW₂ der B-RAM-Bank 123 geliefert. WT₂ und WT₃ sind die Schreibfreigaben zum Schreiben von e₂ und e₃. Dieser Fall kann allgemein beschrieben werden, wenn WTn dem Auffangflipflop WEF 129 (n = 2) bzw. dem Auffangflipflop WES 130 (n = 3) zugeordnet wird und wenn die Zeit zur Eingabe an das Auffangflipflop WES 130 gleich tn-1 gesetzt wird, wobei en e₂ und e₃ darstellt, wobei WTn WT₂ und WT₃ darstellt und wobei tn den Zeitpunkt darstellt, zu dem en in das Register WDATA 128 geladen wird.
Andererseits werden die Vektordaten e₀, e₁, e₂ und e₃ gelesen, indem zum Zeitpunkt t₁ ein Löschsignal R₀ des RA-Zählers 119 an das Auffangflipflop RINC 119-0 des RA-Zählers 119 geliefert wird. Da das Löschsignal R₀ vom Selektor 121 gewählt wird, solange EOR 124b -3 "1" ist, ist es zwischen dem Zeitpunkt t₁ + dt₀ und dem Zeitpunkt t₂ positiv und wird an das A-Bank-Adressenregister AAD 126 geliefert. Die Ausgabe dieses Registers wird als Adresse AR₀ zwischen dem Zeitpunkt t₂ + dt₀ und dem Zeitpunkt t₃ an die A-RAM-Bank geliefert. Wenn das Pitchsignal EOR 124c -3 "1" ist, wählt der Selektor 125 die Ausgabe des Datenregisters RDATAA 138a, die von den Ausgabedaten der A-RAM-Bank 122 ge­ bildet wird. Daher werden die der Adresse AR₀ entsprechenden Vektordaten e₀, die in die A-RAM-Bank 122 eingegeben worden waren, zwischen dem Zeitpunkt t₂ + dt₀ und dem Zeitpunkt t₃ ausgegeben. Die Vektordaten e₀ werden an das Phasenumwand­ lungsdatenregister RDATA 138 geliefert, dessen Ausgabe wiederum während der Periode zwischen dem Zeitpunkt t₄ und dem Zeitpunkt t₅ an den Vektorregisterlesedatenbus 105 geliefert wird.
Nun wird der Lesebetrieb für die B-RAM-Bank 123 erläutert. Da das Löschsignal R₀ vom Selektor 121 gewählt wird, solange EOR 124b -3 "1"ist, ist es während der Periode zwischen dem Zeitpunkt t₂ + dt₀ und dem Zeitpunkt t₃ positiv; die an das B-Bank-Adressenregister BAD 127 gelieferte Ausgabe des Selektors 121 wird als Adresse BR₀ zwischen dem Zeitpunkt t₃ und dem Zeitpunkt t₃ + dt₁ an die B-RAM-Bank 123 geliefert. Wenn das Pitchsignal EOR 124c -3 "0" ist, wählt der Selektor 125 die Ausgabe des Datenregisters RDATAB 138b, die die Ausgabedaten der B-RAM-Bank 123 enthält. Daher werden die der Adresse BR₀ entsprechenden Vektordaten e₁, die in die B-RAM-Bank 123 eingegeben worden waren, zwischen dem Zeitpunkt t₃ und dem Zeitpunkt t₃ + dt₁ ausgegeben. Die Vektordaten e₁ werden an das Phasenumwandlungsdatenregister RDATA 138 geliefert, dessen Ausgabe wiederum zwischen dem Zeitpunkt t₅ und dem Zeitpunkt t₆ an den Vektorregisterlesedatenbus 105 geliefert werden. Genauso werden zum Lesen der Vektordaten e₂ und e₃ das Aufwärtszählsignal R₁ des RA-Zählers 119 an das Auffangflipflop RINC 119-0 des RA-Zählers 119 geliefert und als Adresse AR₁ der A-RAM-Bank 122 bzw. als Adresse BR₁ der B-RAM-Bank 123 verwendet. Wie in Fig. 1 gezeigt, werden die Vektordaten e₂ und e₃ über das Datenregister RDATA 138 an den Vektorregisterlesedatenbus 105 geliefert.
Wie oben beschrieben, kann die Pipelinezykluszeit des Gesamtvektorprozessors auch dann gleich der Zeit tc sein, wenn die RAM-Schreibzykluszeit des in Fig. 1 gezeigten Vektorregisters 101-0 auf die Zeitdauer tc + dt₀ und die RAM-Lesezykluszeit auf die Zeitdauer dt₁ festgesetzt wird.
Ferner können Änderungen von Schreib- und Lesepitch des RAMs durch die Änderung der Verzögerungszeiten der in Fig. 4 gezeigten Verzögerungsschaltungen 208, 212 und 215 in guter Anpassung ausgeglichen werden. Genauer kann der Strom in einem Stromschalter des Gatters der Verzögerungsschaltung oder ein Ausgangsemitterfolger so gesteuert werden, daß die Gatterverzögerung um einige 10 Picosekunden geändert wird.
In der obigen, Ausführungsform des Vektorprozessors können alle Zeitsteuerungstakte in der LSI aus einem Einphasentakt erzeugt werden. Dadurch können Taktverzerrungen verringert werden.

Claims (5)

1. Vektorprozessor mit
  • - einer zentralen Verarbeitungseinheit (CPU) zur Verarbeitung von Vektoren und Daten,
  • - einem Speicher (109) zur Speicherung von benötigten und verarbeiteten Daten,
  • - mehreren Vektorregistern (101; VR0 . . . VR31), von denen jedes aus zwei Speicherbänken (122, 123) besteht, die in abwechselnder Weise gerad- und ungeradzahlige Elemente eines Vektors speichern und die unabhängig voneinander addressiert werden sowie
  • - einem Taktgenerator,
dadurch gekennzeichnet,
  • - daß zur Erzeugung der an die zwei Speicherbänke zu liefernden Schreib- und Leseadressen ein Schreibadressen- (118) und ein Leseadressengenerator (119) vorgesehen sind, deren Ausgaben eine Phasenverschiebung von einer halben Periode aufweisen und deren Geschwindigkeit gleich der halben Taktfrequenz des Maschinenzyklus ist, und
  • - daß die Taktfrequenz des Maschinenzyklus entsprechend der halben, aus der Schreibperiode und der Leseperiode des Vektorregisters zusammengesetzten Gesamtzeit gesetzt wird.
2. Vektorprozessor nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibperiode und die Leseperiode der Vektorregister (101; VR0 . . . VR31) jeweils veränderlich sind.
3. Vektorprozessor nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Frequenz des Taktgenerators die Frequenz des Maschinenzyklus bestimmt.
4. Vektorprozessor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jeder der Speicherbänke (122, 123) der Vektorregister (101; VR0 bis VR31) ein Adressenregister (126, 127) zugeordnet ist.
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