JPH0277882A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPH0277882A JPH0277882A JP63228326A JP22832688A JPH0277882A JP H0277882 A JPH0277882 A JP H0277882A JP 63228326 A JP63228326 A JP 63228326A JP 22832688 A JP22832688 A JP 22832688A JP H0277882 A JPH0277882 A JP H0277882A
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- 239000011295 pitch Substances 0.000 description 66
- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 241000953561 Toia Species 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 101150046378 RAM1 gene Proteins 0.000 description 3
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001364 causal effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30141—Implementation provisions of register files, e.g. ports
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトル処理装置に係り、特に、スーパーコ
ンピュータ等における超高速マシンサイクルの実現のた
めに用いて好適なベクトル処理装置に関する。
ンピュータ等における超高速マシンサイクルの実現のた
めに用いて好適なベクトル処理装置に関する。
一般に、スーパーコンピュータの性能を向上させるため
には、ベクトル処理装置内に複数個のパイプライン演算
器と複数個のベクトルレジスタを設け、因果性のない命
令間でのベクトルデータ処理の並列化と、並列処理され
る夫々のベクトルデータを高速にベクトルレジスタから
パイプライン演算器へ、パイプライン演算器からベクト
ルレジスタへ転送すること、すなわち、マシンサイクル
をアップさせることが最も効果的である。
には、ベクトル処理装置内に複数個のパイプライン演算
器と複数個のベクトルレジスタを設け、因果性のない命
令間でのベクトルデータ処理の並列化と、並列処理され
る夫々のベクトルデータを高速にベクトルレジスタから
パイプライン演算器へ、パイプライン演算器からベクト
ルレジスタへ転送すること、すなわち、マシンサイクル
をアップさせることが最も効果的である。
以下、この種ベクトル処理装置の一例を図面により説明
する。
する。
第６図は従来技術によるベクトル処理装置の構成を示す
ブロック図である。第６図において、１はベクトルレジ
スタ、２，３はセレクタ、６はパイプライン演算器、９
は主記憶装置、１０はベクトルロードパイプライン、１
１はベクトルストアパイプラインである。
ブロック図である。第６図において、１はベクトルレジ
スタ、２，３はセレクタ、６はパイプライン演算器、９
は主記憶装置、１０はベクトルロードパイプライン、１
１はベクトルストアパイプラインである。
ベクトル処理装置は、高速のランダム・アクセス・メモ
リー（以下、ＲＡＭという）で構成されるＶＲＯ〜ＶＲ
３１によるベクトルレジスタ１と、ベクトルレジスタ１
の出力ベクトルデータ信号５を命令により演算器Ｏ〜演
算器３によるパイプライン演算器６へ選択して転送する
スイッチマトリックス論理で構成されるセレクタ（以下
、ＳＥＬという）３と、演算器Ｏ〜演算器３によるパイ
プライン演算器６の出力結果パス８を命令により■ＲＯ
〜ＶＲ３１によるベクトルレジスタ１に選択するスイッ
チマトリックス論理で構成されるセレクタ（以下、ＤＩ
ＳＴという）２と、ＶＲＯ−ＶＲ３１によるベクトルレ
ジスタ１へ前記ＤＩＳＴ２を通してベクトルデータを主
記憶装置（以下、ＭＳという）９からロードするベクト
ルロードパイプライン１０と、ＶＲＯ〜ＶＲ３１による
ベクトルレジスタ１に格納されている演算結果ベクトル
データを５ＥＬ３を通してＭＳ９へ出力するベクトルス
トアパイプライン１１と、演算を実行する演算器０〜演
算器３によるパイプライン演算器６とにより構成されて
いる。
リー（以下、ＲＡＭという）で構成されるＶＲＯ〜ＶＲ
３１によるベクトルレジスタ１と、ベクトルレジスタ１
の出力ベクトルデータ信号５を命令により演算器Ｏ〜演
算器３によるパイプライン演算器６へ選択して転送する
スイッチマトリックス論理で構成されるセレクタ（以下
、ＳＥＬという）３と、演算器Ｏ〜演算器３によるパイ
プライン演算器６の出力結果パス８を命令により■ＲＯ
〜ＶＲ３１によるベクトルレジスタ１に選択するスイッ
チマトリックス論理で構成されるセレクタ（以下、ＤＩ
ＳＴという）２と、ＶＲＯ−ＶＲ３１によるベクトルレ
ジスタ１へ前記ＤＩＳＴ２を通してベクトルデータを主
記憶装置（以下、ＭＳという）９からロードするベクト
ルロードパイプライン１０と、ＶＲＯ〜ＶＲ３１による
ベクトルレジスタ１に格納されている演算結果ベクトル
データを５ＥＬ３を通してＭＳ９へ出力するベクトルス
トアパイプライン１１と、演算を実行する演算器０〜演
算器３によるパイプライン演算器６とにより構成されて
いる。
ベクトルロード命令によりＭＳ９から読み出されたベク
トルデータは、ベクトルロードパイプライン１０を通し
て命令で示されるベクトルレジスタ１０番号へ割当てら
れ、マシンサイクルのクロック速度で供給される前記ベ
クトルデータのベクトル要素順にＲＡＭにアドレッシン
グされ書き込まれる。次に、前記ベクトルデータは、演
算命令によりベクトルレジスタ１から読み出され、パイ
プライン演算器６ヘオペランドとしてベクトル要素順に
マシンサイクルのクロック速度で入力される。パイプラ
イン演算器６による演算結果は、当該命令により演算結
果を格納するベクトルレジスタ１の番号が割当てられ、
その番号の示すベクトルレジスタを構成しているＲＡＭ
に書き込まれる。
トルデータは、ベクトルロードパイプライン１０を通し
て命令で示されるベクトルレジスタ１０番号へ割当てら
れ、マシンサイクルのクロック速度で供給される前記ベ
クトルデータのベクトル要素順にＲＡＭにアドレッシン
グされ書き込まれる。次に、前記ベクトルデータは、演
算命令によりベクトルレジスタ１から読み出され、パイ
プライン演算器６ヘオペランドとしてベクトル要素順に
マシンサイクルのクロック速度で入力される。パイプラ
イン演算器６による演算結果は、当該命令により演算結
果を格納するベクトルレジスタ１の番号が割当てられ、
その番号の示すベクトルレジスタを構成しているＲＡＭ
に書き込まれる。
ベクトル演算は、同一ベクトルデータに対して繰り返し
演算が必要であるため、ベクトルレジスタ１は、高速の
シリコン・バイポーラＲＡＭやガリウム・ヒ素（ＧａＡ
ｓ）ＦＥＴ ＲＡＭを使用し、マシンサイクルのクロ
ック速度でオペランドの読み出しと、演算結果格納が実
現できるように構成されている。このことは、ベクトル
演算をＭＳ９との間で直接行った場合に、ＭＳ９を構成
している大容量ＳＲＡＭが一般にＭＯＳ系の数十ナノ秒
のアクセスタイムを有するため、読み出しと書き込みに
おけるオーバーヘッドが全体のベクトル処理時間に対し
て大きな部分を占めるようになり、効率の面で不利にな
ることを防止することを可能にしている。さらに、第６
図で示したベクトル処理装置は、マシンサイクルの向上
を目的として実装的遅延時間を短縮するために３次元実
装構造や、Ｄ Ｉ ＳＴ２、ベクトルレジスタ１．５Ｅ
Ｌ３等の論理、及びＲＡＭを物理的制約の許す範囲で分
割することにより半導体チップで構成することも実現さ
れている。
演算が必要であるため、ベクトルレジスタ１は、高速の
シリコン・バイポーラＲＡＭやガリウム・ヒ素（ＧａＡ
ｓ）ＦＥＴ ＲＡＭを使用し、マシンサイクルのクロ
ック速度でオペランドの読み出しと、演算結果格納が実
現できるように構成されている。このことは、ベクトル
演算をＭＳ９との間で直接行った場合に、ＭＳ９を構成
している大容量ＳＲＡＭが一般にＭＯＳ系の数十ナノ秒
のアクセスタイムを有するため、読み出しと書き込みに
おけるオーバーヘッドが全体のベクトル処理時間に対し
て大きな部分を占めるようになり、効率の面で不利にな
ることを防止することを可能にしている。さらに、第６
図で示したベクトル処理装置は、マシンサイクルの向上
を目的として実装的遅延時間を短縮するために３次元実
装構造や、Ｄ Ｉ ＳＴ２、ベクトルレジスタ１．５Ｅ
Ｌ３等の論理、及びＲＡＭを物理的制約の許す範囲で分
割することにより半導体チップで構成することも実現さ
れている。
また、ベクトル演算の特徴である繰り返し演算処理にお
いては、ベクトル演算結果を格納したベクトルレジスタ
が次の命令の処理においてオペランドを供給する場合が
多い。そこで、論理的に同一番号のベクトルレジスタに
対してオペランドデークの読み出しと演算結果の書き込
みを同時に行うチエイニング処理を可能とするために、
前記ベクトルレジスタを構成するＲＡＭを２つの独立し
たアドレッシングが可能なバンク配列とし、一方のバン
クはベクトルデータのすべての偶数要素を保持し、他方
のバンクは前記ベクトルデータのすべての奇数要素を保
持するよう構成し、マシンサイクルのクロック速度で各
バンクへの書き込みと読み出しを可能としたベクトル処
理装置が、例えば、特開昭５８−１１４２７４号公報に
開示されている。また、例えば、特開昭５９−７７５７
４号公報にはバンク分けされないベクトルレジスタの高
速化技法が開示されている。
いては、ベクトル演算結果を格納したベクトルレジスタ
が次の命令の処理においてオペランドを供給する場合が
多い。そこで、論理的に同一番号のベクトルレジスタに
対してオペランドデークの読み出しと演算結果の書き込
みを同時に行うチエイニング処理を可能とするために、
前記ベクトルレジスタを構成するＲＡＭを２つの独立し
たアドレッシングが可能なバンク配列とし、一方のバン
クはベクトルデータのすべての偶数要素を保持し、他方
のバンクは前記ベクトルデータのすべての奇数要素を保
持するよう構成し、マシンサイクルのクロック速度で各
バンクへの書き込みと読み出しを可能としたベクトル処
理装置が、例えば、特開昭５８−１１４２７４号公報に
開示されている。また、例えば、特開昭５９−７７５７
４号公報にはバンク分けされないベクトルレジスタの高
速化技法が開示されている。
ところで、ベクトルレジスタを前述の２パンクＲＡＭ方
式で構成し、マシンサイクルのクロック速度で前記ＲＡ
Ｍの書き込みと読み出しを行うに際して、マシンサイク
ルのクロック速度を決定する要因は、ベクトルデータを
保持するＲＡＭの書き込み時間（ピッチ）性能と、読み
出し時間（ピッチ）性能（アドレス・アクセス・タイム
）である。さらに言えば、セットアツプ時間と書き込み
パルス幅、ホールド時間の合計で規定される書き込みピ
ッチ性能が、単純にアドレス入力で起動される読み出し
ピッチ性能に比較して１．５倍程度時間を要することか
らクロック速度決定に対して支配的である。また、超高
速の化合物半導体（ＧａＡｓ、ＨＥＭＴ）を使用する場
合においても、メモリ回路の特質として、この傾向は変
わらない。
式で構成し、マシンサイクルのクロック速度で前記ＲＡ
Ｍの書き込みと読み出しを行うに際して、マシンサイク
ルのクロック速度を決定する要因は、ベクトルデータを
保持するＲＡＭの書き込み時間（ピッチ）性能と、読み
出し時間（ピッチ）性能（アドレス・アクセス・タイム
）である。さらに言えば、セットアツプ時間と書き込み
パルス幅、ホールド時間の合計で規定される書き込みピ
ッチ性能が、単純にアドレス入力で起動される読み出し
ピッチ性能に比較して１．５倍程度時間を要することか
らクロック速度決定に対して支配的である。また、超高
速の化合物半導体（ＧａＡｓ、ＨＥＭＴ）を使用する場
合においても、メモリ回路の特質として、この傾向は変
わらない。
一方、前述した従来技術からも明らかなようにマシンサ
イクルのクロック速度の高速化がベクトル処理装置の性
能向上に不可欠である。ところが、従来の２バンクＲＡ
Ｍ方式のベクトルレジスタは、書き込みと読み出しのク
ロック速度が等しいために数ナノ秒程度の超高速マシン
サイクルを実現する意味においては、読み出しピッチ性
能が目的のクロック速度を上回っていても書き込みピッ
チ性能が下回っている場合には、書き込みピッチ性能が
大きな要因となりマシンサイクルのクロック速度向上を
制限するため、特に、アクセス・タイム１ナノ秒以下の
超高速ＲＡＭ使用の場合に、読み出し性能を効率的に利
用できないと言う問題があった。
イクルのクロック速度の高速化がベクトル処理装置の性
能向上に不可欠である。ところが、従来の２バンクＲＡ
Ｍ方式のベクトルレジスタは、書き込みと読み出しのク
ロック速度が等しいために数ナノ秒程度の超高速マシン
サイクルを実現する意味においては、読み出しピッチ性
能が目的のクロック速度を上回っていても書き込みピッ
チ性能が下回っている場合には、書き込みピッチ性能が
大きな要因となりマシンサイクルのクロック速度向上を
制限するため、特に、アクセス・タイム１ナノ秒以下の
超高速ＲＡＭ使用の場合に、読み出し性能を効率的に利
用できないと言う問題があった。
本発明の目的は、前記従来技術の問題点を解決し、２バ
ンクＲＡＭ構成のベクトルレジスタが、１つのバンクＲ
ＡＭに対して連続したサイクル・ピッチで書き込み動作
が起こらないことを生かして、ベクトルレジスタに使用
する超高速ＲＡＭの書き込みピッチ性能と読み出しピッ
チ性能の合計時間の１／２をマシンサイクルのクロック
速度とすることにより、書き込みピッチ性能が支配する
２バンクＲＡＭ構成ベクトルレジスタの性能向上を図っ
たベクトル処理装置を提供することにある。
ンクＲＡＭ構成のベクトルレジスタが、１つのバンクＲ
ＡＭに対して連続したサイクル・ピッチで書き込み動作
が起こらないことを生かして、ベクトルレジスタに使用
する超高速ＲＡＭの書き込みピッチ性能と読み出しピッ
チ性能の合計時間の１／２をマシンサイクルのクロック
速度とすることにより、書き込みピッチ性能が支配する
２バンクＲＡＭ構成ベクトルレジスタの性能向上を図っ
たベクトル処理装置を提供することにある。
本発明によれば、前記目的は、論理的に同一番号のベク
トルレジスタを２つの超高速ＲＡＭを独立してアドレッ
シング可能なバンク配列とし、−方のバンクにベクトル
データの全ての偶数要素を保持させ、他方のバンクに前
記ベクトルデータの全ての奇数要素を保持させるように
ベクトルレジスタを構成し、２つのバンクＲＡＭに供給
する書き込みアドレスと読み出しアドレスのために、マ
シンサイクルのクロック速度で２倍低速で１／２周期位
相差を持つ書き込みアドレス発生回路と読み出しアドレ
ス発生回路を備え、マシンサイクルのクロック速度を、
ベクトルレジスタの書き込みピッチ性能と読み出しピッ
チ性能の合計時間の１／２に設定することにより達成さ
れる。
トルレジスタを２つの超高速ＲＡＭを独立してアドレッ
シング可能なバンク配列とし、−方のバンクにベクトル
データの全ての偶数要素を保持させ、他方のバンクに前
記ベクトルデータの全ての奇数要素を保持させるように
ベクトルレジスタを構成し、２つのバンクＲＡＭに供給
する書き込みアドレスと読み出しアドレスのために、マ
シンサイクルのクロック速度で２倍低速で１／２周期位
相差を持つ書き込みアドレス発生回路と読み出しアドレ
ス発生回路を備え、マシンサイクルのクロック速度を、
ベクトルレジスタの書き込みピッチ性能と読み出しピッ
チ性能の合計時間の１／２に設定することにより達成さ
れる。
また、ベクトルデータの書き込みと読み出しのクロック
速度の設定のために、書き込み動作時にはベクトルレジ
スタ・バンクに使用するＲＡＭの書き込みピッチ性能を
満足するサイクルピッチに設定し、読み出し動作時には
前記ＲＡＭの読み出しピッチ性能を満足するサイクルピ
ッチに設定する事のできるクロック・タイミング発生回
路が備えられる。
速度の設定のために、書き込み動作時にはベクトルレジ
スタ・バンクに使用するＲＡＭの書き込みピッチ性能を
満足するサイクルピッチに設定し、読み出し動作時には
前記ＲＡＭの読み出しピッチ性能を満足するサイクルピ
ッチに設定する事のできるクロック・タイミング発生回
路が備えられる。
また、前記ＲＡＭに入出力されるベクトルデータのサイ
クルピッチを、ベクトル処理装置のマシンサイクル・ク
ロック速度に変換するために、前記ＲＡＭの書き込みデ
ータ・ラッチと読み出しデータ・ラッチに対して位相変
換ラッチが備えられる。さらに、ベクトルレジスタを構
成するＬＳＩ内のラッチに供給するクロック・タイミン
グを制御するために、ＬＳＩ外部から制御できるデイレ
イ可変回路が備えられる。
クルピッチを、ベクトル処理装置のマシンサイクル・ク
ロック速度に変換するために、前記ＲＡＭの書き込みデ
ータ・ラッチと読み出しデータ・ラッチに対して位相変
換ラッチが備えられる。さらに、ベクトルレジスタを構
成するＬＳＩ内のラッチに供給するクロック・タイミン
グを制御するために、ＬＳＩ外部から制御できるデイレ
イ可変回路が備えられる。
ベクトルレジスタが２つの独立にアドレッシング可能な
バンク配列で構成され、書き込みアドレスを発生させる
書き込み制御信号と、読み出しアドレスを発生させる読
み出し制御信号とが、マシンサイクルのクロック速度で
１／２周期位相差を持っていることにより、各ＲＡＭバ
ンクに対する書き込みアドレスと読み出しアドレスとが
、前記ＲＡＭの書き込みピッチ性能と読み出しピッチ性
能とを満足するクロック・ピッチとなるように、それぞ
れのバンクＲＡＭアドレス・ラッチを駆動するクロック
・タイミングをクロック・タイミング発生回路により設
定することができる。さらに、ベクトルレジスタに人出
するベクトルデータは、クロック・タイミング発生回路
から供給されるクロック・タイミングにより駆動される
位相変換ラッチによりベクトル処理装置のマシンサイク
ル・クロック速度に変換される。これらのことにより、
ベクトル処理装置のマシンサイクル・クロック速度は、
ベクトルレジスタに使用されるＲＡＭの書き込みピッチ
性能を上回るサイクル・ピッチに設定することができる
。正確には、書き込みピッチ性能と読み出しピッチ性能
の合計時間の１／２にベクトル処理装置のマシンサイク
ル・クロック速度を設定することが可能である。また、
ＬＳＩ内でデイレイ可変回路を制御することによりＲＡ
Ｍ書き込みピッチと読み出しピッチの配分を変化させる
ことが可能である。
バンク配列で構成され、書き込みアドレスを発生させる
書き込み制御信号と、読み出しアドレスを発生させる読
み出し制御信号とが、マシンサイクルのクロック速度で
１／２周期位相差を持っていることにより、各ＲＡＭバ
ンクに対する書き込みアドレスと読み出しアドレスとが
、前記ＲＡＭの書き込みピッチ性能と読み出しピッチ性
能とを満足するクロック・ピッチとなるように、それぞ
れのバンクＲＡＭアドレス・ラッチを駆動するクロック
・タイミングをクロック・タイミング発生回路により設
定することができる。さらに、ベクトルレジスタに人出
するベクトルデータは、クロック・タイミング発生回路
から供給されるクロック・タイミングにより駆動される
位相変換ラッチによりベクトル処理装置のマシンサイク
ル・クロック速度に変換される。これらのことにより、
ベクトル処理装置のマシンサイクル・クロック速度は、
ベクトルレジスタに使用されるＲＡＭの書き込みピッチ
性能を上回るサイクル・ピッチに設定することができる
。正確には、書き込みピッチ性能と読み出しピッチ性能
の合計時間の１／２にベクトル処理装置のマシンサイク
ル・クロック速度を設定することが可能である。また、
ＬＳＩ内でデイレイ可変回路を制御することによりＲＡ
Ｍ書き込みピッチと読み出しピッチの配分を変化させる
ことが可能である。
以下、本発明によるベクトル処理装置の一実施例を図面
により詳細に説明する。
により詳細に説明する。
第１図は本発明によるベクトルレジスタの詳細な構成を
示すブロック図、第２図はベクトルレジスタの動作を説
明するタイミングチャート、第３図はベクトルレジスタ
の動作を規定するクロックのタイミングチャート、第４
図はクロックタイミング発生回路の構成を示すブロック
図、第５図は本発明によるベクトル処理装置の全体の概
略構成を示すブロック図である。第１図、第４図、第５
図において、１０１はベクトルレジスタ、１０２゜１０
３はセレクタ、１０６はパイプライン演算器、１０９は
主記憶装置（ＭＳ）、１１０はベクトルロードパイプラ
イン、１１１はベクトルストアパイプライン、１１２は
書き込み制御回路、１１５は読み出し制御回路、１１８
はＷＡカウンタ、１１９はＲＡカウンタ、１２０，１２
１，１２５゜１３１．１３２はセレクタ、１２２はＡバ
ンクＲＡＭ、１２３はＢバンクＲＡＭ、１２４．１２４
ａ〜１２４Ｃはピッチ制御回路、１２６はＡバンクアド
レスレジスタ（ＡＡＤ） 、１２７はＢパンクアドレス
レジスタ（ＢＡＤ） 、１２８はデータレジスタ（ＷＤ
ＡＴＡ） 、１２８ａ、１２８ｂは位相変換データレジ
スタ（ＷＤＡＴＡＡ、、ＷＤＡＴＡＢ） 、１２９，１
３０，１３６，１３７はラッチ、１３８は位相変換デー
タレジスタ（ＲＤＡＴＡ） 、１３８ａ、１３８ｂはデ
ータレジスタ（ＲＤＡＴＡＡ、ＲＤＡＴＡＢ）である。
示すブロック図、第２図はベクトルレジスタの動作を説
明するタイミングチャート、第３図はベクトルレジスタ
の動作を規定するクロックのタイミングチャート、第４
図はクロックタイミング発生回路の構成を示すブロック
図、第５図は本発明によるベクトル処理装置の全体の概
略構成を示すブロック図である。第１図、第４図、第５
図において、１０１はベクトルレジスタ、１０２゜１０
３はセレクタ、１０６はパイプライン演算器、１０９は
主記憶装置（ＭＳ）、１１０はベクトルロードパイプラ
イン、１１１はベクトルストアパイプライン、１１２は
書き込み制御回路、１１５は読み出し制御回路、１１８
はＷＡカウンタ、１１９はＲＡカウンタ、１２０，１２
１，１２５゜１３１．１３２はセレクタ、１２２はＡバ
ンクＲＡＭ、１２３はＢバンクＲＡＭ、１２４．１２４
ａ〜１２４Ｃはピッチ制御回路、１２６はＡバンクアド
レスレジスタ（ＡＡＤ） 、１２７はＢパンクアドレス
レジスタ（ＢＡＤ） 、１２８はデータレジスタ（ＷＤ
ＡＴＡ） 、１２８ａ、１２８ｂは位相変換データレジ
スタ（ＷＤＡＴＡＡ、、ＷＤＡＴＡＢ） 、１２９，１
３０，１３６，１３７はラッチ、１３８は位相変換デー
タレジスタ（ＲＤＡＴＡ） 、１３８ａ、１３８ｂはデ
ータレジスタ（ＲＤＡＴＡＡ、ＲＤＡＴＡＢ）である。
本発明によるベクトルレジスタをベクトル処理装置に組
み込んだ全体的なシステム構成が第５図に概略的に示さ
れている。第５図に示すベクトル処理装置は、ＶＲＯ〜
ＶＲ３１によるベクトルレジスタ１０１と、スイッチマ
トリックス論理によるセレクタ（以下、ＤＩＳＴという
）１０２と、スイッチマトリックス論理によるセレクタ
（以下、ＳＥＬという）１０３と、パイプライン演算器
１０６と、ベクトルロードパイプライン１１０と、ベク
トルストアパイプライン１１１と、Ｍ Ｓ １０９とに
より構成されている。ベクトルレジスタ１０１は、それ
ぞれベクトルデータの偶数要素を保持するＡバンクＲＡ
Ｍ１２２と奇数要素を保持するＢバンクＲＡＭ１２３と
、２つのバンクＲＡＭに対して書き込みアドレスを発生
するＷＡカウンタ１１８と、同様に読み出しアドレスを
発生するＲＡカウンタ１１９と、それぞれのカウンタか
ら発生されるアドレスをピッチ制御回路１２４によりＲ
ＡＭの書き込みピッチ性能と、読み出しピッチ性能を満
足するサイクル・ピッチに切り分けるところのＡバンク
ＲＡＭ１２２用のセレクタ１２０と、同様にＢバンクＲ
ＡＭ用のセレクタ１２１と、それぞれのバンクから出力
されるデータをピッチ制御回路１２４によりＲＡＭ読み
出しピッチで選択するセレクタ１２５とにより構成され
、ベクトル要素を１２８個保持することができる。また
、ベクトルレジスタ１０１は、書き込み制御回路１１２
から書き込み制御信号１１３と、読み出し制御回路１１
５から読み出し制御信号１１６とがベクトルレジスタ１
０１に対してマシンサイクルのクロック速度の１／２周
期位相を変化させた関係で与えられて制御されており、
ベクトル処理装置動作中、命令によりそれぞれのベクト
ルレジスタ１０１は、並列に制御される。
み込んだ全体的なシステム構成が第５図に概略的に示さ
れている。第５図に示すベクトル処理装置は、ＶＲＯ〜
ＶＲ３１によるベクトルレジスタ１０１と、スイッチマ
トリックス論理によるセレクタ（以下、ＤＩＳＴという
）１０２と、スイッチマトリックス論理によるセレクタ
（以下、ＳＥＬという）１０３と、パイプライン演算器
１０６と、ベクトルロードパイプライン１１０と、ベク
トルストアパイプライン１１１と、Ｍ Ｓ １０９とに
より構成されている。ベクトルレジスタ１０１は、それ
ぞれベクトルデータの偶数要素を保持するＡバンクＲＡ
Ｍ１２２と奇数要素を保持するＢバンクＲＡＭ１２３と
、２つのバンクＲＡＭに対して書き込みアドレスを発生
するＷＡカウンタ１１８と、同様に読み出しアドレスを
発生するＲＡカウンタ１１９と、それぞれのカウンタか
ら発生されるアドレスをピッチ制御回路１２４によりＲ
ＡＭの書き込みピッチ性能と、読み出しピッチ性能を満
足するサイクル・ピッチに切り分けるところのＡバンク
ＲＡＭ１２２用のセレクタ１２０と、同様にＢバンクＲ
ＡＭ用のセレクタ１２１と、それぞれのバンクから出力
されるデータをピッチ制御回路１２４によりＲＡＭ読み
出しピッチで選択するセレクタ１２５とにより構成され
、ベクトル要素を１２８個保持することができる。また
、ベクトルレジスタ１０１は、書き込み制御回路１１２
から書き込み制御信号１１３と、読み出し制御回路１１
５から読み出し制御信号１１６とがベクトルレジスタ１
０１に対してマシンサイクルのクロック速度の１／２周
期位相を変化させた関係で与えられて制御されており、
ベクトル処理装置動作中、命令によりそれぞれのベクト
ルレジスタ１０１は、並列に制御される。
ＤＩＳＴ１０２は、パイプライン演算器１０６から演算
結果出力パス１０８を通してパイプライン演算器１０６
から送られるベクトルデータとベクトルロードパイプラ
イン１１０を通して送られるＭＳ１０９から読み出され
たベクトルデータとを選択するよう構成されている。ま
た、ベクトルデータを選択するセレクタは、マシンサイ
クルのクロック速度で動作するようになっており、第５
図には図示しないがベクトルレジスタ１０１の数だけ、
詳細には３２個用意されている。ベクトル処理装置動作
中は、命令により書き込み制御回路１１２から出力され
るベクトルレジスタ選択信号１１４により命令が示すベ
クトルレジスタ１０１に対応した書き込みデータ・パス
１０４に前述のベクトルデータが出力される。ＳＥＬ
１０３は、ベクトルレジスタ１０１から出力される３２
本のマシンサイクル・クロック速度で動作しているパス
１０５を介した読み出しベクトルデータをパイプライン
演算器１０６への出力パス１０７とＭＳ１０９へのベク
トルデータの格納に使用するところのベクトルストアパ
イプライン１１１に対して選択する論理構成になってい
て各々並列動作可能である。ベクトル処理装置動作中は
、命令により読み出し制御回路１１５から出力されるベ
クトルレジスタ選択信号１１７により命令が示すベクト
ルレジスタ１０１に対応した読み出しデータバス１０５
から命令が示すパイプライン演算器１０６およびベクト
ルストアパイプライン１１１への出力パスへベクトルデ
ータが振り分けられる。
結果出力パス１０８を通してパイプライン演算器１０６
から送られるベクトルデータとベクトルロードパイプラ
イン１１０を通して送られるＭＳ１０９から読み出され
たベクトルデータとを選択するよう構成されている。ま
た、ベクトルデータを選択するセレクタは、マシンサイ
クルのクロック速度で動作するようになっており、第５
図には図示しないがベクトルレジスタ１０１の数だけ、
詳細には３２個用意されている。ベクトル処理装置動作
中は、命令により書き込み制御回路１１２から出力され
るベクトルレジスタ選択信号１１４により命令が示すベ
クトルレジスタ１０１に対応した書き込みデータ・パス
１０４に前述のベクトルデータが出力される。ＳＥＬ
１０３は、ベクトルレジスタ１０１から出力される３２
本のマシンサイクル・クロック速度で動作しているパス
１０５を介した読み出しベクトルデータをパイプライン
演算器１０６への出力パス１０７とＭＳ１０９へのベク
トルデータの格納に使用するところのベクトルストアパ
イプライン１１１に対して選択する論理構成になってい
て各々並列動作可能である。ベクトル処理装置動作中は
、命令により読み出し制御回路１１５から出力されるベ
クトルレジスタ選択信号１１７により命令が示すベクト
ルレジスタ１０１に対応した読み出しデータバス１０５
から命令が示すパイプライン演算器１０６およびベクト
ルストアパイプライン１１１への出力パスへベクトルデ
ータが振り分けられる。
第５図に示すベクトル処理装置全体の処理概要は、従来
例で示した第６図のベクトル処理装置および特開昭５８
−１１４２７４号と同様であるので省略する。また、ベ
クトルレジスタ１０１は、物理的に超高速ＲＡＭとラン
ダムロジックが混在した構造の半導体チップで構成され
ている。
例で示した第６図のベクトル処理装置および特開昭５８
−１１４２７４号と同様であるので省略する。また、ベ
クトルレジスタ１０１は、物理的に超高速ＲＡＭとラン
ダムロジックが混在した構造の半導体チップで構成され
ている。
第１図にＶＲＯ〜ＶＲ３１の３２個のベクトルレジスタ
１０１を構成するところの一つのベクトルレジスタ１０
１−０を詳細に示す。また、第１図のベクトルレジスタ
１０１−０の動作説明の為のタイミングチャートが第２
図である。
１０１を構成するところの一つのベクトルレジスタ１０
１−０を詳細に示す。また、第１図のベクトルレジスタ
１０１−０の動作説明の為のタイミングチャートが第２
図である。
（１） クロック
ベクトルレジスタ１０１−０に入力されるクロックは、
第３図に示すマシンサイクルに等しいクロック速度を持
ったクロックＴＯＩ相と、ＴＯＩ層がＨＩＧＨレベルに
なる時刻ｔＯ＋ ｔｌ＋ ・・・・・・に対してΔを
時間前に切り替わりクロック速度の２倍の周期を持つＴ
ＳＥＬ信号とから基本的に構成される。さらに、ＴＯ，
ＴＯＤ、ＴＩ、ＴＯＩＡ、ＴＯＩＢ、ＴＩＤ、ＴＩＤＤ
の各クロック相はベクトルレジスタ１０１−０を構成す
るＬＳＩ内部で作られるクロック・タイミングである。
第３図に示すマシンサイクルに等しいクロック速度を持
ったクロックＴＯＩ相と、ＴＯＩ層がＨＩＧＨレベルに
なる時刻ｔＯ＋ ｔｌ＋ ・・・・・・に対してΔを
時間前に切り替わりクロック速度の２倍の周期を持つＴ
ＳＥＬ信号とから基本的に構成される。さらに、ＴＯ，
ＴＯＤ、ＴＩ、ＴＯＩＡ、ＴＯＩＢ、ＴＩＤ、ＴＩＤＤ
の各クロック相はベクトルレジスタ１０１−０を構成す
るＬＳＩ内部で作られるクロック・タイミングである。
なお、前記クロック・タイミング発生回路は、第１図の
ベクトルレジスタ１０１−０には図示しないがＬＳＩ内
部に含まれるものとする。
ベクトルレジスタ１０１−０には図示しないがＬＳＩ内
部に含まれるものとする。
第４図は前記Ｔｏ １．ＴＳＥＬ相クロツクロックされ
るクロック・タイミング発生回路を表現したものである
。第４図の回路により第３図に示したＴｏ、ＴＩ、ＴＯ
ＩＡ、ＴＯＩＢ、ＴＯＤ、ＴＩＤ、ＴＩＤＤの各クロッ
ク相が作られる。以下、具体的な動作を説明する。
るクロック・タイミング発生回路を表現したものである
。第４図の回路により第３図に示したＴｏ、ＴＩ、ＴＯ
ＩＡ、ＴＯＩＢ、ＴＯＤ、ＴＩＤ、ＴＩＤＤの各クロッ
ク相が作られる。以下、具体的な動作を説明する。
ＴＯＩクロック相（以下ＴＯＩと略す）は入力アンプゲ
ート２０１を通してＡＮＤゲート２０３゜２０４に入力
される。さらに、ＴＯＩのセレクト信号であるＴＳＥＬ
クロック相（以下ＴＳＥＬと略す）も入力アンプゲート
２０２を通してＰ掻出力がＡＮＤゲート２０３に、Ｎ極
出力がＡＮＤゲート２０４に入力される。これによりＡ
ＮＤゲート２０３，２０４からはマシンサイクルのクロ
ック速度の２倍長いピッチのクロックが出力され、内部
アンプゲート２０５からはＴｏ相ツクロック以下ＴＯと
略す）が、内部アンプゲート２０６からＴ１相クロック
（以下ＴＩと略す）がＬＳＩ内部の各ラッチに出力され
る。またＴＯ，Ｔｌはそれぞれの周期で１／２位相差の
ある関係になる。
ート２０１を通してＡＮＤゲート２０３゜２０４に入力
される。さらに、ＴＯＩのセレクト信号であるＴＳＥＬ
クロック相（以下ＴＳＥＬと略す）も入力アンプゲート
２０２を通してＰ掻出力がＡＮＤゲート２０３に、Ｎ極
出力がＡＮＤゲート２０４に入力される。これによりＡ
ＮＤゲート２０３，２０４からはマシンサイクルのクロ
ック速度の２倍長いピッチのクロックが出力され、内部
アンプゲート２０５からはＴｏ相ツクロック以下ＴＯと
略す）が、内部アンプゲート２０６からＴ１相クロック
（以下ＴＩと略す）がＬＳＩ内部の各ラッチに出力され
る。またＴＯ，Ｔｌはそれぞれの周期で１／２位相差の
ある関係になる。
ところで、ＴＯＩもアンプゲート２０７を通してＬＳＩ
内各ラッチに出力される。さらに、ＴＯＩＡ相クロツク
ロックＴＯＩＡと略す）は、Ｔｏをデイレイ回路２０８
を通すことによりｄｔ、時間遅延させた信号ＴＯＤとＴ
ＩとをＯＲゲート２０９で合成して作られ、アンプゲー
ト２１０からＬＳＩ内各ラッチに出力される。また、Ｔ
ＯＤは、アンプゲート２２０からＬＳＩ内各ラッチに出
力される。さらに、ＴＯＩＢ相クロツクロックＴＯＩＢ
と略す）は、ＴＯＩＡをデイレイ回路２１２を通すこと
によりｄｔ、時間遅延させた信号で作られ、アンプゲー
ト２１３からＬＳＩ内各ラッチに出力される。また、デ
イレイ回路２０８，２１２は、図示しないがそのデイレ
イ量をＬＳＩ外部ピンから制御できる回路構成になって
おり、それぞれＴＯデイレイ制御ピン、ＴＯＩＢデイレ
イ制御ピンから入力アンプゲート２１１，２１４を介し
てｄｊｃ＋、ｄｔｌの時間量が制御できる構造になって
いる。さらに、ＴＩＤ相クロック（以下ＴＩＤと略す）
は、Ｔ１をデイレイ回路２１５を通すことによりｄｔｏ
時間遅延させた信号で作られ、アンプゲート２１６から
ＬＳＩ内各ラッチに出力される。さらに、ＴＩＤＤ相ク
ロツクロックＴＩＤＤと略す）は、ＴＩＤをデイレイ回
路２１８を通すことによりｄｔ、時間遅延させた信号で
作られ、アンプゲート２１９からＬＳＩ内各ラッチに出
力される。また、デイレイ回路２１５は、図示しないが
そのデイレイ量を制御できる回路構成になっており、Ｔ
Ｉデイレイ制御ピンから入力アンプゲート２１７を介し
てｄｔｏの時間量が制御できる構造になっている。とこ
ろでｄｔ、は、前記ベクトルレジスタ１０１−０に使用
するところの高速ＲＡＭの読み出しピッチ性能を満足す
る値に設定する必要があり、一方、ｄｔｏは、マシンサ
イクル・クロック速度時間ｔ。＋ｄｔ０が、前記ＲＡＭ
の書き込みピッチ性能を満足する値となるように設定す
る必要がある。第３図でも明らかなように１．−１ｏ時
間で規定されるマシンサイクルのクロック速度はｄｔ、
＋ｄｔ、で与えられる時間となる。
内各ラッチに出力される。さらに、ＴＯＩＡ相クロツク
ロックＴＯＩＡと略す）は、Ｔｏをデイレイ回路２０８
を通すことによりｄｔ、時間遅延させた信号ＴＯＤとＴ
ＩとをＯＲゲート２０９で合成して作られ、アンプゲー
ト２１０からＬＳＩ内各ラッチに出力される。また、Ｔ
ＯＤは、アンプゲート２２０からＬＳＩ内各ラッチに出
力される。さらに、ＴＯＩＢ相クロツクロックＴＯＩＢ
と略す）は、ＴＯＩＡをデイレイ回路２１２を通すこと
によりｄｔ、時間遅延させた信号で作られ、アンプゲー
ト２１３からＬＳＩ内各ラッチに出力される。また、デ
イレイ回路２０８，２１２は、図示しないがそのデイレ
イ量をＬＳＩ外部ピンから制御できる回路構成になって
おり、それぞれＴＯデイレイ制御ピン、ＴＯＩＢデイレ
イ制御ピンから入力アンプゲート２１１，２１４を介し
てｄｊｃ＋、ｄｔｌの時間量が制御できる構造になって
いる。さらに、ＴＩＤ相クロック（以下ＴＩＤと略す）
は、Ｔ１をデイレイ回路２１５を通すことによりｄｔｏ
時間遅延させた信号で作られ、アンプゲート２１６から
ＬＳＩ内各ラッチに出力される。さらに、ＴＩＤＤ相ク
ロツクロックＴＩＤＤと略す）は、ＴＩＤをデイレイ回
路２１８を通すことによりｄｔ、時間遅延させた信号で
作られ、アンプゲート２１９からＬＳＩ内各ラッチに出
力される。また、デイレイ回路２１５は、図示しないが
そのデイレイ量を制御できる回路構成になっており、Ｔ
Ｉデイレイ制御ピンから入力アンプゲート２１７を介し
てｄｔｏの時間量が制御できる構造になっている。とこ
ろでｄｔ、は、前記ベクトルレジスタ１０１−０に使用
するところの高速ＲＡＭの読み出しピッチ性能を満足す
る値に設定する必要があり、一方、ｄｔｏは、マシンサ
イクル・クロック速度時間ｔ。＋ｄｔ０が、前記ＲＡＭ
の書き込みピッチ性能を満足する値となるように設定す
る必要がある。第３図でも明らかなように１．−１ｏ時
間で規定されるマシンサイクルのクロック速度はｄｔ、
＋ｄｔ、で与えられる時間となる。
（２） ピッチ制御回路１２４ａ、１２４ｂ。
２４Ｃ
ピッチ制御回路１２４ａは、ＴＯクロックで駆動される
ラッチＰＩＫＯＥＡ１２４ａ−０と、ＴＩＤクロックで
駆動されるラッチＰＩＫＯＬＡ１２４ａ−１と、前記２
つのラッチの出力を排他的論理和するＦＯＲゲート１２
４ａ−２とにより構成され、ＥＯＲゲート１２４ａ−２
の出力をピッチ信号１２４ａ−３として出力している。
ラッチＰＩＫＯＥＡ１２４ａ−０と、ＴＩＤクロックで
駆動されるラッチＰＩＫＯＬＡ１２４ａ−１と、前記２
つのラッチの出力を排他的論理和するＦＯＲゲート１２
４ａ−２とにより構成され、ＥＯＲゲート１２４ａ−２
の出力をピッチ信号１２４ａ−３として出力している。
動作を示すと、Ｐ Ｉ ＫＯＡ信号１３９ａが入力され
ると、Ｔｏクロックに同期したマシンサイクルの２倍周
期の信号がラッチＰＩＫＯＲＡ１２４ａ−０から出力さ
れ、この信号と、この信号をラッチＰＩＫＯＬＡＩ ２
４ａ−１によりｔ０＋ｄｔ０の時間差を付けた信号とが
ＥＯＲ１２４ａ−２により排他的論理和を取られ、これ
により第２図に示すＥＯＲ１２４ａ−３信号が得られる
。
ると、Ｔｏクロックに同期したマシンサイクルの２倍周
期の信号がラッチＰＩＫＯＲＡ１２４ａ−０から出力さ
れ、この信号と、この信号をラッチＰＩＫＯＬＡＩ ２
４ａ−１によりｔ０＋ｄｔ０の時間差を付けた信号とが
ＥＯＲ１２４ａ−２により排他的論理和を取られ、これ
により第２図に示すＥＯＲ１２４ａ−３信号が得られる
。
さらに、ピッチ制御回路１２４ｂは、Ｔ１クロックで駆
動されるラッチＰＩＫＯＥＢ１２４ｂ−０と、ＴＯＤク
ロックで駆動されるラッチＰＩＫＯＬＢ１２４ｂ−１と
、前記２つのラッチの出力を排他的論理和するＥＯＲゲ
ー）１２４ｂ−２とにより構成され、ＥＯＲゲート１２
４ｂ−２の出力をピッチ信号１２４ｂ−３として出力し
ている。
動されるラッチＰＩＫＯＥＢ１２４ｂ−０と、ＴＯＤク
ロックで駆動されるラッチＰＩＫＯＬＢ１２４ｂ−１と
、前記２つのラッチの出力を排他的論理和するＥＯＲゲ
ー）１２４ｂ−２とにより構成され、ＥＯＲゲート１２
４ｂ−２の出力をピッチ信号１２４ｂ−３として出力し
ている。
動作を示すと、ＰＩＫＯＢ信号１３９ｂが入力されると
、ＴＩクロックに同期したマシンサイクルの２倍周期の
信号がラッチＰＩＫＯＥＢ１２４ｂ−０から出力され、
この信号と、この信号をラッチＰＩＫＯＬＢ１２４ｂ−
１によりｔｃ＋ｄｔ。
、ＴＩクロックに同期したマシンサイクルの２倍周期の
信号がラッチＰＩＫＯＥＢ１２４ｂ−０から出力され、
この信号と、この信号をラッチＰＩＫＯＬＢ１２４ｂ−
１によりｔｃ＋ｄｔ。
の時間差を付けた信号との排他的論理和かＥＯＲ１２４
ｂ−２で取られ、これにより、第２図に示すＥＯＲ１２
４ｂ−３信号が得られる。
ｂ−２で取られ、これにより、第２図に示すＥＯＲ１２
４ｂ−３信号が得られる。
さらに、ピッチ制御回路１２４ｃは、Ｔｏクロックで駆
動されるラッチＰＩＫＯＥＣ１２４ｃｍ０と、Ｔ１クロ
ックで駆動されるラッチＰＩＫＯＬＣ１２４ｃｍ１と、
前記２つのラッチの出力を排他的論理和するＥＯＲゲー
）１２４Ｃ−２とにより構成され、ＥＯＲゲート１２４
Ｃ−２の出力をピッチ信号１２４Ｃ−３として出力し
ている。
動されるラッチＰＩＫＯＥＣ１２４ｃｍ０と、Ｔ１クロ
ックで駆動されるラッチＰＩＫＯＬＣ１２４ｃｍ１と、
前記２つのラッチの出力を排他的論理和するＥＯＲゲー
）１２４Ｃ−２とにより構成され、ＥＯＲゲート１２４
Ｃ−２の出力をピッチ信号１２４Ｃ−３として出力し
ている。
動作を示すと、ＰＩＫＯＡ信号１３９ａが入力されると
、Ｔｏクロックに同期したマシンサイクルの２倍周期の
信号がラッチＰＩＫＯＬＣ１２４ｃｍ１から出力され、
この信号と、この信号をラッチＰＩＫＯＬＣ１２４ｃｍ
１によりｔｃの時間差を付けた信号との排他的論理和が
ＥＯＲ１２４Ｃ−２で取られ、これにより、第２図に示
すＥＯＲ１２４ｃｍ３信号が得られる。
、Ｔｏクロックに同期したマシンサイクルの２倍周期の
信号がラッチＰＩＫＯＬＣ１２４ｃｍ１から出力され、
この信号と、この信号をラッチＰＩＫＯＬＣ１２４ｃｍ
１によりｔｃの時間差を付けた信号との排他的論理和が
ＥＯＲ１２４Ｃ−２で取られ、これにより、第２図に示
すＥＯＲ１２４ｃｍ３信号が得られる。
（３） ＷＡカウンタ１１８
ＲＡＭの書き込みアドレスを発生するＷＡカウンタ１１
８は、ＴＯクロックで駆動されるラッチＷＩＮＣ１１８
−０と、＋１回路１１８−１と、ＴＯクロックで駆動さ
れる６ビツトのアドレスレジスタＷＡＣ１１Ｂ−２とに
より構成される。またＷＡカウンタ１１８は、図示はし
ないがアドレスレジスタＷＡＣ１１８−２をクリアする
構造にもなっている。ベクトル処理装置動作中は、第２
図で示すＷＩＮＣｌ １８−０の信号のように書き込み
制御回路１１２から出力される書き込み制御信号１１３
によりアドレスデータがカウントアツプされ、アドレス
レジスタＷＡＣ１１８−２にセットされ、ＷＡカウンタ
アドレスデータ１１８−３として出力される。
８は、ＴＯクロックで駆動されるラッチＷＩＮＣ１１８
−０と、＋１回路１１８−１と、ＴＯクロックで駆動さ
れる６ビツトのアドレスレジスタＷＡＣ１１Ｂ−２とに
より構成される。またＷＡカウンタ１１８は、図示はし
ないがアドレスレジスタＷＡＣ１１８−２をクリアする
構造にもなっている。ベクトル処理装置動作中は、第２
図で示すＷＩＮＣｌ １８−０の信号のように書き込み
制御回路１１２から出力される書き込み制御信号１１３
によりアドレスデータがカウントアツプされ、アドレス
レジスタＷＡＣ１１８−２にセットされ、ＷＡカウンタ
アドレスデータ１１８−３として出力される。
（４） ＲＡカウンタ１１９
ＲＡＭの読みだしアドレスを発生するＲＡカウンタ１１
９は、Ｔ１クロックで駆動されるラッチＲＩＮＣ１１９
−０と、＋１回路１１９−１と、Ｔ１クロックで駆動さ
れる６ビツトのアドレスレジスタＲＡＣＩ １９−２と
により構成される。また、ＩＡカウンタ１１９は、図示
はしないがアドレスレジスタＲＡＣＩ １９−２をクリ
アーする構造にもなっている。ベクトル処理装置動作中
は、第２図で示すＲＩＮＣ１１９−０の信号のように読
みだし制御回路１１５から出力される読みだし制御信号
１１６によりアドレスデータがカウントアツプされ、ア
ドレスレジスタＲＡＣＩ １９−２にセットされ、ＲＡ
カウンタアドレスデータ１１９−３として出力される。
９は、Ｔ１クロックで駆動されるラッチＲＩＮＣ１１９
−０と、＋１回路１１９−１と、Ｔ１クロックで駆動さ
れる６ビツトのアドレスレジスタＲＡＣＩ １９−２と
により構成される。また、ＩＡカウンタ１１９は、図示
はしないがアドレスレジスタＲＡＣＩ １９−２をクリ
アーする構造にもなっている。ベクトル処理装置動作中
は、第２図で示すＲＩＮＣ１１９−０の信号のように読
みだし制御回路１１５から出力される読みだし制御信号
１１６によりアドレスデータがカウントアツプされ、ア
ドレスレジスタＲＡＣＩ １９−２にセットされ、ＲＡ
カウンタアドレスデータ１１９−３として出力される。
（５） セレクタ１２０
ＡバンクＲＡＭ１２２のアドレスデータを選択するセレ
クタ１２０は、第２図に示すようにＰＩＴＣＨ信号ＥＯ
Ｒ１２４ａ−３が”ｏ”のときＷＡカウンタアドレスデ
ータ１１８−３を選択し、ＰＩＴＣＨ信号ＥＯＲ１２４
ａ−３が“１”のときＲＡカウンクアドレスデータ１１
９−３を選択する。さらに、セレクタ１２０の出力は、
ＴＯＩＡクロックで駆動される６ビツトのＡバンクアド
レスレジスタＡＡＤ １２６に入力され、ＡバンクＲＡ
Ｍアドレスデータ信号１２６−０としてＡバンクＲＡＭ
１２２に入力される。
クタ１２０は、第２図に示すようにＰＩＴＣＨ信号ＥＯ
Ｒ１２４ａ−３が”ｏ”のときＷＡカウンタアドレスデ
ータ１１８−３を選択し、ＰＩＴＣＨ信号ＥＯＲ１２４
ａ−３が“１”のときＲＡカウンクアドレスデータ１１
９−３を選択する。さらに、セレクタ１２０の出力は、
ＴＯＩＡクロックで駆動される６ビツトのＡバンクアド
レスレジスタＡＡＤ １２６に入力され、ＡバンクＲＡ
Ｍアドレスデータ信号１２６−０としてＡバンクＲＡＭ
１２２に入力される。
（６） セレクタ１２１
ＢバンクＲＡＭ１２３のアドレスデータを選択するセレ
クタ１２１は、第２図に示すようにＰＩＴＣＨ信号ＥＯ
Ｒ１２４ｂ−３が”ｏ″のときＷＡカウンタアドレスデ
ータｌｌ８−３を選択し、ＰＩＴＣＨ信号ＥＯＲ１２４
ｂ−３が“１”のときＲＡカウンタアドレスデータ１１
９−３を選択する。さらに、セレクタ１２１の出力は、
ＴＯＩＢクロックで駆動される６ビツトのＢバンクアド
レスレジスタＢＡＤ１２７に入力され、ＢバンクＲＡＭ
アドレスデータ信号１２７−０としてＢバンクＲＡＭ１
２３に入力される。
クタ１２１は、第２図に示すようにＰＩＴＣＨ信号ＥＯ
Ｒ１２４ｂ−３が”ｏ″のときＷＡカウンタアドレスデ
ータｌｌ８−３を選択し、ＰＩＴＣＨ信号ＥＯＲ１２４
ｂ−３が“１”のときＲＡカウンタアドレスデータ１１
９−３を選択する。さらに、セレクタ１２１の出力は、
ＴＯＩＢクロックで駆動される６ビツトのＢバンクアド
レスレジスタＢＡＤ１２７に入力され、ＢバンクＲＡＭ
アドレスデータ信号１２７−０としてＢバンクＲＡＭ１
２３に入力される。
（７） 書き込みデータ
書き込みデータは、書き込みデータバス１０４を介して
入力され、ＴＯＩクロックで駆動されるレジスタＷＤＡ
ＴＡ１２ Ｂに入力される。さらに、レジスタＷＤＡＴ
Ａ１２８の出力信号は、ＴＩクロックで駆動されるＡパ
ンクＲＡＭ１２２用位相変換データレジスタＷＤＡＴＡ
Ａｌ ２８ ａを通ってＤＩパス１２８ａ−〇を介して
ＡバンクＲＡＭ１２２に入力される。さらに、前記レジ
スタＷＤＡＴＡ １２８の出力信号は、ＴＯクロックで
駆動されるＢバンクＲＡＭ１２３用位相変換データレジ
スタＷＤＡＴＡＢ １２８ ｂを通ってＤＩパス１２８
ｔ）−０を介してＢバンクＲＡＭ１２３に入力される
。
入力され、ＴＯＩクロックで駆動されるレジスタＷＤＡ
ＴＡ１２ Ｂに入力される。さらに、レジスタＷＤＡＴ
Ａ１２８の出力信号は、ＴＩクロックで駆動されるＡパ
ンクＲＡＭ１２２用位相変換データレジスタＷＤＡＴＡ
Ａｌ ２８ ａを通ってＤＩパス１２８ａ−〇を介して
ＡバンクＲＡＭ１２２に入力される。さらに、前記レジ
スタＷＤＡＴＡ １２８の出力信号は、ＴＯクロックで
駆動されるＢバンクＲＡＭ１２３用位相変換データレジ
スタＷＤＡＴＡＢ １２８ ｂを通ってＤＩパス１２８
ｔ）−０を介してＢバンクＲＡＭ１２３に入力される
。
（８） ＷＥ制御回路
ＷＥ制御回路は、ベクトルレジスタ１０１のそれぞれに
設けられており、命令により書き込み制御回路１１２か
らそれぞれのベクトルレジスタ１０１が並列に動作でき
るよう制御されている。
設けられており、命令により書き込み制御回路１１２か
らそれぞれのベクトルレジスタ１０１が並列に動作でき
るよう制御されている。
ＷＥ制御回路は、ＴＯクロックで駆動されるラッチＷＥ
Ｆ１２９と、Ｔ１クロツタで駆動されるラッチＷＥＳ１
３０と、セレクタ１３１と、セレクタ１３２と、ＴＯＩ
Ａクロックで駆動されるＡバンクＲＡＭ１２２のライト
・モード・ラッチＷＴＭＤＡ ｌ ３３と、ＴＯＩＢク
ロックで駆動されるＢバンクＲＡＭ１２３のライト・モ
ード・ラッチＷＴＭＤＢ １３４と、ＴＩＤクロックの
立ち上がりを遅延させＲＡＭの書き込みセットアツプ時
間とＴＩＤクロックのパルス幅を重ね合わせてＡバンク
ＲＡＭＷＥのパルス幅および書き込みホールド時間を調
整するライトパルス発生回路１３５ａと、同様にＴｏク
ロックの立ち上がりを遅延させＢバンクＲＡＭＷＥを発
生させるライトパルス発生回路１３５ｂと、それぞれの
ライト・モードとそれぞれのライト・パルス発生回路１
３５ａ。
Ｆ１２９と、Ｔ１クロツタで駆動されるラッチＷＥＳ１
３０と、セレクタ１３１と、セレクタ１３２と、ＴＯＩ
Ａクロックで駆動されるＡバンクＲＡＭ１２２のライト
・モード・ラッチＷＴＭＤＡ ｌ ３３と、ＴＯＩＢク
ロックで駆動されるＢバンクＲＡＭ１２３のライト・モ
ード・ラッチＷＴＭＤＢ １３４と、ＴＩＤクロックの
立ち上がりを遅延させＲＡＭの書き込みセットアツプ時
間とＴＩＤクロックのパルス幅を重ね合わせてＡバンク
ＲＡＭＷＥのパルス幅および書き込みホールド時間を調
整するライトパルス発生回路１３５ａと、同様にＴｏク
ロックの立ち上がりを遅延させＢバンクＲＡＭＷＥを発
生させるライトパルス発生回路１３５ｂと、それぞれの
ライト・モードとそれぞれのライト・パルス発生回路１
３５ａ。
１３５ｂの出力パルスと論理積を取るＡＮＤゲート１３
６，１３７とにより構成される。ベクトル処理装置動作
中は、第２図に示すようにＰＩＴＣＨ信号１２４ａ−３
が“０”のときセレクタ１３１がラッチＷＥＦ１２９の
出力を選択し、ＰＩＴＣＨ信号１２４ｂ−３が０”のと
きはセレクタ１３２がラッチＷＥＳＩ３０の出力を選択
する。
６，１３７とにより構成される。ベクトル処理装置動作
中は、第２図に示すようにＰＩＴＣＨ信号１２４ａ−３
が“０”のときセレクタ１３１がラッチＷＥＦ１２９の
出力を選択し、ＰＩＴＣＨ信号１２４ｂ−３が０”のと
きはセレクタ１３２がラッチＷＥＳＩ３０の出力を選択
する。
すなわち、動作中は全ベクトルデータの偶数要素を保持
するために、書き込み制御信号１１３−０を出力し、Ａ
バンクＲＡＭ１２２へのＷＥ信号１３６ａを制御するこ
とができる。さらに、全ベクトルデータの奇数要素を保
持するために、書き込み制御信号１１１１を出力し、Ｂ
バンクＲＡＭ１２３へのＷＥ信号１３６ｂを制御するこ
とができる。
するために、書き込み制御信号１１３−０を出力し、Ａ
バンクＲＡＭ１２２へのＷＥ信号１３６ａを制御するこ
とができる。さらに、全ベクトルデータの奇数要素を保
持するために、書き込み制御信号１１１１を出力し、Ｂ
バンクＲＡＭ１２３へのＷＥ信号１３６ｂを制御するこ
とができる。
（９） 読み出しデータ
ベクトル処理装置の動作中、ＡバンクＲＡＭ１２２は、
ＡバンクアドレスレジスタＡ Ａ Ｄ １２６が読み出
しアドレスデータのとき、ＡバンクＲＡＭ１２２のデー
タ出力１２２−０をＴＩクロックで駆動されるデータレ
ジスタＲＤＡＴＡＡ１３８ａに出力する。−旦保持され
たこの出力は、Ｔ０１クロツタで駆動される位相変換デ
ータレジスタＲＤＡＴＡ １３８に送出される。また、
ＢバンクアドレスレジスタＢＡＤ１２７が読み出しアド
レスデータのとき、ＢバンクＲＡＭ１２３のデータ出力
１２３−０は、ＴＩＤＤクロックで駆動されるデータレ
ジスタＴＤＡＴＡＡ １３８ ｂに一旦保持され、その
出力は、ＴＯＩクロックで駆動され２日 る位相変換データレジスタＲＤＡＴＡＩ ３８に送出さ
れる。さらに、セレクタ１２５は、当該バンクＲＡＭが
読み出し動作のとき、データレジスタ１３８ａ、１３８
ｂの当該出力を選択するようピッチ制御回路１２４Ｃの
出力信号ＦＯＲ１２４Ｃ−３で振り分ける構成になって
いる。さらに、位相変換データレジスタＲＤＡＴＡＩ
３ Ｂの出力データは、ベクトルレジスタ読み出しデー
タバス１０５に出力される。
ＡバンクアドレスレジスタＡ Ａ Ｄ １２６が読み出
しアドレスデータのとき、ＡバンクＲＡＭ１２２のデー
タ出力１２２−０をＴＩクロックで駆動されるデータレ
ジスタＲＤＡＴＡＡ１３８ａに出力する。−旦保持され
たこの出力は、Ｔ０１クロツタで駆動される位相変換デ
ータレジスタＲＤＡＴＡ １３８に送出される。また、
ＢバンクアドレスレジスタＢＡＤ１２７が読み出しアド
レスデータのとき、ＢバンクＲＡＭ１２３のデータ出力
１２３−０は、ＴＩＤＤクロックで駆動されるデータレ
ジスタＴＤＡＴＡＡ １３８ ｂに一旦保持され、その
出力は、ＴＯＩクロックで駆動され２日 る位相変換データレジスタＲＤＡＴＡＩ ３８に送出さ
れる。さらに、セレクタ１２５は、当該バンクＲＡＭが
読み出し動作のとき、データレジスタ１３８ａ、１３８
ｂの当該出力を選択するようピッチ制御回路１２４Ｃの
出力信号ＦＯＲ１２４Ｃ−３で振り分ける構成になって
いる。さらに、位相変換データレジスタＲＤＡＴＡＩ
３ Ｂの出力データは、ベクトルレジスタ読み出しデー
タバス１０５に出力される。
（１０） レジスタＲＡＭ
ベクトルレジスタ１０１の１つを構成する２つの超高速
ＲＡＭは、同一アドレスデータ値で同一ベクトルデータ
要素を表現するように配置される。
ＲＡＭは、同一アドレスデータ値で同一ベクトルデータ
要素を表現するように配置される。
すなわち、全ベクトルデータの偶数要素を保持するＡバ
ンクＲＡＭＩ ２２は、ＡバンクアドレスレジスタＤＡ
Ａ１２６の出力１２６−０でアドレッシングされる。ま
た、ベクトルデータの奇数要素を保持するＢバンクＲＡ
Ｍ１２３は、ＢバンクアドレスレジスタＢＡＤ １２３
の出力１２３−０でアドレシングされる。
ンクＲＡＭＩ ２２は、ＡバンクアドレスレジスタＤＡ
Ａ１２６の出力１２６−０でアドレッシングされる。ま
た、ベクトルデータの奇数要素を保持するＢバンクＲＡ
Ｍ１２３は、ＢバンクアドレスレジスタＢＡＤ １２３
の出力１２３−０でアドレシングされる。
次に第１図に示すベクトルレジスタ１０１−０の全体的
動作概要を第２図を参照して説明する。
動作概要を第２図を参照して説明する。
第２図はベクトルデータの書き込みと読み出しが同時に
行われているチエイニング処理を表している。なお、ベ
クトルデータの要素数は４とし、それぞれ順にｅ。＋
ｅｌ ｌ ｅｌ１ ｅ３とする・まず書き込み時
刻ｔ。にＷＡカウンタ１１８のラッチＷＩＮＣ１１８−
０に対しＷＡカウンタ１１８のクリアー信号Ｗ。が発行
される。クリア信号Ｗ。は、セレクタ１２０でピッチ信
号ＥＯＲ１２４ａ−３が“０″の間選択されるので、ｔ
。
行われているチエイニング処理を表している。なお、ベ
クトルデータの要素数は４とし、それぞれ順にｅ。＋
ｅｌ ｌ ｅｌ１ ｅ３とする・まず書き込み時
刻ｔ。にＷＡカウンタ１１８のラッチＷＩＮＣ１１８−
０に対しＷＡカウンタ１１８のクリアー信号Ｗ。が発行
される。クリア信号Ｗ。は、セレクタ１２０でピッチ信
号ＥＯＲ１２４ａ−３が“０″の間選択されるので、ｔ
。
＋ｄ ｔｏの時間幅となってＡバンクアドレスレジスタ
ＡＡＤ １２６に入力され、その出力が時刻ｔ１から時
刻ｔ、＋ｄｔｏまでの間アドレスＡＷ。
ＡＡＤ １２６に入力され、その出力が時刻ｔ１から時
刻ｔ、＋ｄｔｏまでの間アドレスＡＷ。
としてＡバンクＲＡＭ１２２に印加される。さらに、時
刻１ｏにＡバンクＲＡＭ１２２の書き込みとしてラッチ
ＷＥＦ１２９に書き込み信号ＷＴ。
刻１ｏにＡバンクＲＡＭ１２２の書き込みとしてラッチ
ＷＥＦ１２９に書き込み信号ＷＴ。
が入力され、セレクタ１３１でＥＯＲ１２４ａ−３“０
″の間選択されるのでｔ Ｃ十ａ ｔ ｏ ｃｏ時間幅
となってラッチＷＴＭＤＡ１３３へ入力される。
″の間選択されるのでｔ Ｃ十ａ ｔ ｏ ｃｏ時間幅
となってラッチＷＴＭＤＡ１３３へ入力される。
さらに、ラッチＷＴＭＤＡ１３３の出力で、書き込み信
号ＷＴ、は時刻１．から時刻ｔ２＋ｄｔ０まで有効とな
りＡＮＤゲート１３６でライト・パルス発生器１３５ａ
の出力パルスとＡＮＤを取り時刻ｔ１から時刻ｔ２＋ｄ
ｔ０の間ＡバンクＲＡＭ１２２のＷＥ１３６ａとして印
加される。さらに書き込みベクトルデータｅ０は時刻ｔ
０にレジスタＷＤＡＴＡ １２８に入力され、出力は１
０−１゜の時間幅で有効となる。次に、前記出力データ
はレジスタＷＤＡＴＡＡ１２８ ａに入力され、その出
力は１．−１．の幅で有効になる。すなわち、ベクトル
データの偶数要素の最初であるベクトルデータｅ０は、
時刻ｔ１から時刻ｔｔ＋ｄｔｏの間にＡバンクＲＡＭ１
２２に書き込まれる。
号ＷＴ、は時刻１．から時刻ｔ２＋ｄｔ０まで有効とな
りＡＮＤゲート１３６でライト・パルス発生器１３５ａ
の出力パルスとＡＮＤを取り時刻ｔ１から時刻ｔ２＋ｄ
ｔ０の間ＡバンクＲＡＭ１２２のＷＥ１３６ａとして印
加される。さらに書き込みベクトルデータｅ０は時刻ｔ
０にレジスタＷＤＡＴＡ １２８に入力され、出力は１
０−１゜の時間幅で有効となる。次に、前記出力データ
はレジスタＷＤＡＴＡＡ１２８ ａに入力され、その出
力は１．−１．の幅で有効になる。すなわち、ベクトル
データの偶数要素の最初であるベクトルデータｅ０は、
時刻ｔ１から時刻ｔｔ＋ｄｔｏの間にＡバンクＲＡＭ１
２２に書き込まれる。
次に、Ｂバンク側であるが、前記信号Ｗ０は、セレクタ
１２１でＥ ＯＲ１２４ｂ −３が０″の間選択される
ので、１．−１２の時間幅となってＢバンクアドレスレ
ジスタＢＡＤ １２７に入力され、その出力が時刻ｔ、
＋ａｔ、から時刻ｔ３までアドレスＢＷＯとしてＢバン
クＲＡＭ１２３に印加される。さらに、時刻ｔ、にＢバ
ンクＲＡＭ１２３の書き込みとしてラッチＷＥＳ１３０
に書き込み信号ＷＴ、が入力され、セレクタ１３２でＥ
ＯＲ１２４ｂ−３が“０”の間選択されるので、１、か
らｔ２＋ｄｔ、の時間幅となってラッチＷＴＭＤＢ １
３４へ入力される。さらに、ラッチＷＴＭＤＢ １３４
の出力である書き込み信号ＷＴ。
１２１でＥ ＯＲ１２４ｂ −３が０″の間選択される
ので、１．−１２の時間幅となってＢバンクアドレスレ
ジスタＢＡＤ １２７に入力され、その出力が時刻ｔ、
＋ａｔ、から時刻ｔ３までアドレスＢＷＯとしてＢバン
クＲＡＭ１２３に印加される。さらに、時刻ｔ、にＢバ
ンクＲＡＭ１２３の書き込みとしてラッチＷＥＳ１３０
に書き込み信号ＷＴ、が入力され、セレクタ１３２でＥ
ＯＲ１２４ｂ−３が“０”の間選択されるので、１、か
らｔ２＋ｄｔ、の時間幅となってラッチＷＴＭＤＢ １
３４へ入力される。さらに、ラッチＷＴＭＤＢ １３４
の出力である書き込み信号ＷＴ。
は時刻ｔ、＋ａｔ、から時刻ｔ３まで有効となり、ＡＮ
Ｄゲート１３７でライト・パルス発生器１３５ｂの出力
パルスとＡＮＤを取り時刻ｔ、＋ａｔ。
Ｄゲート１３７でライト・パルス発生器１３５ｂの出力
パルスとＡＮＤを取り時刻ｔ、＋ａｔ。
から時刻ｔ３の間ＢバンクＲＡＭ１２３のＷＥ１３７ｂ
として印加される。さらに、書き込みベクトルデータｅ
、は時刻１．にレジスタＷＤＡＴＡ１２８に入力され、
出力は１２−１３の時間幅で有効となる。次に、前記出
力データはレジスタＷＤＡＴＡＢ １２８ ｂに入力さ
れ、出力は時刻ｔ、＋ｄｔ、からｔ、＋ｄｔ、の時間幅
で有効になる。よって、ベクトルデータの奇数要素の最
初であるベクトルデータｅ１は、時刻ｔ、＋’ｄｔ。
として印加される。さらに、書き込みベクトルデータｅ
、は時刻１．にレジスタＷＤＡＴＡ１２８に入力され、
出力は１２−１３の時間幅で有効となる。次に、前記出
力データはレジスタＷＤＡＴＡＢ １２８ ｂに入力さ
れ、出力は時刻ｔ、＋ｄｔ、からｔ、＋ｄｔ、の時間幅
で有効になる。よって、ベクトルデータの奇数要素の最
初であるベクトルデータｅ１は、時刻ｔ、＋’ｄｔ。
からｔ３の間にＢバンクＲＡＭ１２３に書き込まれる。
以下同様に書き込みベクトルデータｅｔｒ０３に対して
ＷＡカウンタ１１８のラッチＷＩＮＣ１１８−０へＷＡ
カウンタ１１８のカウントアツプ信号ｗ、、Ｗ２が入力
され、それぞれＡバンクＲＡＭ１２２のアドレスＡＷｒ
、ＡＷｚおよびＢバンクＲＡＭ１２３のアドレスＢＷ
、、ＢＷ。
ＷＡカウンタ１１８のラッチＷＩＮＣ１１８−０へＷＡ
カウンタ１１８のカウントアツプ信号ｗ、、Ｗ２が入力
され、それぞれＡバンクＲＡＭ１２２のアドレスＡＷｒ
、ＡＷｚおよびＢバンクＲＡＭ１２３のアドレスＢＷ
、、ＢＷ。
となる。また、ｅｌｌ”３を書き込むためのＷＥである
ｗＴ、、ＷＴ、はｅ！＋”３をｅ、ｌとし、ＷＴ、、Ｗ
Ｔ、をＷＴ、とし、ｅｌｌがレジスタＷＤＡＴＡ１２８
に入力される時間をｔ７で表現すると、ＷＴ、ｌをラッ
チＷＥＦ １２９ （ｎ＝２）と、ラッチＷＥＳ １
３０ （ｎ＝３）に入力する時間をｔｌ’ｌ−１とする
ことにより、８ｇ＋６３を書き込むことができる。
ｗＴ、、ＷＴ、はｅ！＋”３をｅ、ｌとし、ＷＴ、、Ｗ
Ｔ、をＷＴ、とし、ｅｌｌがレジスタＷＤＡＴＡ１２８
に入力される時間をｔ７で表現すると、ＷＴ、ｌをラッ
チＷＥＦ １２９ （ｎ＝２）と、ラッチＷＥＳ １
３０ （ｎ＝３）に入力する時間をｔｌ’ｌ−１とする
ことにより、８ｇ＋６３を書き込むことができる。
一方、ベクトルデータｅＯ＋ ｅｌ ＋ ｅｌ ＋
ｅｌの読み出しは、時刻ｔ１にＲＡカウンタ１１９
のラッチＲＩＮＣ１１９−０へＲＡカウンタ１１９のク
リアー信号Ｒ０を発生することにより行われる。前記ク
リア信号Ｒ６は、セレクタ１２１でＥＯＲ１２４ｂ−３
が“１”の間選択されるので時刻ｔ、＋ａｔｏから時刻
ｔ２の間有効となり、ＡバンクアドレスレジスタＡＡＤ
１２６に入力され、出力が時刻ｔ２＋ｄｔｏから時刻
ｔ３までアドレスＡＲＯとなってＡバンクＲＡＭ１２２
に印加される。さらに、ＰＩＴＣＨ信号ＦＯＲ１２４Ｃ
−３がａ１″のときセレクタ１２５はＡバンクＲＡＭ１
２２からの出力データであるデータレジスタＲＤＡＴＡ
Ａ１３８ ａの出力を選択するので、時刻ｔ２＋ｄｔｏ
から時刻ｔ、までＡバンクＲＡＭ１２２に印加されてい
るアドレスＡＲ，に対応したベクトルデータｅ。が出力
され、このベクトルデータｅ０は、位相変換データレジ
スタＲＤＡＴＡ１３８に入力され、時刻ｔ４から時刻ｔ
５の間、ベクトルレジスタ読み出しデータバス１０５に
出力される。
ｅｌの読み出しは、時刻ｔ１にＲＡカウンタ１１９
のラッチＲＩＮＣ１１９−０へＲＡカウンタ１１９のク
リアー信号Ｒ０を発生することにより行われる。前記ク
リア信号Ｒ６は、セレクタ１２１でＥＯＲ１２４ｂ−３
が“１”の間選択されるので時刻ｔ、＋ａｔｏから時刻
ｔ２の間有効となり、ＡバンクアドレスレジスタＡＡＤ
１２６に入力され、出力が時刻ｔ２＋ｄｔｏから時刻
ｔ３までアドレスＡＲＯとなってＡバンクＲＡＭ１２２
に印加される。さらに、ＰＩＴＣＨ信号ＦＯＲ１２４Ｃ
−３がａ１″のときセレクタ１２５はＡバンクＲＡＭ１
２２からの出力データであるデータレジスタＲＤＡＴＡ
Ａ１３８ ａの出力を選択するので、時刻ｔ２＋ｄｔｏ
から時刻ｔ、までＡバンクＲＡＭ１２２に印加されてい
るアドレスＡＲ，に対応したベクトルデータｅ。が出力
され、このベクトルデータｅ０は、位相変換データレジ
スタＲＤＡＴＡ１３８に入力され、時刻ｔ４から時刻ｔ
５の間、ベクトルレジスタ読み出しデータバス１０５に
出力される。
つぎに、Ｂバンク側であるが、前記クリア信号Ｒ０は、
セレクタ１２１でＥＯＲ１２４ｂ−３が“１”の間選択
されるので、時刻ｔ、＋ｄｔｏから時刻ｔ３の間有効と
なり、ＢバンクアドレスレジスタＢ’ＡＤ１２７に入力
され出力が時刻ｔ３から時刻ｔ３＋ｄｔ、までアドレス
ＢＲ，となってＢバンクＲＡＭ１２３に印加される。さ
らに、ＰＩＴＣＨ信号ＥＯＲ１２４ｃｍ３が“０”のと
きセレクタ１２５は、ＢパンクＲＡＭ１２３からの出力
データであるデータレジスタＲＤＡＴＡＢ１３８ｂの出
力を選択するので、時刻ｔ３から時刻ｔ、＋ｄｔ、まで
ＢバンクＲＡＭ１２３に印加されているアドレスＢ Ｒ
ｏに対応したベクトルデータｅ１が出力され、このベク
トルデータｅ１は、位相変換データレジスタＲＤＡＴＡ
１３８に入力され、時刻ｔ、から時刻ｔ６の間、ベクト
ルレジスタ読み出しデータバス１０５に出力される。以
下同様にベクトルデータｅＺ＋ ｅ３を読み出すため
にＲＡカウンタ１１９のラッチＲＩＮＣ１１９−０へＲ
Ａカウンタ１１９のカウントアツプ信号Ｒ８が入力され
、それぞれＡバンクＲＡＭ１２２のアドレスＡＲ，およ
びＢバンクＲＡＭ１２３のアドレスＢ Ｒ＋ となるの
で、第２図で示すように、ベクトルデータｅＺ＋８３は
、データレジスタＲＤＤＡＴＡ１３ Ｂを通ってベクト
ルレジスタ読み出しデータバス１０５に出力される。
セレクタ１２１でＥＯＲ１２４ｂ−３が“１”の間選択
されるので、時刻ｔ、＋ｄｔｏから時刻ｔ３の間有効と
なり、ＢバンクアドレスレジスタＢ’ＡＤ１２７に入力
され出力が時刻ｔ３から時刻ｔ３＋ｄｔ、までアドレス
ＢＲ，となってＢバンクＲＡＭ１２３に印加される。さ
らに、ＰＩＴＣＨ信号ＥＯＲ１２４ｃｍ３が“０”のと
きセレクタ１２５は、ＢパンクＲＡＭ１２３からの出力
データであるデータレジスタＲＤＡＴＡＢ１３８ｂの出
力を選択するので、時刻ｔ３から時刻ｔ、＋ｄｔ、まで
ＢバンクＲＡＭ１２３に印加されているアドレスＢ Ｒ
ｏに対応したベクトルデータｅ１が出力され、このベク
トルデータｅ１は、位相変換データレジスタＲＤＡＴＡ
１３８に入力され、時刻ｔ、から時刻ｔ６の間、ベクト
ルレジスタ読み出しデータバス１０５に出力される。以
下同様にベクトルデータｅＺ＋ ｅ３を読み出すため
にＲＡカウンタ１１９のラッチＲＩＮＣ１１９−０へＲ
Ａカウンタ１１９のカウントアツプ信号Ｒ８が入力され
、それぞれＡバンクＲＡＭ１２２のアドレスＡＲ，およ
びＢバンクＲＡＭ１２３のアドレスＢ Ｒ＋ となるの
で、第２図で示すように、ベクトルデータｅＺ＋８３は
、データレジスタＲＤＤＡＴＡ１３ Ｂを通ってベクト
ルレジスタ読み出しデータバス１０５に出力される。
前述したように、第１図に示したベクトルレジスタ１０
１−０は、ＲＡＭ書き込みピッチサイクルを時間ｔｃ＋
ｄｔ、に設定し、ＲＡＭ読み出しピッチサイクルを時間
ｄｔ、に設定してもベクトルレジスタを含むベクトル処
理装置全体のパイプラインピッチサイクルを時間ｔｃと
することが可能である。
１−０は、ＲＡＭ書き込みピッチサイクルを時間ｔｃ＋
ｄｔ、に設定し、ＲＡＭ読み出しピッチサイクルを時間
ｄｔ、に設定してもベクトルレジスタを含むベクトル処
理装置全体のパイプラインピッチサイクルを時間ｔｃと
することが可能である。
さらに、第４図に示すデイレイ回路２０８゜２１２．２
１５のデイレイ量を変化させることによりＲＡＭの書き
込み読み出し性能ピッチのバラツキに対して柔軟に対処
することが可能である。
１５のデイレイ量を変化させることによりＲＡＭの書き
込み読み出し性能ピッチのバラツキに対して柔軟に対処
することが可能である。
なお、デイレイ回路の具体的な実現方法については、前
記回路を構成するゲートのカレントスイッチまたは出カ
ニミツターフォロアー電流量を制御することによりゲー
トデイレイを数Ｌｏｐｓの時間単位で変化させることで
実現する。
記回路を構成するゲートのカレントスイッチまたは出カ
ニミツターフォロアー電流量を制御することによりゲー
トデイレイを数Ｌｏｐｓの時間単位で変化させることで
実現する。
ところで、前述の実施例によれば、１相クロツクから全
てのＬＳＩ内部タイミングクロックを発生させることが
できるので、クロックスキューを低減できる利点も併せ
て得られる。
てのＬＳＩ内部タイミングクロックを発生させることが
できるので、クロックスキューを低減できる利点も併せ
て得られる。
以上説明したように、本発明によれば、ベクトル処理装
置のマシンサイクルクロック速度をベクトルレジスタに
使用されるＲＡＭの書き込みピッチ性能と読み出しピッ
チ性能の合計時間の１／２に設定することが可能であり
、これにより、読み出しピッチ性能に比較して書き込み
ピッチ性能が劣る超高速ＲＡＭの書き込みピッチサイク
ル以上にベクトル処理装置のマシンサイクルを設定する
ことができ、ベクトルデータの処理を高、速に行うこと
ができる。
置のマシンサイクルクロック速度をベクトルレジスタに
使用されるＲＡＭの書き込みピッチ性能と読み出しピッ
チ性能の合計時間の１／２に設定することが可能であり
、これにより、読み出しピッチ性能に比較して書き込み
ピッチ性能が劣る超高速ＲＡＭの書き込みピッチサイク
ル以上にベクトル処理装置のマシンサイクルを設定する
ことができ、ベクトルデータの処理を高、速に行うこと
ができる。
第１図は本発明の一実施例によるベクトルレジスタの詳
細な構成を示すブロック図、第２図はベクトルレジスタ
の動作を説明するタイミングチャート、第３図はベクト
ルレジスタの動作を規定するクロックのタイミングチャ
ート、第４図はクロックタイミング発生回路の構成を示
すブロック図、第５図は本発明によるベクトル処理装置
の全体の概略構成を示すブロック図、第６図は従来技術
によるベクトル処理装置の構成を示すブロック図である
。 １．１０１・・・・・・・・・ベクトルレジスタ、２．
３゜１０２．１０３・・・・・・・・・セレクタ、６，
１０６・・・・・・・・・パイプライン演算器、９，１
０９・・・・・・・・・主記憶装置、１０，１１０・・
・・・・・・・ベクトルロードパイプライン、１１，１
１１・・・・・・・・・ベクトルストアパイプライン、
１１２・・・・・・・・・書き込み制御回路、１１５・
・・・・・・・・読み出し制御回路、１１８・・・・・
・・・・ＷＡカウンタ、１１９・・・・・・・・・ＲＡ
カウンタ、１２０，１２１゜１２５．１３１，１３２・
・・・・・・・・セレクタ、１２２・・・・・・・・・
ＡバンクＲＡＭ、１２３・・・・・・・・・ＢバンクＲ
ＡＭ、 １２４． １２４ ａ 〜１２４ ｃ・・・・
・・・・−ピッチ制御回路、１２６・・・・・・・・・
Ａバンクアドレスレジスタ（ＡＡＤ）、１２７・・・・
・・・・・Ｂバンクアドレスレジスタ（ＢＡＤ） 、１
２８・・・・・・・・・データレジスタ（ＷＤＡＴＡ）
、１２８ ａ、１２８ ｂ−・・・・−・−・位相変
換データレジスタ（ＷＤＡＴＡＡ、ＷＤＡＴＡＢ）、１
２９，１３０，１３３，１３４・・・・・・・・・うッ
チ、１３８・・・・・・・・・位相変換データレジスタ
（ＲＤＡＴＡ） 、１３８ ａ、 １３８ ｂ−・・
・・・・データレジスタ（ＲＤＡＴＡＡ、ＲＤＡＴＡＢ
）。
細な構成を示すブロック図、第２図はベクトルレジスタ
の動作を説明するタイミングチャート、第３図はベクト
ルレジスタの動作を規定するクロックのタイミングチャ
ート、第４図はクロックタイミング発生回路の構成を示
すブロック図、第５図は本発明によるベクトル処理装置
の全体の概略構成を示すブロック図、第６図は従来技術
によるベクトル処理装置の構成を示すブロック図である
。 １．１０１・・・・・・・・・ベクトルレジスタ、２．
３゜１０２．１０３・・・・・・・・・セレクタ、６，
１０６・・・・・・・・・パイプライン演算器、９，１
０９・・・・・・・・・主記憶装置、１０，１１０・・
・・・・・・・ベクトルロードパイプライン、１１，１
１１・・・・・・・・・ベクトルストアパイプライン、
１１２・・・・・・・・・書き込み制御回路、１１５・
・・・・・・・・読み出し制御回路、１１８・・・・・
・・・・ＷＡカウンタ、１１９・・・・・・・・・ＲＡ
カウンタ、１２０，１２１゜１２５．１３１，１３２・
・・・・・・・・セレクタ、１２２・・・・・・・・・
ＡバンクＲＡＭ、１２３・・・・・・・・・ＢバンクＲ
ＡＭ、 １２４． １２４ ａ 〜１２４ ｃ・・・・
・・・・−ピッチ制御回路、１２６・・・・・・・・・
Ａバンクアドレスレジスタ（ＡＡＤ）、１２７・・・・
・・・・・Ｂバンクアドレスレジスタ（ＢＡＤ） 、１
２８・・・・・・・・・データレジスタ（ＷＤＡＴＡ）
、１２８ ａ、１２８ ｂ−・・・・−・−・位相変
換データレジスタ（ＷＤＡＴＡＡ、ＷＤＡＴＡＢ）、１
２９，１３０，１３３，１３４・・・・・・・・・うッ
チ、１３８・・・・・・・・・位相変換データレジスタ
（ＲＤＡＴＡ） 、１３８ ａ、 １３８ ｂ−・・
・・・・データレジスタ（ＲＤＡＴＡＡ、ＲＤＡＴＡＢ
）。
Claims (1)
- 【特許請求の範囲】 １、書き込みピッチサイクルが読み出しピッチサイクル
より遅いＲＡＭにより構成されるベクトルレジスタと、
パイプライン処理機構とを備えたベクトル処理装置にお
いて、前記ベクトルレジスタへの書き込みピッチサイク
ルと読み出しピッチサイクルの合計時間の１／２を、パ
イプラインのピッチサイクルとすることを特徴とするベ
クトル処理装置。 ２、前記ベクトルレジスタは、２個のＲＡＭバンクによ
り構成され、それぞれのＲＡＭバンクは独立にアドレッ
シング可能であることを特徴とする特許請求の範囲第１
項記載のベクトル処理装置。 ３、前記ベクトルレジスタへの書き込みピッチサイクル
と読み出しピッチサイクルとは、それぞれ可変であるこ
とを特徴とする特許請求の範囲第１項または第２項記載
のベクトル処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228326A JP2941817B2 (ja) | 1988-09-14 | 1988-09-14 | ベクトル処理装置 |
| US07/399,917 US5115393A (en) | 1988-09-14 | 1989-08-29 | Vector processor performing data operations in one half of a total time period of write operation and the read operation |
| DE3930313A DE3930313A1 (de) | 1988-09-14 | 1989-09-11 | Vektorprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228326A JP2941817B2 (ja) | 1988-09-14 | 1988-09-14 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277882A true JPH0277882A (ja) | 1990-03-16 |
| JP2941817B2 JP2941817B2 (ja) | 1999-08-30 |
Family
ID=16874697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228326A Expired - Lifetime JP2941817B2 (ja) | 1988-09-14 | 1988-09-14 | ベクトル処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5115393A (ja) |
| JP (1) | JP2941817B2 (ja) |
| DE (1) | DE3930313A1 (ja) |
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- 1989-08-29 US US07/399,917 patent/US5115393A/en not_active Expired - Fee Related
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