DE2819571C2 - - Google Patents

Description

Die Erfindung betrifft eine Datenverarbeitungsanlage mit mehreren Prozessoren, die einen Hauptprozessor und eine Viel­ zahl von peripheren Prozessoren aufweist, welche von dem Haupt­ prozessor gesteuert werden und je einen Datenspeicher enthalten.

Bei bestimmten Anwendungsfällen mit hohen Datengeschwindigkeiten, beispielsweise bei der Verarbeitung von Radarsignalen, seis­ mischen Signalen, Sprachsignalen und in anderen Fällen kann die erforderliche Datenverarbeitungsgeschwindigkeit für einen einzelnen Datenprozessor zu hoch sein, um alle Daten in der zulässigen Zeit zu verarbeiten. Bei einer bekannten Lösung dieses Problems wird in bekannter Weise die Belastung des Hauptdatenprozessors durch den Einsatz eines sekundären Datenprozessors verringert, der durch den Hauptprozessor ge­ steuert wird und einen Teil der Datenverarbeitung für den Hauptprozessor übernimmt. Ein solcher sekundärer Datenprozessor wird im folgenden als peripherer Prozessor, abgekürzt PP, be­ zeichnet.

Bei bekannten Anlagen transferriert der Hauptprozessor einen Datenblock in einen dem peripheren Prozessor zugeordneten Da­ tenspeicher. Der periphere Prozessor setzt dann die Daten ab­ hängig von seinem eigenen unabhängigen Speicherprogramm auf irgendeine gewünschte Weise um, wenn der periphere Prozessor einen Rechner enthält, oder andernfalls unter Steuerung einer festen Logikanordnung. Der Hauptprozessor liest dann die teil­ weise verarbeiteten Daten aus dem Datenspeicher des peripheren Prozessors. Ein typisches Beispiel für einen solchen, mit einem einzelnen peripheren Prozessor gekoppelten Hauptprozessor fin­ det sich in dem Aufsatz "The Omen Computers: Associative Array Processors" von L. C. Higbie, IEEE Computer Society International Conference, 1972, Seiten 288 und 289.

Wenn die erforderliche Datenverarbeitungsgeschwindigkeit größer ist als die, die mit Hilfe eines einzelnen peripheren Prozessors erreicht werden kann, so können weitere periphere Prozessoren zum Hauptprozessor hinzugenommen werden, um wei­ tere Verarbeitungsschritte auszuführen. In bekannter Weise geschieht dies dadurch, daß mehrere periphere Prozessoren über eine Schnittstelle mit dem Datenbus des Hauptprozessors verbunden werden, wobei jeder periphere Prozessor eine peri­ phere Eingangs-Ausgangseinrichtung darstellt. Der Hauptpro­ zessor muß dann Ergebnisse aus einem Datenspeicher eines peri­ pheren Prozessors lesen und dann die Ergebnisse in den Daten­ speicher des nächsten peripheren Prozessors schreiben. Eine solche Anordnung ist beispielsweise in der Zeitschrift "Electronics", Band 50, Nr. 5, 3. März 1977, Seiten 159 und 160 beschrieben. Mit zunehmender Anzahl von peripheren Pro­ zessoren nimmt die Belastung des Eingangs-Ausgangsdatenbus und die Belastung der Zugriffsschaltungen für den Speicher des Hauptprozessors zu. In einigen Anwendungsfällen kann es wünschenswert sein, eine große Anzahl von peripheren Pro­ zessoren einzusetzen. Ein solcher Anwendungsfall ergibt sich bei Sprachanalyseproblemen, beispielsweise der Worterkennung, der Sprecher-Bestätigung und der Tonhöhenanzeige. Periphere Prozessoren können Verfahrensschritte wie beispielsweise eine digitale Bandbreitenfilterung, eine schnelle Fourier-Trans­ formation, eine Konvolution, eine Korrelation und anderes aus­ führen. In solchen Anwendungsfällen wird die Verarbeitungs­ geschwindigkeit durch die Gesamtzahl von Datenzugriffsvor­ gängen beschränkt, die zur Übertragung von Daten aus dem Datenspeicher eines peripheren Prozessors zum nächsten erforder­ lich sind.

Eine bekannte Lösung des Problems der Übertragungsgeschwindig­ keit für eine Vielzahl von peripheren Prozessoren besteht im Einsatz eines Koordinatenschalters, der eine Vielzahl von peripheren Prozessoren mit der Vielzahl von Datenspeichern für die peripheren Prozessoren verbindet. Ein Beispiel einer solchen Anlage findet sich in der US-Patentschrift 35 51 894.

Mittels des Koordinatenschalters werden Verbindungen so neu geordnet, daß die teilweise verarbeiteten Daten in jedem Datenspeicher dem nächsten peripheren Prozessor zugeordnet werden, der diese Daten weiterverarbeiten soll. Ein solches Verfahren hat den Nachteil, daß der Koordinatenschalter kom­ pliziert ist und keinen Modulaufbau besitzt, und daß der Um­ fang der erforderlichen Schaltungen etwa mit dem Quadrat der beteiligten Anzahl von peripheren Prozessoren wächst.

Ein weiteres Verfahren, mit dessen Hilfe sich die Übertragung von Daten zwischen dem Hauptprozessor und dem Datenspeicher der peripheren Prozessoren verringern läßt, sieht vor, daß jeder periphere Prozessor einen Zugriff zum Speicher des Hautprozessors nach dem Prinzip des Zyklus-Stehlens erhält. Der Speicher des Hauptprozessors stellt demgemäß einen gemein­ samen Speicher für die peripheren Prozessoren dar. Bei diesem Verfahren wird die Übertragung von Daten vom Datenspeicher eines peripheren Prozessors zum nächsten in typischer Weise dadurch erreicht, daß für einen Zugriff zum Speicher des Haupt­ prozessors benutzte Hinweisadresseninformationen geändert wer­ den, so daß bei fortschreitender Verarbeitung die jeweiligen Speicherstellen, zu denen ein gegebener peripherer Prozessor Zugriff erhält, leicht geändert werden können. Bei zunehmender Anzahl von peripheren Prozessoren belegen jedoch diese einen zunehmenden Anteil der Speicherzugriffszeit, so daß es ggf. zu Überschneidungen mit dem Hauptprozessor kommt. In extremen Fällen wird der Hauptprozessor sogar daran gehindert, sinnvolle Arbeit auszuführen, wenn die peripheren Prozessoren den Speicher des Hauptprozessors beanspruchen. Dieses Problem wird in einem Aufsatz "Interprocessor Communication for Multi-Microcomputer- Systems" von P. M. Russo, Computer, Band 10, Nr. 4, April 1977, Seite 69 beschrieben.

Die bisher besprochenen bekannten Anordnungen beinhalten wei­ tere Probleme. Beispielsweise muß bei denjenigen bekannten Anordnungen, bei welchen Daten von einem Datenspeicher zum nächsten übertragen werden, die Datenverarbeitung auf die Datenübertragung warten. Da die Datenübertragung sequentiell Wort für Wort durchgeführt wird, kann dies den Beginn der Datenverarbeitung im nachfolgenden peripheren Prozessor un­ zulässig verzögern. Außerdem werden bei bekannten Anlagen die Daten für den nachfolgenden Verarbeitungsschritt durch einen peripheren Prozessor entweder bewegt oder an ihrer Stelle gelassen, und zwar in diskreten Blöcken benachbarter Wörter. Die Datenwörter werden also dem nachfolgenden peripheren Pro­ zessor in einer Anordnung zur Verfügung gestellt, die für den vorhergehenden peripheren Prozessor zweckmäßig ist. Der nach­ folgende periphere Prozessor muß dann unter Umständen die Datenwörter zuerst neu ordnen, bevor er mit der eigentlichen Verarbeitung beginnen kann. Jedes dieser Probleme verringert die Gesamtverarbeitungsgeschwindigkeit bei jedem Verarbeitungs­ schritt durch einen peripheren Prozessor und erhöht die Kompli­ ziertheit bei der Verarbeitung.

Bekannt ist auch eine Mehrzweck-Datenverarbei­ tungsanlage (US-PS 38 15 095), die einen Hauptprozessor und eine Vielzahl von peripheren Prozessoren aufweist. Die peripheren Prozessoren werden vom Hauptprozessor gesteuert und weisen je einen Datenspeicher auf. Der Datenspeicher enthält eine Einrichtung zum Einschreiben von Daten eines Prozessorelementes in eine abhängig von Adressen gewählte Speicherstelle eines zweiten Prozessorelementes zum direk­ ten Datenaustausch.

Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, bei einer Daten­ verarbeitungsanlage mit einem Hauptprozessor und einer Vielzahl von peripheren Prozessoren die Verarbeitungsge­ schwindigkeit ohne gegenseitige Störungen zwischen den Prozessoren und beim möglichst einfachen Aufbau der Anlage zu erhöhen.

Die Lösung der Aufgabe ist im Patentanspruch 1 angegeben. Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Eine Verringerung der Datenübertragungszeit wird dadurch erzielt, daß alle Datenübertragungen zwischen den Datenspeichern der peripheren Prozessoren gleich­ zeitig ausgeführt werden. Dies geschieht dadurch, daß gemeinsame Adressensignale und Zeitsteuerungssignale gleichzeitig allen Übertragungseinheiten der peripheren Pro­ zessoren zugeführt werden. Während der Übertragung wird eine Datenneuordnung dadurch erreicht, daß die gemeinsamen Adressen­ signale in die tatsächlichen Adressen umgeordnet werden, die in jedem Datenspeicher von peripheren Prozessoren benutzt werden. Eine anpassungsfähige Neuordnung wird dadurch erzielt, daß eine getrennte Adressenumordnung zum Lesen und Schreiben verwendet wird. Durch den Einsatz eines bedingten Schreibsteuermerkmals kann eine unterschiedliche Anzahl von Wörtern zu jedem Datenspeicher eines peripheren Prozessors übertagen werden. Eine vorläufige Verarbeitung der übertra­ genen Daten wird durch Einschaltung von Arithmetik- und Logik­ schaltungen in den Datenweg sowie unter Steuerung der Bau­ teile für die Adressenumordnung erreicht. Dies gibt die Mög­ lichkeit, übertragene Daten mit konstanten Informationen zu kombinieren, die Wort für Wort gespeichert sind, oder mit Daten, die von einer anderen Quelle in einem peripheren Pro­ zessor übertragen werden. Von einem peripheren Prozessor zu verarbeitende Daten können aus mehreren anderen Quellen in peripheren Prozessoren Wort für Wort mittels einer Auswahl­ einrichtung assembliert werden.

Es kann auch eine Datenverarbeitung bei der Übertragung von Daten stattfinden, wodurch die vom peripheren Prozessor auszuführende Verarbeitung vereinfacht wird. Außerdem wird eine flexible Datenneuordnung ermöglicht, die die Verarbeitung durch die peripheren Prozessoren weiter vereinfacht. Diese zusätzliche Verarbeitung erfolgt ohne zusätzlichen Aufwand an Verarbeitungszeit, da sie während der für die Datenübertragung erforderlichen Zeit stattfindet.

Nachfolgend wird die Erfindung an Hand der Zeichnungen näher beschrieben. Es zeigt

Fig. 1 das Blockschaltbild einer Rechneranlage nach der Erfindung;

Fig. 2 Einzelheiten einer gemeinsamen Steuerschaltung zur Steuerung der Datenübertragung zwischen den Über­ tragungseinheiten von peripheren Prozessoren;

Fig. 3 ein Ausführungsbeispiel einer Übertragungseinheit eines peripheren Prozessors und des Datenspeicher­ abschnittes eines zugeodneten peripheren Prozessors.

In Fig. 1 ist das Gesamtblockschaltbild einer Rechneranlage mit mehreren Prozessoren entsprechend einem Ausführungsbeispiel der Erfindung dargestellt. Ein Hauptprozessor 10 wird hin­ sichtlich seiner Datenverarbeitungsfunktionen durch periphere Prozessoren (PP-Einheiten) PP ₁, PP ₂ und PP _m unterstützt. Die Gesamtzahl der in einem bestimmten Anwendungsfall tat­ sächlich benutzten PP-Einheiten hängt von den Datenverarbei­ tungsschritten ab, für die die PP-Einheiten zweckmäßig zur Beschleunigung der Gesamtdatenverarbeitung durch den Haupt­ prozessor 10 benutzt werden können. Jedem peripheren Pro­ zessor ist eine PP-Übertragungseinheit 30, 31 bzw. 32 zuge­ ordnet. Jeder periphere Prozessor verarbeitet die von links ankommenden Daten, und die teilweise verarbeiteten Daten wer­ den nach rechts zum nächstfolgenden peripheren Prozessor für den als nächstes auszuführenden Verarbeitungsschritt über­ tragen.

Entsprechend dem vereinfachten Blockschaltbild gemäß Fig. 1 überträgt der Hauptprozessor Daten an eine lineare Folge von PP-Einheiten. Die Daten werden jedem Prozessor nacheinander zugeführt und das Ergebnis wird zum Hauptprozessor zurückge­ geben. Wie die Erläuterung der Fig. 3 zeigen wird, ist die vorliegende Erfindung nicht auf einen strang sequentiellen, linearen Datenverarbeitungsweg beschränkt. Im Rahmen der Er­ findung können einem peripheren Prozessor Eingangssignale von einer beliebigen Anzahl weiterer peripherer Prozessoren zugeführt oder Ausgangssignale an diese abgegeben werden, und zwar je nach Bedarf im Hinblick auf die gewünschten Datenver­ arbeitungsfunktionen. Eine lineare Folge ist lediglich zur Vereinfachung der Darstellung angegeben und stellt lediglich eine von vielen zweckmäßigen Anordnungen im Rahmen der Erfin­ dung dar.

Der periphere Prozessor 1 ist typisch für die peripheren Pro­ zessoren, die hier betrachtet werden. Jeder der anderen peri­ pheren Prozessoren gemäß Fig. 1 besitzt einen ähnlichen inneren Aufbau, wobei jedoch die Einzelheiten aus Gründen der Klarheit weggelassen worden sind. Der periphere Prozessor 1 beinhaltet den Prozessor selbst und einen Datenspeicher. Ein Prozessor, und zwar entweder ein Hauptprozessor oder ein peripherer Pro­ zessor, kann mit Hilfe einer verdrahteten Logik aufgebaut sein, eine einzelne großintegrierte Schaltung umfassen oder aus einem Mikrocomputer mit einem Festwertspeicher zur Aufnahme der Be­ fehle bestehen. Der Datenspeicher ist in typischer Weise ein Schreib-Lese-Speicher mit beliebigem Zugriff. Der periphere Prozessor 1 verarbeitet die im Datenspeicher stehenden Daten, führt die durch den jeweiligen Anwendungsfall verlangte Daten­ transformation aus und legt die Ergebnisse im Datenspeicher ab.

Nach Beendigung der Verarbeitung durch alle peripheren Pro­ zessoren werden die verarbeiteten Daten gleichzeitig aus dem Datenspeicher jedes peripheren Prozessors zum Datenspeicher des nächstfolgenden peripheren Prozessors zur Durchführung des nächsten Verarbeitungsschrittes übertragen. Die Übertra­ gungseinheit 30 des peripheren Prozessors 1, die einige oder alle der Merkmale gemäß Fig. 3 beinhalten kann, steuert die geordnete Datenübertragung zwischen dem Datenspeicher des peripheren Prozessors 1 und seinen Nachbarn. Die Übertragungs­ einheit 31 des peripheren Prozessors 2, die gegenüber der Übertragungseinheit 30 unterschiedliche Merkmale besitzen kann, steuert die geordnete Datenübertragung zwischen dem Datenspeicher des peripheren Prozessors 2 und seinen Nach­ barn.

Adressen- und Steuersignale werden jeder Übertragungseinheit durch die in Fig. 2 im einzelnen dargestellte gemeinsame Steuerung 20 zugeführt. Nach der Beendigung der Aufgaben durch alle peripheren Prozessoren veranlaßt der Hauptprozessor 10 die gemeinsame Steuerung 20, mit der Übertragung zu beginnen.

Man beachte, daß die von der gemeinsamen Steuerung 20 gelie­ ferten Steuersignale im Rahmen der vorliegenden Erfindung auch vom Hauptprozessor 10 direkt geliefert werden könnten. Die gemeinsame Steuerung 20 stellt die Steuersignale für Daten­ übertragungen Wort für Wort zur Verfügung und arbeitet unab­ hängig, nachdem sie vom Hauptprozessor 10 in Betrieb gesetzt worden ist. Auf diese Weise kann der Hauptprozessor 10 sich anderen Aufgaben zuwenden, während die Datenübertragung ausge­ führt wird. Alternativ kann der Hauptprozessor 10 eine Wort- für-Wort-Folge von Steuersignalen an die peripheren Prozessoren liefern, so daß die Gesamteinrichtung auf Kosten einer größeren zeitlichen Beanspruchung des Hauptprozessors vereinfacht wird.

In gleicher Weise kann im Rahmen der Erfindung die gemeinsame Steuerung 20 für jede Übertragungseinheit verdoppelt werden, um eine erhöhte Zuverlässigkeit zu erzielen.

Fig. 2 zeigt eine gemeinsame Steuerschaltung zur Abgabe von Adressen- und Steuersignalen an alle Übertragungseinheiten der peripheren Prozessoren abhängig von Anforderungen des Hauptprozessors, Informationen von einem peripheren Prozessor zum jeweils nächsten zu übertragen. Der Hauptprozessor leitet den Vorgang durch Lieferung eines Signals auf der Leitung 100 ein, das das Steuer-Flip-Flop 120 einstellt. Am Ende der Ar­ beitsvorgänge der Schaltung gemäß Fig. 2 wird ein Übertragung- vollständig-Signal auf der Leitung 110 erzeugt, das zum Hauptprozessor zurückgegeben wird und ebenfalls das Flip-Flop 120 zurückstellt.

Während die gemeinsame Steuerschaltung aktiv ist, liefert die Leitung 130 ein Übertragung-im-Gange-Signal, das zu allen Übertragungseinheiten der peripheren Prozessoren gegeben wird, von denen eine in Fig. 3 dargestellt ist. Dieses Signal be­ tätigt ein UND-Gatter 150, um Taktsignale vom Taktgeber 140 durchzulassen, die das Flip-Flop 160 abwechselnd in den Ein­ stell- und Rückstellzustand kippen. Dadurch werden abwechselnd auftretende Lese- und Schreibsignale auf den Ausgangsleitungen 170 bzw. 180 erzeugt. Das Lesesignal wird durch die Verzöge­ rungsschaltung 190 verzögert, so daß ein Pufferregister-Laden- Signal erzeugt wird.

Das Lesesignal wird außerdem zur Vorwärtsschaltung des Adressen­ zählerregisters 105 und zur Rückwärtsschaltung des Wortzähler­ registers 106 verwendet. Jeder Übertragungseinheit der peri­ pheren Prozessoren werden k Adressensignale vom Adressenzähler­ register 105 und die Lese-, Schreib- und Pufferregister-Laden- Signale zugeführt. Das Adressenzählerregister 105 wird durch den Hauptprozessor auf eine zweckmäßige Anfangsstartadresse voreingestellt, die ein Rückstellzustand mit nur Null-Werten sein kann. Das Wortszählerregister 106 wird mit einer Anzahl von Wortübertragungen voreingestellt, die in den Übertragungs­ einheiten der peripheren Prozessoren durchgeführt werden sollen. Wie in Verbindung mit dem Speicher für die bedingte Schreib­ steuerung gemäß Fig. 3 noch genauer erläutert werden soll, kann die Anzahl der von jeder Übertragungseinheit übertragenen (geschriebenen) Wörter unterschiedlich und kleiner als der Zählwert sein, der in das Wortzählerregister 106 gegeben wid. Der Detektor 107 stellt fest, daß das Wortzählerregister 106 auf den Zustand mit nur Null-Werten rückwärts geschaltet worden ist. Die Datenübertragung in den Übertragungseinheiten der peripheren Prozessoren ist dann vollständig, und es wird ein Ausgangssignal auf der Leitung 110 erzeugt, das die Vervoll­ ständigung im Hauptprozessor anzeigt.

Fig. 3 zeigt den Datenspeicherabschnitt eines peripheren Pro­ zessors mit der zugeordneten Übertragungseinheit. Bei einem gegebenen Anwendungsfall der vorliegenden Erfindung kann eine Anzahl von peripheren Prozessoren vorhanden sein, die je ihren eigenen Speicher und ihre eigene Übertragungseinheit besitzen.

Der Datenspeicher 200 ist der Datenspeicher für den peri­ pheren Prozessor. Daten werden durch die Übertragungseinheit in den Datenspeicher 200 zur Verarbeitung übertragen. Das Ergebnis der Verarbeitung durch den peripheren Prozessor verbleibt im Speicher 200, um unter Steuerung der Übertragungs­ einheit zum nächsten peripheren Prozessor in der Folge über­ tragen zu werden, damit die gewünschte Gesamtverarbeitung durchgeführt werden kann.

Der periphere Prozessor erlangt einen Zugriff zum Speicher 200 über die n Datenleitungen 205. Über Signale auf den Leitungen 201 bis 204 kann der periphere Prozessor beliebige Speicher­ stellen im Datenspeicher 200 für Verarbeitungszwecke ad­ ressieren.

Der Zugriff zum Speicher 200 durch den peripheren Prozessor wird durch UND-Gatter 206, 207, 208, 209 und 210 gesteuert. Diese Gatter werden beim Auftreten eines Übertragung-im-Gange- Signals auf der Leitung 211 gesperrt, das während derjenigen Zeit, zu der die gemeinsame Steuerschaltung gemäß Fig. 2 aktiv ist, durch den Inverter 212 invertiert wird. Dadurch wird eine Störung der jeweiligen Übertragungseinheit durch den peripheren Prozessor während der Übertragung von Daten verhindert.

Ein Zugriff zum Datenspeicher 200 erlangt die Übertragungs­ einheit über UND-Gatter 220, 221, 222 und 223. Diese stellen n Datenleitungen, k Adressenleitungen sowie ein Lese- und ein bedingtes Schreibsteuersignal zur Verfügung, die mit ent­ sprechenden Signalen an den UND-Gattern 206 bis 209 durch eine logische ODER-Funktion verknüpft werden. Die Gatter 220 bis 223 werden durch das Übertragung-im-Gange-Signal betätigt, das auf der Leitung 224 während derjenigen Zeit erscheint, zu der die Übertragungseinheit unter der aktiven Steuerung der gemein­ samen Steuerschaltung gemäß Fig. 2 steht.

Jeder Speicher 283, 282, 251, 270, 281 und 280 kann eine bi­ näre Informationstabelle üblicher Konstruktion sein, beispiels­ weise ein Festwertspeicher (ROM). Einer oder mehrere dieser Speicher können bei einer bestimmten Datenverarbeitungsanwen­ dung weggelassen werden.

Es soll jetzt die Betriebsweise der Übertragungseinheit eines peripheren Prozessors beschrieben werden.

Der Hauptzweck der Übertragungseinheit besteht darin, Daten aus einem vorhergehenden peripheren Prozessor in den Daten­ speicher 200 zu schreiben, während Daten vom Datenspeicher 200 zum nächsten Speicher übertragen werden. Das Übertragung- im-Gange-Signal auf der Leitung 211 isoliert den peripheren Prozessor vom Datenspeicher 200 auf die oben beschriebene Weise. Von der gemeinsamen Steuerschaltung gemäß Fig. 2 wird zusammen mit K Adressensignalen eine Folge von Lese-, Pufferregister-Laden- und Schreibsignalen an die Übertragungsein­ heit gegeben.

Die gemeinsame Steuerschaltung nach Fig. 2 gibt ein gemein­ sames Adressensteuersignal auf die K Adressenleitungen 250. Diese Adresse wird im Leseadressen-Einordnungsspeicher 251 in ein umgesetztes Adressensteuersignal für den Daten­ speicher 200 übersetzt, und aus dieser Adresse sollen Daten dann tatsächlich gelesen werden. Die umgesetzte Adresse wird mittels des durch die gemeinsame Steuerschaltung erzeugten Lesesignals über das UND-Gatter 252 geführt, läuft über das ODER-Gatter 253 und wird dann über das UND-Gatter 221 zu den Adressierleitungen des Datenspeichers 200 geführt. Das Lesesteuersignal wird über die Leitung 256 und das UND-Gatter 222 geführt, um den Datenspeicher 200 zu ver­ anlassen, den Inhalt des adressierten Datenwortes auf die Aus­ gangsleitung 260 zu geben, die zum Pufferregister 261 führt. Die Daten werden durch das auf der Leitung 262 erscheinende Pufferregister-Laden-Signal in das Pufferregister 261 geladen. Die Verzögerung 190 in Fig. 2 stellt den Synchronismus zwischen dem Erscheinen der Daten und des Pufferregister-Laden- Steuersignals sicher.

Das Ausgangssignal des Pufferregisters 261 durchläuft die Arithmetik- und Steuereinheit 265 unverändert zur Ausgangs­ leitung 266 und wird dort zum Eingang weiterer peripherer Prozessoren übertragen. Gleichzeitig erscheinen Daten von der Übertragungseinheit eines vorhergehenden peripheren Pro­ zessors auf den n Datenleitungen 254. Diese Daten werden un­ verändert über die Arithmetik- und Logikeinheit 255 sowie über das UND-Gatter 220 zu den Datenleitungen des Daten­ speichers 200 geführt.

Abhängig von den Lese-, Pufferregister-Laden-, Übertragung-im- Gange- und Adressensignalen, die von der gemeinsamen Steuer­ schaltung zu jeder Übertragungseinheit in der Anlage gegeben werden, hat jede Übertragungseinheit jetzt ein Ausgangswort zwischengespeichert, das aus ihrem jeweiligen Datenspeicher gelesen worden ist. Dieses zwischengespeicherte Datenwort wird jetzt an die Eingangsleitungen der nachfolgenden Über­ tragungseinheit angelegt. Man beachte, daß das zwischenge­ speicherte Datenwort in jedem peripheren Prozessor jeweils aus einer anderen Speicherstelle gelesen sein kann. Obwohl jede Übertragungseinheit die gleichen Ad­ ressiersignale über ihre jeweiligen K Adressenleitungen 250 empfangen hat, ändert der Leseadressen-Einordnungsspeicher 200 in typischer Weise diese Adresse in eine tatsächliche Adresse des jeweiligen Prozessorspeichers 200, die von denen in anderen Übertragungseinheiten verschieden ist.

Nach dem Auftreten der Lese- und Pufferregister-Laden- Signale erzeugt die gemeinsame Steuerschaltung ein Schreib­ steuersignal. Das Adressenzählerregister 105 ist noch nicht geändert worden, so daß die K Adressenleitungen 250 die gleiche Adresse zum Schreibadressen-Einordnungsspeicher 270 übertragen. Der Speicher 270 erzeugt eine umgesetzte Adresse, die über das UND-Gatter 271 (das durch das Schreibsteuersignal betätigt worden ist), das ODER-Gatter 253 und das UND-Gatter 221 geführt wird, um eine neue umgesetzte Adresse für den Datenspeicher 200 bereitzustellen. Das Schreibsteuersignal für den Datenspeicher 200 wird durch das UND-Gatter 223 geliefert, das durch das Übertragung-im-Gange-(Leitung 224), Schreib-(Leitung 285) und Schreibzulassungs- (Leitung 286) Steuersignal betätigt wird. Das Schreibzulassungs-Steuersignal soll später erläutert werden. Diese Signale veranlassen den Datenspeicher 200, die auf den Dateneingangsleitungen von der vorhergehenden Übertragungseinheit erscheinenden Daten in die durch die umgesetzte Adresse bezeichnete Speicherstelle einzuschreiben.

Auf diese Weise werden während des Schreibabschnitts des Lese/Schreibzyklus Daten im Pufferregister 261 jeder vorher­ gehenden Übertragungseinheit in den Datenspeicher 200 in eine Speicherstelle eingeschrieben, die durch den Schreib­ adressen-Einordnungsspeicher 270 bestimmt wird. Wie im Fall des Leseadressen-Einordnungsspeichers 251 kann der Inhalt des Schreibadressen-Einordnungsspeichers 270 für jede nachfolgende Übertragungseinheit verschieden sein. Obwohl also die K Ad­ ressenleitungen 250 die gleiche Adresse zu jeder Übertragungs­ einheit geben, können die Leseadresse und die Schreibadresse in einer Übertragungseinheit verschieden sein und beide können sich von denen aller anderen Übertragungseinheiten unterscheiden.

Die K Adressenleitungen 250 führen außerdem zum Bedingungs­ schreibsteuerspeicher 281, der ein einzelnes Informationsbit für jede adressierte Speicherstelle enthält. Dieses Informations­ bit wirkt als Zulassungsbit für die Steuerung beim Einschrei­ ben in die adressierte Adresse. Das Zulassungsbit wird auf die Leitung 286 gegeben und betätigt das Gatter 223, um ein be­ dingtes Schreibsteuersignal an den Datenspeicher 200 während des Schreibabschnittes des Lese/Schreibzyklus zu liefern, während eine Übertragung im Gange ist.

Das durch den Speicher 281 verwirklichte Merkmal gibt die Mög­ lichkeit, daß eine gegebene Übertragungseinheit eine kleinere Zahl von Wörtern in ihren zugeordneten Datenspeicher als die Gesamtzahl von Lese/Schreibzyklen schreibt, die die ge­ meinsame Steuerschaltung ausgibt. Auf diese Weise ist eine Übertragungseinheit, die nur eine kleinere Zahl von Zyklen benötigt, da weniger Daten zu übertragen sind, an eine lange Folge von Lese/Schreibzyklen angepaßt.

Die K Adressenleitungen 250 führen außerdem zum Ausgangs- Arithmetik-Logikeinheit-Steuerspeicher 280, der für jede adressierte Speicherstelle zwei Felder mit mehreren Bits ent­ hält, die auf den p Steueradern 290 und den n Datenleitungen 291 ausgegeben werden. Die Ausgangssignale auf den Leitungen 290 steuern die Funktion, die die Arithmetik-Logikeinheit (ALU) 265 mit den Eingangsdaten vom Pufferregister 261 aus­ führen soll. Die Ausgangssignale auf den Leitungen 291 dienen als zweite Dateneingangssignale für die Arithmetik-Logik­ einheit 265. Diese Einheit führt eine arithmetische oder logische Funktion unter Kombination der beiden Dateneingangs­ signale auf die durch die Steuerleitungen angegebene Weise aus und gibt das Ergebnis auf die Ausgangsleitungen 266.

Das durch den Speicher 280 und die Arithmetik-Logikeinheit 265 verwirklichte Merkmal gibt die Möglichkeit, zusätzliche Datenverarbeitungsfunktionen mit den im Datenspeicher 200 gespeicherten Daten auszuführen, während sie nach außen übertragen werden. Es werden Verarbeitungsfunktionen ermög­ licht, die unter Umständen einen zweiten Operanden erfordern, beispielsweise Verschiebe-, Rotier-, Maskier-, Arithmetik- und andere Funktionen.

Die K Adressenleitungen 250 führen außerdem zum I/M-Wähl­ steuerspeicher 283, der für jede adressierte Speicherstelle ein Mehrbitfeld der Länge log₂ M enthält (es wird angenommen, daß M eine Potenz von 2 ist), wobei M die Anzahl von Eingängen mit je N Leitungen zur I/M-Wählschaltung 284 ist. Die log₂ M- Steuerleitungen veranlassen die I/M-Wählschaltung 284, die Eingangssignale auf der gewählten Gruppe von Eingangsleitungen zur Arithmetik-Logikeinheit 255 zu übertragen.

Das durch den Speicher 283 und die I/M-Wählschaltung 284 ver­ wirklichte Merkmal gibt die Möglichkeit, Dateneingangssignale von M verschiedenen Übertragungseinheiten zur Speicherung im Prozessorspeicher 200 ineinander zu schieben. Demgemäß kann beispielsweise das Wort 1 ein Eingangssignal vom peripheren Prozessor 5 sein, das Wort 2 vom Prozessor 7 und so weiter, wie dies jeweils zur Verwirklichung der gewünschten Daten­ kombination für einen gegebenen Verarbeitungsschritt erforder­ lich ist.

Die K Adressenleitungen 250 führen außerdem zum Eingangs-Arith­ metik-Logikeinheit-Steuerspeicher 282, der ein einzelnes Mehr­ bitfeld für jede adressierte Speicherstelle aufweist, welches auf den p Steueradern zur Arithmetik-Logikeinheit 255 ausge­ geben wird. Dieses Ausgangssignal steuert die Funktion, die die Arithmetik-Logikeinheit 255 mit Eingangsdaten von den n Datenleitungen 254 und den n Datenleitungen von der I/M- Wählschaltung 284 ausführen soll. Die Arithmetik-Logikeinheit 255 führt eine arithemtische oder logische Funktion unter Kombination der beiden Dateneingangssignale auf die durch die Steueradern angegebene Weise aus und gibt das Ergebnis auf Ausgangsleitungen, die zum UND-Gatter 220 und zum Eingang des Datenspeichers 200 führen.

Das durch den Speicher 282 und die Arithmetik-Logikeinheit 255 verwirklichte Merkmal gibt die Möglichkeit, zusätzliche Datenverarbeitungsfunktionen mit Daten auszuführen, die als Eingangsdaten zur Übertragungseinheit kommen, bevor sie im Datenspeicher 200 abgelegt werden. Es werden Verarbeitungs­ funktionen ermöglicht, die arithmetische oder logische Kombi­ nationen von Daten aus zwei unterschiedlichen Datenströmen von unterschiedlichen peripheren Prozessoren erfordern.

Bei dem hier beschriebenen Ausführungsbeispiel ist ein Zugriff zum Datenspeicher 200 durch den peripheren Prozessor wäh­ rend der Datenübertragung gesperrt. Dies ergibt sich aus der beschriebenen Einwirkung des Inverters 212 und der UND-Gatter 206 bis 210. Dieses Merkmal ist lediglich zur Vereinfachung der Darstellung erläutert worden und soll keine Einschränkung hinsichtlich des Schutzumfanges bedeuten. Bei anderen Aus­ führungsbeispielen kann ein verschachtelter Zugriff zum Datenspeicher 200 durch den peripheren Prozessor und die Über­ tragungseinheit vorgesehen sein. Die Verarbeitung im peripheren Prozessor kann daher abwechselnd mit der Datenübertragung erfolgen, so daß die Leerlaufzeit des peripheren Prozessors verringert und die Ausnutzung der Schaltungen auf Kosten zu­ sätzlicher Kompliziertheit verbessert wird.

Claims (6)

1. Datenverarbeitungsanlage mit einem Hauptprozessor (10), einer Vielzahl von peripheren Prozessoren (PP ₁ bis PP _m ), die vom Hauptprozessor ge­ steuert werden, je einen Datenspeicher (200) enthalten und untereinander Daten austauschen, und mit einer Quele (Adressenzählerregister 105), die gemeinsame Adressensignale (K) für die peripheren Prozessoren liefert, dadurch gekennzeichnet, daß
die peripheren Prozessoren (PP ₁ bis PP _m ) je eine Ein­ richtung (Leseadressen-Einordnungsspeicher 251), die die gemeinsamen Adressensignale in besondere Leseadressensignale für den Datenspeicher (200) umsetzen, und eine Einrichtung (Schreibadressen-Einordnungsspeicher 270) aufweisen, die die gemeinsamen Adressensignale in besondere Schreibadressen­ signale für den Datenspeicher (200) umsetzen,
und daß eine gemeinsame Steuerschaltung (140, 150, 160) vorgesehen ist, die den peripheren Prozessoren (PP ₁ bis PP _m ) abwechselnd Lese- und Schreibsteuersignale zum Lesen von Daten aus den bzw. zum Schreiben von Daten in die adressier­ ten Speicherstellen der Datenspeicher (200) in den peripheren Prozessoren zuführt.

2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die peripheren Prozessoren (PP ₁ bis PP _m ) eine Einrichtung (281, 223) aufweisen, die unter Ansprechen auf die gemeinsamen Adressensignale selektiv das Einschreiben von Daten in den Datenspeicher (200) sperrt.

3. Datenverarbeitungsanlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die peripheren Prozessoren (PP ₁ bis PP _m ) Einrichtungen (280, 282) aufweisen, die unter Ansprechen auf die gemeinsamen Adressensignale Logiksteuersignale erzeugen, und Einrichtungen (255 und 265), die unter Ansprechen auf die Logiksteuersignale wählbare logische Operationen mit den Lese- bzw. Schreib­ daten ausführen.

4. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß eine der Einrichtungen zur Ausführung von logischen Operationen (ALU 265) die Lesedaten mit gewählten konstanten Daten kombiniert.

5. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die peripheren Prozessoren (PP ₁ bis PP _m ) Einrichtungen (283, 284) aufweisen, die zu unterschiedlichen Zeitpunkten Daten von unter­ schiedlichen peripheren Prozessoren zum Einschreiben in den Datenspeicher (200) auswählen.

6. Datenverarbeitungsanlage nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die andere der Einrichtungen zur Ausführung von logischen Operationen (ALU 255) Daten aus unter­ schiedlichen Prozessoren kombiniert, die zu einem ge­ gebenen Zeitpunkt gewählt werden.