DE2110458C3 - Speicheranordnung in einem datenverarbeitenden System - Google Patents

Description

Die Erfindung bezieht sich auf eine Speicheranordnung in einem datenverarbeitenden System mit einer μ bistabilen Speicherstufe mit Eingangs* und Ausgangsschaltungen sowie einem an dem Ausgang der bistabilen Speicherstufe angeschlossenen Speicher.

Eine Speicheranordnung der vorstehend bezeichneten generellen Art ist bereits bekannt (»Elektronische es Rechenanlagen«, 10 [1968} Hefit 1, Seiten 34 bis 40). Bei dieser bekannten Speicheranordnung handelt es sich jedoch um eine sogenannte RS-Master-Slave-Kippstufe, die einen als Master-Teil zu bezeichnenden ersten Kippstufenteil zur Aufnahme von Informationsbits und einen diesem Kippstufenteil nachgeschalteten, als Slave-Teil zu bezeichnenden Kippstufenteil aufweist, in den Informatjonsbits von dem Master-Teil übernommen werden können. Diese Übernahme erfolgt in jedem Falle, & h, daß jedes in dem Master-Teil aufgenommene Informationsbit auch in den zugehörigen Slave-Teil gelangt Eine bedarfsweise erforderliche Umspreicherung von Informationsbits von dem einen Kippstufenteil in den anderen Kippstufenteil ist bei dieser bekannten Speicheranordnung somit nicht möglich.

Es ist ferner ein Speichersystem mit in Zeilen und Spalten angeordneten magnetischen Elementen beisannt (US-PS 32 7t 741), wobei gemeinsame Schaltungskreise zum Schreiben der von einem externen Eingangsregister her erhaltenen Informationen in die magnetische Speicherelemente und zum Lesen von Informationen aus den betreffenden Speicherelementen in ein externes Ausgaberegister dienen. Ein bedarfsweise erforderliches Umspeichern von Informationsbits von bestimmten Speicherzellen in bestimmte anderen Speicherzellen ist jedoch auch bei dieser bekannten Speicheranordnung nicht möglich.

Es ist schließlich ein Informationsspeichersystem bekannt (US-PS 33 66 931), welches einen assoziativen Speicher mit einer Vielzahl von Speicherzellen verwendet, die jeweils eine Vielzahl von Flipflops und Magnetkernen umfassen. Abzuspeichernde Daten werden bei diesem bekannten System sowohl in den Flipflops als auch ic den Magnetkernen abgespeichert Ein Zugriff zu den Flipflops ist direkt möglich, und bei Bedarf ist gleichzeitig auch ein Zugriff zu den Magnetkernen über jeweils eines der Flipflops möglich. Eine bedarfsweise vornehmbare Umspeicherung von Informationsbits, die in bestimmten Speicherzellen des bekannten Speichersystems gespeichert sind, in andere Speicherzellen dieses Speichersystems ist jedoch nicht möglich.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Speicheranordnung der eingangs genannten Art auf relativ einfache Weise eine Umspeicherung von Informationsbits zwischen der Speicherstufe und dem mit diesem verbundenen Speicher vorzunehmen ist

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einer Speicheranordnung der eingangs genannten Art erfindungsgemäß dadurch, daß mit dem Ausgang der bistabilen Speichersrufe ein Biteingang eines eine Mehrzahl von Speicherzellen enthaltenden adressiert ansteuerbaren Speichers verbunden ist, der mit einem Bitausgang über eine selektiv ansteuerbare Verknüpfungsschaltung mit der Eingangsseite der bistabilen Speicherstufe verbunden ist, daß durch ein erstes Steuersignal an einem Eingang des adressiert ansteuerbaren Speichers der Inhalt der bistabilen Speicherstufe in die adressierte Speicherzelle des Speichers übernommen wird und daß durch ein zweites, an der Verknüpfungsschaltung anliegendes Steuersignal der Inhalt der adressierten Speicherzelle an die bistabile Speicherstufe abgegeben wird,

Die Erfindung bringt den Vorteil mit sich, daß auf relativ einfache Weise eine erforderliche Umspeicherung von Informationsbits zwischen der Speicherstufe und mit mit diesem verbundenen Speicher ermöglicht ist, so daß also insgesamt mit relativ geringem schaltungstechnischen Aufwand eine Mehrfach- bzw. Multispeicheranordnung geschaffen ist. Von Vorteil

dabei ist ferner, daß die erforderlichen Umspeichervorgänge ohne die Benutzung von Datenübertragungsleitungen des datenverarbeitenden Systems vorgenommen werden können.

Zweckmäßige Ausgestaltungen der Erfindung ergeben sich aus den Unteransprfichen, Dabei führen diese Ausgestaltungen insbesondere zu Schieberegisteranordnungen mit in Kette geschalteten Speicherstufen; derartige Schieberegister werden in datenverarbeitenden Anlagen insbesondere zur Zwischenspeicherung und Veränderung von Datenbitfolgen benutzt

Anhand von Zeichnungen wird die Erfindung nachstehend an Ausführungsbeispielen näher erläutert

F i g. 1 zeigt in einem Blockdiagramm eine Ausführungsform einer Speicheranordnung gemäß der Erfin- dung;

F i g. 2 zeigt den näheren Aufbau eines die Merkmale der Erfindung verkörpernden Mehrfachspeicherelements;

F i g. 2a zeigt in näheren Einzelheiten eine Bitbreite aufweisende Speicheranordnung gemäß F i g. 2;

F i g. 3a zeigt im einzelnen eine andere Ausfühmngsform der Erfindung;

Fig.3b zeigt im einzelnen eine noch andere Ausführungsform der Erfindung;

F i g. 4 zeigt schematisch eine ein Mehrfachspeicherelement gemäß der Erfindung enthaltende Speicheranordnung bzw. -matrix.

In F i g. 1 ist in einem Blockdiagramm eine Ausführungsform einer hier als Mehrfachspeicherelement bezeichneten Speicheranordnung gemäß der Erfindung dargestellt Dieses Speicherelement ist in F i g. 1 mit 100 bezeichnet; es kann als ein Arbeitsflipflop von Tausenden von Arbeitsflipflops dienen, die die verschiedenen Arbeitsregister eines herkömmlichen Rechnersy- stems bilden. Das Speicherelement 100 weist als Eingänge eine Vielzahl von Adressenleitungen a\ bis a_m einen externen Dateneingang mit der Leitung DATA IN, einen Takteingang Cp, einen Rückstelleingang RESET und zwei Steuereingänge bzw. Steuerleitungen MTF und FhIT auf. Das Speicherelement 100 gibt komplementäre Datenausgangssignale über die Leitungen BA und BA 'ab.

In F i g. 2 ist das Mehrfachspeicherelement 100 näher dargestellt, wobei entsprechende Bezugszeichen verwendet worden sind wie in F i g. 1. Das Speicherelement 100 weist dabei die gleichen Eingänge auf, wie in F i g. 1; es gibt Datensignal-Pegel, entsprechend dem Binärzeichen »1« und dem Binärzeichen »0«, über seine Ausgangsleitungen BA und BA'ab. In seiner einfachsten Form enthält das Speicherelement 100 einen adressierbaren, nachstehend als »örtlichen« Speicher bezeichneten Speicher 200 und eine als Grund-{BA)-Flipflop 102 zu bezeichnende Speicherstufe.

Ein Und-Glied 104 und ein Und-Glied 106 übertragen die binären Datensignalpegel von der externen Eingabeleitung DATA IN und von einer internen Datenleitung LMO zu dem Setzeingang des Flipflops 102 hin. Die Ausgangssignale der Und-Glieder 104 und 106 werden über ein Zeitsteuer-Und-Glied 108 gepuffert, dem »1«- oder Setzeingang des Flipflops 102 zugeführt In entsprechender Weise werden die auf den Leitungen RESETund CPauftretenden Signale über ein zweilies Zeitsteuerungs-Und-Glied 110 gepuffert, dem »0«- oder Rückstelleingang des Flipflops 102 zugeführt

Das Flipflop 102 ist von herkömmlichem Aufbau; es zeichnet sich dadurch aus, daß es durch Taktimpulse umgesteuert wird und ddt es ohne Zeitbedingungen arbeitet Mit Rücksicht darauf, daß das dargestellte Flipflop ein Speicherelement bzw. eine Speicherstufe vom Setz-Rückstelltyp ist, muß es zuerst in den Rückstellzustand übergeführt werden, bevor es den Binärzustand »1« oder den Benärzustand »0« in Abhängigkeit von Binärsignalpegeln einnehmen kann, die durch Birnärzeichen »1« oder »0« dargestellt sind und die den Dateneingabeleitungen DATA IN und LMO zugeführt werden. Es dürfte dabei ersichtlich sein, daß durch Invertieren der den Leitungen DATA IN und LMO zugeführten Binärsignalpegel und durch Zuführung dieser Eingangssignalpegel an den Rückstelleingang des Flipflops 102 die Forderung vermieden ist das Flipflop 102 zurückstellen zu müssen, bevor dieses Flipflop gesetzt werden kann.

Das Flipflop 102 kann, obwohl es als Einstell-Rückstell-Flipflop dargestellt ist auch andere Formen aufweisen. So kann zum Beispiel das Flipflop 102 die Form des durch Taktimpulse gesteuerten und ohne Zeitbedingungen arbeitenden Flipflops aufweisen, wie es in der US-Patentschrift 34 54 935 angegeben ist Dieser Typ des Ripflops ähnelt weü iiehr einem Trigger-Flipflop, das ohne eine Zurückstellung so ausgebildet sein kann, daß es Informationszustände in Abhängigieit von den Dateneingängen zugeführten Signalpegeln einnimmt

Wie erwähnt zeichnet sich das Flipflop 102 durch die Arbeitseigenschaften eines Taktbetriebs und einer Unabhängigkeit von Zeitbedingungen aus. Die Abgabe eines binären »1«-Signalpegels an die Le^:iung CP führt dazu, daß das UND-Gatter 108 übertragungsfähig wird und das zuvor zurückgestellte Flipflop 102 in den Zustand der externen binären Eingangssignalpegel umschaltet bzw. umsteuert die der Leitung DATA IN zugeführt werden (wobei es sich um ein 2-Pegel-Signal handelt das entweder eine binäre »1« oder eine binäre »0« darstellt). Das Flipflop 102 wird über das Und-Glied 110 in seinen binären Zustand »0« oder in seinen Rückstellzustand übergeführt, wenn das betreffende Und-Glied 110 durch Zuführung eines Zeitsteuersignal-Pegels über die Leitung CP gleichzeitig mit Auftreten eines binären »1 «-Signalpegels auf der Leitung RESET aktiviert wird.

Der adressierbare Speicher 200 nimmt ein Eingangssteuersignal über die Leitung FTM und ein Adresseneingangssignal über die Adressenleitungen a\ bis a„ auf. Das auf der Setz-Ausgangsleitung BA auftretende Signal wird dabei als weiteres Eingangssignal dem Speicher 200 zugeführt Das auf der einzigen Ausgangsleitung LMO auftretende Ausgangssignal des Speichers 200 wird als internes Dateneingangssignal dem Und-Glied 104 zugeführt, und zwar zusammen mit einem Steuereingangssignal über die Leitung MTF. Der der Leitung MTF zugeführte binäre Steuersignalpegel wird mit Hilfe eines Inverters 116 invertiert und dann als Sperr-Eingangssigns! dem Und-Glied 106 zugeführt

Die der Leitung DATA IN zugeführten externen binären Datensignalpegel werden von Baugruppen bzw. Bauelementen her aufgenommen, die normalerweise mit dem »Grund«-F./pflop 102 verbunden sind (wie zum Beispiel dem Speicherflipflop eines Arbeitsregisters und dem Akkumulator oder einem entsprechenden Flipflop). Im hier betrachteten Zusammenhang bewirkt ein der Leitung FTM selektiv zugeführter, einer binären »1« entsprechender Steuersignalpegel, daß der Speicher 200 den Inhalt des Flipflops 102, das ist eine binäre »1« oder eine binäre »0«, in den zuvor gelöschten Bitspeicherplatz einschreibt oder nochmals einschreibt der durch

die Kombination der binären Signaipegei festgelegt bzw. adressiert ist, die über die Leitungen di bis a„ zugeführt worden sind.

In Fig.2a ist der adressierbare Speicher 200 näher dargestellt Dieser Speicher enthält eine Vielzahl von bistabilen Bit-Einrichtungen LM-I bis LM-I". Zwei Und-Glieder 208 und 240 verbinden dabei jede bistabile Biteinrichtung LM mit dem »Grund«-Flipflop 102 ihres Mehrfachspeicherelements 100.

Die dem Eingang jedes Verknüpfungsmoduls LM-X bis LM-2" zugehörigen Verknüpfungsschaltungen umfassen dabei die Und-Glieder 208-1 bis 208-2" und ein Und-Güed 210-1 bis 210-2". Mit Hilfe dieser Und-Glieder wird eine Verbindung zu den Setz- und Rückstelleingängen der Einrichtungen LM-X bis LM-2" hergestellt, wie dies in der Zeichnung dargestellt ist. jedes der Verknüpfungsglieder 208 nimmt über die Leitung CPein Zeitsteuerungs-Eingangssignal auf und über die Leitung

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»Grund«-Flipflop 102. Außerdem wird jedem Flipflop der erwähnten Flipflops selektiv ein binärer Steuersignalpegel von der Leitung FTM her zugeführt. In entsprechender Weise nimmt jedes Und-Glied 210 ein Rückstell-Eingangssignal über die Leitung RESET auf, sowie ein Eingangssignal DC von einer Decoder-Logik 250 und ein Zeitsteuerungs-Eingangssignal über die Leitung CO. Die Ausgänge der bistabilen Speichermoduln LM-X bis LM-2" sind gemeinsam an die »örtliche» Speicherausgabeleitung LAfO angeschlossen, und zwar über Und-Glieder 240-1 bis 240-2".

Die Adressenleitungen a\ bis a„ sind an einen Eingang der Decoder-Logik 250 angeschlossen. Die Decoder-Logik 250 kann herkömmliche Verknüpfungslieder enthalten, die zur Lieferung von 2" Ausgangssignalen auf die Kombination der binären Signalpegel entsprechend geschaltet sind, die den Adresseneingangsleitungen bzw. Adresseneingabeleitungen a\ bis a„ zugeführt werden. Die einzelnen Ausgangssignale der Decoder-Logik 250 werden den mit DC-X bis DC-2" bezeichneten Leitungen zugeführt, und außerdem werden diese Ausgangssignale als Eingangssignale den Und-Gliedern 210-1 bis 210-2" zugeführt. Ferner dienen diese Ausgangssignale als Eingangssignale für entsprechende Paare der Und-Glieder 208-1 bis 208-2" ■"** 240-2", wie dies aus F i g. 2a hervorgeht.

Da jede bistabile Einrichtung der bistabilen Einrichtungen LM-X bis LM-2" vom Setz-Rückstell- bzw. Einstell-Rückstell-Typ ist, wird jede Verknüpfungseinrichtung zunächst zurückgestellt, bevor sie selektiv in den Zustand ihrer Grund-Glipflops 102 umgesteuert werden kann. Die Zurückstellung des jeweiligen Flipflops LM-X bis LM-2" wird dadurch bewirkt, daß das dem jeweiligen Glipflop zugehörige Und-Glied 210-1 bis 210-2" aktiviert wird, indem zunächst die bistabile Einrichtung LM adressiert wird, indem gleichzeitig ein Signalpegel an die Leitungen RESET und CP angelegt wird. Die Adressierung erfolgt dabei dadurch, daß eine eindeutige Kombination von binären Signalpegeln der Decoder-Logik 250 über die Adressenleitungen a\ bis a„ zugeführt wird. Die Decoder-Logik 250 gibt auf diese binären Signalpegel hin einen Ausgangssignalpegel an eine entsprechende Leitung der Leitungen DC-X bis DC-2» ab, die zu der betreffenden Einrichtung hinführt, welche hierdurch bezeichnet ist (das ist die der Adresse zugehörige bistabile Einrichtung).

jede bistabile Einrichtung LM- i bis Lm-¹Jp kann selektiv in den Zustand ihres Grund-Elements 102 umgeschaltet werden, und zwar wie folgt. Zunächst wird die Einrichtung LM über die Leitungen &\ bis &„ adressiert, und sodann werden binäre Signalpegel gleichzeitig an die Leitungen FMT und CP abgegeben. Das damit adressierte Element wird dann in den Binärzustand »1« oder in den Binärzustand »0« des Grund-Flipflops 102 umgesteuert, was durch das Vorhandensein oder Fehlen eines Signalpegels auf der Leitung BA angezeigt wird. Gleichzeitig wird das Ausgangssignal der adressierten bistabilen Einrichtung

ίο über das in Frage kommende Und-Glied 240 der Leitung LMO zugeführt. Demgemäß kann der Zustand des Flipflop 102 selektiv auf den Zustand des adressierten bistabilen Elements LM umgesteuert werden. Hierauf wird weiter unten noch näher eingangen werden.

Wir oben bereits im Zusammenhang mit dem Flipflop 102 erwähnt, können die bistabilen Einrichtungen LM-X bis LM-2" jeweils auch durch in anderer Form fujccrphilrlptp Fljnfjnnc bzw. Sⁿ?icb^Prst^|lr*en realisiert sein, die dabei so modifiziert sein können, daß die Forderung nach der Rückstellung vermieden ist. Zum Zwecke der Vermeidung von Wiederholungen sollen keine weiteren Betrachtungen darüber angestellt werden, daß jedes hier vorgesehene Flipflop in geeigneter Weise in seinen Rückstellzustand umgesteuert wird, bevor sein Zustand durch binäre Signaipegel geändert wird, die seinen Dateneingängen zugef(i^f>t werden.

In Fig. 3a ist eine andere Ausführungsform eines

μ Mehrfachspeicherelements 100 dargestellt. In Fig.3a sind den bisher betrachteten Elementen entsprechende Elemente mit entsprechenden Eezugszeichen versehen wie die bisher betrachteten Elemente. Ferner ist hier ein eine zusätzliche Speicherstufe darstellendes Hilfs-Flip flop 302 vorgesehen. Das Hilfs-Flipflop 302 und sein »Grund«-Flipflop 102 sind über Verknüpfungsschaltungen miteinander verbunden, zu denen das Und-Glied 112 und das Und-Glied 304 gehören. Neben einem binären Dateneingangssignalpegel von der Setz-Aus gangsleitung SERIAL DATA OUTdes Hilfs-Flipflops 302 nimmt das Und-Glied 112 auch einen Vorbereitungs-Signalpegel von einer Leitung SNAP IN her auf. Der auf der zuletzt genannten Leitung SNAr iiw auftretende binäre Signalpegel wird durch einen Inverter 114 invertiert und dem Und-Glied 106 zugeführt Diesem Und-Glied 106 wird als weiteres Eingangssignal ein binärer Signalpegel über die Leitung MTF zugeführt, der durch den Inverter 116 invertiert wird.

so Durch einen selektiv der Leitung SNAP IN zugeführten, einer binären »1« entsprechenden *>.euersignalpegel wird das Und-Glied 112 veranlaßt, den über die Leitung SERIAL DATA OUT abgegebenen Inhalt des Hilfs-Flipflops 302 in sein Grund-Flipflop 102 nochmals abzuspeichern oder »aufzunehmen«. Diese Verdoppelung erfolgt dabei dann, wenn ein Und-Glied 108 durch ein über die Leitung CP-I zugeführtes Zeitsteuersignal übertragungsfahig gemacht ist Durch den invertierten, auf der Leitung SNAP IN auftretenden binären Signalpegel wird das Und-Glied 106 veranlaßt die Durchschaltung der auf der Leitung DATA IN auftretenden Datensignalpegel zu verhindern und damit eine Änderung des Zustands des »Grunda-Flipflop 102, wenn der Inhalt des Hilfs-Flipflops 302 »aufgenommen« ist

Durch einen auf der Leitung A/TFäuftreieriden, einer binären »1« entsprechenden Steuersignalpegel wird das Und-Gatter 104 veranlaßt, den auf der Leitung LMO

auftretenden binären Datensignalpegel in dem »Grundw-Flipflop 102 nochmals abzuspeichern bzw. zu verdoppeln. Der auf der Leitung LMO auftretende binäre Signalpegel stellt dabei den Inhalt des gerade adressierten Bitspeicherplatzes des »lokalen« Speichers ϊ 200 dar, also des Bitspeicherplatzes, der durch die zuvor erwähnte Kombination von binären Signalpegeln auf den AH^ressenleitungen a\ bis a„ ausgewählt worden ist. Der der Leitung MTF zugeführte, einer binären »I« entsprechende Signalpegel wird durch einen Inverter 116 invertiert. Dieser invertierte Signalpegel veranlaßt das Und-Glied 106, die Durchschaltung der auf der Leitung DATA IN auftretenden externen binären Datensignalpegel zu verhindern und damit den Zustand des »Grundw-Flipflops 102 zu ändern, wenn der dem is Und-Glied 104 zugeführte Inhalt des gerade adressierten Speicherplatzes des Speichers 200 in das »Grund«- Flipflop 102 eingeschrieben bzw. nochmals eingeschrieben wird. Auch hier erfolgt die betreffende Einschreibung bzw. Verdoppelung der Information dann, wenn das Und-Glied 104 durch einen auf der Leitung CP-I auftretenden Zeitsteuerungs- bzw. Taktsignalpegel angesteuert ist.

Das Hilfs-Flipflop 302 weist eine Eingangs-Verknüpfungsgliedanordnung auf, die der des Flipflops 102 .>s entspricht; es weist dabei ein Setz-Und-Glied 308 und ein Rückstell-Und-Glied 310 auf. Dem Und-Glied 308 wird das Setz-Ausgangssignal des »Grundw-Flipflops 101 von der Leitung BA über ein Und-Glied 304 zusammen mit einem selektiv erzeugten binären Steuersignalpegel auf einer Leitung SNAP-OUT zugeführt. Die Abgabe eines einer binären »1« entsprechenden Steuersignalpegels an die Leitung SNAP OUT bewirkt, daß das Und-Glied 304 den Inhalt des »Grundw-Flipflops 302 in das Hilfs-Flipflop 302 »übernimmt« oder dort nochmals abspeichert. Wenn das Und-Glied 308 einen Zeitsteuerungs-Signalpegel auf der Leitung CP-2 aufnimmt, wird der am Ausgang des Und-Gliedes 304 auftretende Inhalt des »Grund«- Flipflops 102 wieder in das Flipflop 302 »ausgegeben« oder in diesem Flipflop 302 nochmals abgespeichert.

Die beiden Flipflops 102 und 302 werden unabhängig

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zurückgestellt, und zwar durch gleichzeitige Abgabe von Zeitsteuerungs- bzw. Taktsignalpegeln über die Leitungen CP-I. RESET-I sowie CP-2 und RESET-2.

Dem Und-Glied 308 wird ferner ein Dateneingangssignal über die Leitung SERIAL DATA IN über ein Und-Glied 312 zugeführt, dem ferner ein auf der Leitung SHIFT auftretender binärer Steuersignalpegel zügeführt wird. Dem Und-Glied 312 werden ferner über einen Inverter 314 Steuersignalpegel zugeführt, die über die Leitung SNAP OUT zugeführt werden. Ein auf der Leitung SNAP OUT auftretender, einer binären »1« entsprechender Signalpegel bewirkt, daß das Und-Glied 312 die Weitergabe eines binären Datensignalpegels auf der Leitung SERIAL DATA IN von einer vorangehenden Stufe (das ist ein weiteres Hilfs-Flipflop) verhindert, wenn der Inhalt des »Grund«-Flipflops bereits in das zugehörige Hilfs-Flipflop 302 »eingegeben ist«.

Die den Leitungen BA und SERIAL DATA OUT zugeführten binären Ausgangssignalpegel werden nicht nur durch die zugehörigen Flipflops 302 hindurchgeleitet, sondern sie werden auch hinsichtlich ihrer herkömmlichen Fähigkeit ausgenutzt Der auf der Leitung SERIAL DATA OUT auftretende binäre Signalpegel tritt dabei insbesondere als Eingangssignal für die nächstfolgende Speichereinheit 100 in einer erweiterten Schieberegisteranordnung auf. die vollständig aus Hilfs-Flipflops 302 besteht. Der auf der Leitung BA auftretende binäre Signalpegel, der dem Ausgangssignal des »Grundw-Flipflops 102 entspricht, wirkt in seiner herkömmlichen datendarstellenden Fähigkeit (das heißt, es wird die Speicherung einer binären »I«- und einer binären »0«-lnformation bewirkt).

Bezüglich weiterer Einzelheiten betreffend die Art und Weise, in der die »Grundw-Flipflops und die Hilfs-Flipflops in einem herkömmlichen System unter Bildung der Arbeitsregister dieses System miteinander verbunden sind, sei auch die obenerwähnte US-Patentschrift hingewiesen.

Bei den Flipflops 101 und 302 erfolgt in herkömmlicher Weise eine unabhängige Taktsteuerung durch den Leitungen CP-I und CP-2 zugeführte Zeitsteuerimpulse bzw. Taktimpulse. Diese Taktimpulse können dabei entweder von einer einzigen Haupttaktquelle oder von zwei gesonderten Taktquellen abgeleitet werden, deren Ausgangssignale bzw. -impulse in der Phase so geregelt sind, daß eine von Zeitbedingungen unabhängige Operation gewährleistet ist.

In Fig.3b ist eine weitere Ausführungsform des Mehrfachspeicherelements 100 dargestellt, wobei den bisher beschriebenen Elementen hier entsprechende Elemente mit den entsprechenden Bezugszeichen bezeichnet sind wie die bereits betrachteten Elemente. Neben den bei der Ausführungsform gemäß F i g. 3a vorgesehenen Elementen weist das Mehrfachspeicherelement gemäß F i g. 3b noch ein Oder-Glied 330, ein Und-Glied 332 und einen Inverter 334 auf. Neben dem Ausgangssignal des Und-Gliedes 308 wird dem Hilfs-Flipflop 302 hier noch über das Oder-Glied 330 ein Signal von der Ausgangsleitung LMO des »örtlichen« Speichers zusammen mit einem binären Steuersignalpegel von der Leitung AMTF her zugeführt, und zwar gepuffert über das Und-Glied 332. Der auf der Leitung AMTF auftretende binäre Signalpegel wird mit Hilfe des Inverters 334 invertiert und als Sperreingangssignal den beiden Und-Gliedern 304 und 312 zugeführt.

Durch den auf der Leitung /\M7Fauftretenden, einer binären »I« entsprechenden Signalpegel wird das

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dieses Flipflop 302 den Bitinhalt des adressierten Speicherplatzes des Speichers 200 nochmals einzuspeichern. Dieser Bitinhalt tritt dabei auf der Leitung LMO auf. Gleichzeitig damit wird der auf der Leitung AMTF auftretende, einer binären »1« entsprechende Signalpegel durch den Inverter 334 invertiert, wodurch die UND-Glieder 304 und 312 daran gehindert sind, ihre auf den Leitungen BA und SERIAL DATA IN auftretenden binären Dateneingangssignale zu übertragen und damit den Zustand des Hilfs-Flipflop 302 zu beeinflussen. Dies trifft dabei für den Fall zu, daß der Inhalt des adressierten Bitspeicherplatzes bereits in dem HilfsFlip- Flop 302 abgespeichert bzw. verdoppelt worden ist

Dem Mehrfachspeicherelement 100 gemäß Fig.3b wird ein weiterer binärer Steuersignalpegel über die Leitung AFTM zugeführt Dieser Steuersignalpegel wird dabei als Eingangssignal dem adressierbaren örtlichen Speicher 200 zugeführt Dem örtlichen Speicher 200 wird ferner das Setz-Ausgangssignal des Hilfs-Flipflops 302 zugeführt wie es auf der Leitung SERIAL DATA OUT auftritt Durch den einer binären »1« entsprechenden Signalpegel auf der Leitung AFTM wird der »örtliche« Speicher 200 veranlaßt den Inhalt des Hilfs-Flipflops 302 in die Bitspeicherstelle einzuschreiben bzw. nochmals abzuspeichern, die gerade

speicher mit kleiner Kapazität auszunutzen, werden Kombinationen von binären .Signalpegeln den Adressenleitungen a\ bis a„ gleichzeitig mit Auftreten eines einer binären »I« entsprechenden Signalpegels auf der Leitung FTM zugeführt. Dieser Satz von Signalpegeln bewirkt, daß der Inhalt des jeweiligen »Grund«-Flipflops der »Grund«-Flipflops 102-1 bis 102- W nochmals in dem adres''erten Bitspeicherplatz des jeweiligen »örtlichen« Speichers 200-1 bis 200- W abgespeichert bzw. verdoppelt wird. Dabei sei angenommen, daß zuvor jedes »Grund«-Flipflop oder »Grundw-Flipflop in geeigneter Weise durch binäre Datensignalpegel gesetzt worden ist, die dem jeweiligen Dateneingang (nicht gezeigt) von einer externen Quelle (nicht dargestellt) her zugeführt worden sind.

Die obenerwähnten, den Adressenleitungen a\ bis n„ zugeführten binären Signalpegel und die selektiv den Steuerleitungen MTF, FTM, <:tc, zugeführten binären .Signalpegel können von einer Reihe von Schaltern, von einer Reihe von Drucktasten, von einem Folgesteuergenerator oder von einem mikroprogrammierten Steuerelement abgegeben werden, das so programmiert ist, daß es die gewünschte Folge von binären Signalpegeln abgibt. Das zuvor erwähnte mikroprogrammierte Steuerelement kann dabei die Form von Steuerelementen aufweisen, wie sie bereits an anderer Stelle beschrieben sind (»Digital Computer Design Fundamentals« von Yaohan Chu. McGraw-Hill Book Company. Inc., 1962, Seiten 461 bis 470).

Wie bereits erwähnt, werden durch Anwendung der vorliegenden Erfindung Unterbrechungsoperationen erleichtert. Zu diesem Zweck kann die derzeit in den aktiven Arbeitsregistern eim;s datenverarbeitenden Systems gespeicherte Information in zweckmäßiger Weise in einem »örtlichen« Speicher 200 des jeweiligen Mehrfachzustands-Speicherelements 100 gespeichert werden, und zwar entweder für Unterbrechungen bei einer Vielzahl von Programmen oder für aufeinanderfolgende Stufen von Unterbrechungszuständen, die einem einzigen Programm zugeordnet sind. Das dem Unterbrechungszustand zugeordnete bzw. zugehörige Unterprogramm kann dann in das »Grund«-Flipflop 102 vuii einer geeigneten EiispeicnerMciic meines Speichers 200 eingelesen werden.

Bei Anwendung der in Fig. 2, 2a, 3a, 3b und 4 gezeigten Anordnungen werden gemäß der Erfindung die obigen Unterbrechungsoperationen wie folgt ausgeführt. Zunächst bewirkt das unterbrochene Programm oder der unterbrochen«: Zustand, daß eine erste Kombination von binären Signalpegeln an die Adressenleitungen a\ bis A_n abgegeben wird, und zwar gleichzeitig mit einem einer binären »1« entsprechenden Signalpegel auf der Leitung FTM. Die erste Kombination von binären Adressensignalpegeln ist dabei auf das unterbrochene Programm bezogen. Der obige Satz von binären Signalpegeln bewirkt, daß der Zustand des unterbrochenen !Programms (das ist der Inhalt des jeweiligen »Grund« -Flipflops gemäß F i g. 2, 3a, 3b und 4) nochmals in der adressierten Bitspeicherstelle des jeweiligen Speicheis 200 der Mehrfachzustands-Speicherelemente 100 abgespeichert bzw. dort verdoppelt wird, die entweder die Bitstufen der verschiedenen Arbeitsregister oder im Unterschied dazu ein oder mehrere Zwischenspeicher geringer Kapazität des datenverarbeitenden Systems bilden.

Nach erfolgter Verdoppelung des erwähnten Speicherinhalts bewirkt der Unterbrechungäzustand oder das Unterbrechungsprogramm die Abgabe einer

durch die Kombination von binären Signalpegeln bezeichnet ist, v, ilche den Adressenleitungen a\ bis a„ zugeführt worden sind. Die Leitungen AFTM und SERIAL DATA OUT führen zu den Eingängen der Eingabe- bzw. Eingangs-Verknüpfungsglieder der Verknüpfungsmoduln LMA bis LM-2" gemäß Fig. 2a hin, und zwar über herkömmliche Verknüpfungseinrichtungen, die nicht näher dargestellt sind.

In Fig.4 ist eine Speichermatrixanordnung dargestellt, die eine Vielzahl von Mehrfachzustands-Speicherelementen 100 enthält, welche als Elemente 100-1 bis 100-^bezeichnet sind

Dabei entspricht jedes Speicherelement der Speicherelemente 100 insbesondere einem Speicherelement gemäß der Ausführungsform nach F i g. 2, und ferner ist das in F i g. 2a dargestellte adressierbare »örtliche« Speicherelement 200 vorgesehen. Gemäß Fig.4 entspricht die Ausgabelogik bzw. Ausgangslogik 450 dej jeweiligen Speicherelementes 100 der Vielzahl dor in Fig. 2a dargestellten Verknüpfungsglieder 240-1 bis 240-2". Durch Anordnen einer Anzahl von Speicherelementen 100 nebeneinander erhält man eine Speichermatrix mit ^-Speicherelementen in der Zeile und einer entsprechenden Spaltenanzahl, die gleich der Anzahl der Speicherelemente 100 ist. Der Aufbau einer Matrix mit Hilfe von Speicherelementen 100 gemäß der Erfindung gestattet dabei in vorteilhafter Weise, ohne weiteres Änderungen in der Wortlänge berücksichtigen /.u können, und zwar durch Vergrößern der Anzahl der Speicherelemente in einer Zeile Sämtliche Speicherelemente 100 gemäß Fig. 4 werden gemeinsam über dieselben Eingangsleitungen angesteuert, wie sie in F i g. I und 2 dargestellt sind. Die Ausgangssignale der Speichermatrix werden über die Leitungen BA 1. BA-\ bis BA- W BA'- Wabgegeben. Da die auf den Leitungen BAA und BA Ί auftretenden binären Signalpegel komplementär zueinander sind, genügt es für die meisten Anwendungsfälle (das ist als Steuerelement, Zwischenspeicher geringer Kapazität, etc.). nur einen Leitungssatz auszunutzen.

Wenn die Speichermatrix ais Steuerelement benutzt wird (das heißt als Unterbefehlsgenen»(or), dann

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geeigneten binären Information geladen, und zwar entweder über das »Grund«-Flipflop 102 oder über parallele Datenwege (nicht dargestellt). Nachdem die entsprechende binäre Information in die Speichermatrix eingespeichert bzw. geladen worden ist, werden binäre Adressensignalpegel an die Adressenleitungen a_t bis a„ abgegeben, und zwar zusammen mit einem einer binären »i« entsprechenden Signalpegel auf der Leitung MTF. Diese Kombination von binären Signalpegeln bewirkt, daß der Bit-Inhalt eines gerade adressierten Verknüfungsmoduls LM nochmals in seinem entsprechenden »Grundw-Flipflop iO2 abgespeichert wird. Demgemäß bewirkt eine Folge von verschiedenen binären Adressensignaipegeln zusammen mit einer binären »1« entsprechenden, der Leitung AfTFzugeführten Signalpegeln, daß die vorgespeicherte oder vorgeladene Folge von binären »1 «-Zeichen und »««-Zeichen nacheinander an die Leitungen BAA bis BA- W abgegeben wird. Es dürfte einzusehen sein, da3 dabei Veränderungen in der Abgabefolge der an die Leitungen BAA bis BA-W abgegebenen binären Signalpegel auftritt, wenn die Reihenfolge der Adressensigriaic geändert wird, die den Adressenleitungen a-, bis a„ zugeführt werden.

Um die Speichermatrix als sogenannten Zwischen-

zweiten Kombination von binären Signalpegeln an die Adressenleitungen a\ bis a_m und zv/ar gleichzeitig mit der Abgabe eines einer binären »1« entsprechenden Signalpegels an die Leitung MTF. Diese zuletzt erwähnte Kombination von binären Signalpegeln a bewirkt ihrerseits, daß die Information des neuen (Unterbrechungs-)Programms, die in der jeweiligen adressierten Bitspeicherstelle gespeichert ist, in das jeweilige »Grund«-Flipflop 102 eingelesen wird. Zu diesem Zeitpunkt ist die das Unterbrechungsprogramm oder Unterprogramm betreffende Information entweder in dem entsprechenden internen Registern oder in einem oder mehreren Zwischenspeichern geringer Kapazität des Datenverarbeitungssystems gespeichert. Das System is; damit bereit, die in Frage kommende Wirkung bzw. Tätigkeit im Zusammenhang mit der Verarbeitung des Unterbrechungsprogramms auszuführen.

Wenn die Verarbeitung der Unterbrechung abgeschlossen is', nimmt das System »Grund«- Flipflops 102 wieder die Information auf, die in den einzelnen Bitspeicherplätzen gespeichert sind, welche dem unterbrochenen Programm zugeordnet sind. Die Wiederaufnahme des Betriebs wird dabei dadurch bewirkt, daO erneut die erste Kombination von binären Signalpegeln an die Adressenleitungen a\ bis a„ abgegeben wird, und zwar gleichzeitig mit einem einer binären »1« entsprechenden Signalpegel an die Leitung MTF. Dies hat zur Folge, daß der Bitinhalt des jeweiligen adressierten Speicherplatzes wieder in das entsprechende »Grund«-Flipflop zurückgespeichert wird bzw. dort erneut abgespeichert wird. Da diese Verdoppelung durch selektive Abgabe des Bitinhalts des jeweiligen adressierbaren Speichers 200 an eine entsprechende Leitung LMO bewirkt wird, wirkt in diesem Fall jeder der Speicher 200 als Lesespeicher bzw. Festwertspeicher. Demgemäß wird die in das jeweilige »Grund«-Flipflop 102 eingelesene Information nicht in die zuvor adressierte Bitspeicherstelle des örtlichen Speichers wieder eingeschrieben, aus der sie -to ausgelesen worden ist

Der Speicher 200 gemäß der Erfindung kann im

uui (gen auuii tu fvuiuuiliailui! Hill UCliaillllen ÄureSSierungsverfahren benutzt werden, die Gruppen von Bitspeicherplätzen verschiedenen Programmen/Programmzuständen zuordnen und die Gruppen von verschiedenen Bitspeicherplätzen verschiedenen Unterbrechungs-Unterbefehlen zuordnen. Es dürfte einzusehen sein, daß diese Programme sowie die Unterbrechungszustände entweder auf der Grundlage einer Prioritätsentscheidung oder ohne eine solche Prioritätsentscheidung verarbeitet werden können.

Die Organisation der Speicherelemente 100 ist so gewählt, daß die obenerwähnten Lade- und Entladeoperationen des Unterbrechungsprozesses im wesentlichen gleichzeitig ausgeführt werden können (das heißt innerhalb von Impulsperioden). Dies bedeutet, daß mit dem Mehrfachspeicherelement gemäß der Erfindung der Programmzustand eines Systems in Zwei-Takt-Perioden mit Auftreten einer Unterbrechung umgeschaltet werden könnte. Eine Taktperiode ist dabei erforderlich, um den Inhalt in die in Frage kommende Speicherstelle des jeweiligen Speichers abzuspeichern, und eine zweite Taktperiode ist erforderlich, um die Systemregister mit der Bitinformation von dem jeweiligen Speicher her zu laden, um ein neues Programm zss verarbeiten.

Neben der Ausnutzung der vorliegenden Erfindung zum Zwecke der erleichterten Ausführung vor. Unterbrechungsoperationen kann die vorliegende Erfindung auch zu Fehlerprüfzwecken bzw. Untersuchungszwekken herangezogen werden. So kann es zu verschiedenen Zeitpunkten während der Verarbeitung eines bestimmten Programmbefehls oder Teiles eines Programms insbesondere erwünscht sein, periodisch Jen Inhalt bestimmter Arbeitsregister innerhalb des Systems »momentan zu betrachten«. Zu diesem Zweck werden unterschiedliche Kombinationen von binären Signalpegeln an die Adressenleitungen a, bis a„ abgegeben, und zwar gleichzeitig mit einem einer binären »1« entsprechenden Signalpegel an die Leitung FTM. Jede eindeutige Kombination von den Adressenleitungen a\ bis a„ zugeführten binären Adresüensignalpegeln zusammen mit einem einer binärer »1« entsprechenden Signalpegel auf der Leitung /TAi bewirkt, daß das jeweilige »Grund«-Flipflop 102 in dem System seinen Inhalt nochmals in einem anderen adressierten Bitspeicherplatz seines Speichers 2IX) abgespeichert. Wenn die gewünschte Anzahl von »Momentanbetrachtungen« erreicht ist, kann der Bitinhalt des jeweiligen Speichers 200 entweder über Hilfswege (nicht dargestellt) oder über das aus Hilfs-Flipflops 302 aulgebaute Hilfs-Schieberegister ausgelesen werden.

Unter Bezugnahme auf Fig. 3b sei im folgenden die obenerwähnte Ausleseoperation näher beschrieben. Zunächst wird das Auslesen des Inhalts des jeweiligen Bitspeicherplatzes des jeweiligen Speichers 200 über das Hilfs-Schieberegister dadurch bewirkt, daß die in Frage kommende Kombination von binären Signalpegeln an die Adressenleitungen a\ bis; a„ abgegeben wird, und zwar gleichzeitig mit Abgabe eines einer binären »1« entsprechenden Signalpegels an die Leitung AMTF. Durch diesen Satz von binären Signalpegeln wird der Bitinhalt der adressierten Speicheritelle des betreffenden Speichers des jeweiligen Mehrfachspeicherlements 100 in dessen Hilfs-Flipflop 302 abgespeichert. Sodann wird ein einer binären »1« entsprechender Signalpegel an die Leitung SHIFT für eine bestimmte Zeitspanne abgegeben (das ist die Anzahl der Taktsignalpegel, die erforderlich ist, um den Informationsinhalt des HilfsSchieberegisters in eine Nutzeinrichtung zu verschieben). Nach Äbiaui tier bestimmten Zeitspanne wnii üie obige Operation zum Zwecke des Ausleser.? des Bitinhalts aus einem anderen Bitspeicherplatz des jeweiligen Speichers 200 wiederholt.

In einem System, das Mehrfachspeicherelemente enthält, wie sie durch die Ausführungsform gemäß F i g. 3a veranschaulicht sind, erfolgt das Auslesen des Inhalts der Bitspeicherstellen des jeweiligen Speichers in entsprechender Weise, wie dies im Zusammenhang mit Fig.3b erläutert worden ist, wobei jedoch ein bedeutender Unterschied vorhanden ist. Dieser Unterschied liegt darin, daß die Übertragung des Bitinhalts des jeweiligen Speichers 200 über diis »Grund«-Flipflop 102 erfolgt. In diesem Fall wird eine bestimmte Kombination von binären Signalpegeln an die Adressenleitungen ai bis a„ gleichzeitig mit Abgabe eines einer binären »1« entsprechenden Signalpegels an die Leitung AfTF abgegeben. Durch diesen Satz von binären Signalpegeln wird der Bitinhalt des adressierten Speicherplatzes des betreffenden Speichers des jeweiligen Mehrfachspeicherelements 100 in dem System in dessen zugehörigen »Grund«-Flipflop 102 abgespeichert Im Anschluß daran wird ein einer binären »1« entsprechender Signalpege! der Leitung AMTF zugeführt Dies hat zur Folge, daß der Bitinhalt des jeweiligen »Grund«-Flipflops 102 in dessen Hilfs-Flip-

flop 302 abgespeichert bzw. nochmals abgespeichert wird. Der Inhalt des Hilfs-Schieberegisters kann dann in der oben im Zusammenhang mit Fig.3b erläuterten Weise zu einer Nutzeinrichtung hin übertragen werden. Es dürfte einzusehen sein, daß die Ausführungsform gemäß F i g. 3b dann benutzt wird, wenn es erwünscht ist den Inhalt des jeweiligen Speichers auszulesen, ohne dabei den normalen Systembetrieb zu stören. Wenn die Systemoperation im Unterschied dazu eine Unterbrechung vertragen kann (zum Beispiel bei einer Anfangsuntersuchung bzw. -Fehlerprüfung), wird die Ausführungsform gemäß F i g. 3a angewandt.

Aus Vorstehendem dürfte ohne weiteres ersichtlich sein, daß das Hilfs-Schieberegister dazu herangezogen werden kann, den jeweiligen Speicher 200 mit einer binären Information zu laden, indem einfach die umgekehrte Reihenfolge der Operationen ausgeführt wird, wie sie im Zusammenhang mit den F i g. 3a und 3b beschrieben worden ist Bezugnehmend auf F i g. 3a sei kurz bemerkt, daß ein Bitspeicherplatz des jeweiligen Speichers 200 in der nachstehend erläuterten Weise von dem Hilfs-Schieberegister her geladen werden kann. Zunächst wird der Bitinhalt des jeweiligen Hilfs-Flipflops 302 in dessen »Grund«-Flipflop 102 abgespeichert, und zwar durch Abgabe eines einer binären »1« entsprechenden Signalpegels an die Leitung SNAP IN. Sodann wird der jeweilige Speicher 200 über die Leitungen a, bis a„ adressiert wobei gleichzeitig ein einer binären »1« entsprechender Signalpegel an die Leitung FTM abgegeben wird. Dies hat zur Folge, daß der Bitinhalt des jeweiligen »Gnind«-Flipflops 102 in den adressierten Bitspeicherplatz des in Frage kommenden Speichers 200 eingeschrieben bzw. nochmals eingespeichert wird.

Bei der in F i g. 3b dargestellten Anordnung wird der Bi'tinhalt des jeweiligen Speichers von dessen entsprechenden Hilfs-Flipflop 302 dadurch bereitgestellt daß ein Bitspeicherplatz des jeweiligen Speichers über die Leitungen a\ bis a„ adressiert wird und daß gleichzeitig ein einer binären »1« entsprechender Signalpegel an die Leitung AFTM abgegeben wird. Dies hat zur Folge, daß der Bitinhalt des jeweiligen Hilfs-FUpflops 302 in die adressierte Bitspeicherstelle bzw. in den adressierten Bitspeicherplatz des zugehörigen Speichers 200 eingeschrieben oder dort erneut abgespeichert wird.

Bezüglich weiterer Einzelheiten im Zusammenhang mit dem Laden des Hilfs-Schieberegisters sei auf die obenerwähnte US-Patentschrift hingewiesen. Obwohl das Mehrfachspeicherelement besonders in

ίο MSI- und LSI-Systemen anwendbar ist kann es auch aus einzelnen integrierten Schaltungschips (IC) aufgebaut werden. Ferner können die »Grundw-Flipflops, die Hilfs-FUpflops und die Verknüpfungsmoduln des jeweiligen Speichers aus herkömmlichen bistabilen Flipflops

aufgebaut werden, wie zum Beispiel aus Trigger-Schaltungen JK-, RS-, RST-FIipflops. Daneben kann das in der erwähnten US-Patentschrift angegebene Flipflop benutzt werden. Die betreffenden Flipflops können dabei entweder synchron oder asynchron arbeiten, und außerdem können sie ab Flipflops ausgeführt sein, wie sie in dem obenerwähnten Artikd beschrieben sind.

Durch die vorliegende Erfindung ist also ein Mehrfach-Flipflop geschaffen, das in einer Vielzahl von Anwendungsfällen benutzt werden kann. So kann zum Beispiel eine Mehrfach-Flipflop-Matrix mit der entsprechenden Adressenlogik als Abfragestapel, als Abfragereihe, etc. verwendet werden.

Im übrigen sind die Prinzipien der Erfindung nicht aul ein bestimmtes System oder auf eine bestimmte Organisation beschränkt sondern vielmehr sind diese Prinzipien auf sämtliche Systeme/Untersysteme (wie zum Beispiel periphere Steuereinrichtungen, periphere Einrichtungen etc.) anwendbar, die von den Eigenschaften der Mehrfachspeicherung gemäß der Erfindung

Gebrauch machen können. So kann es zum Beispiel in einigen Systemen oder Untersystemen erwünscht sein, nur die wichtigeren Arbeits-Flipflops und/oder Register mit dem örtlichen Speicher gemäß der Erfindung zu versehen.

Hierzu 3 Blatt Zeichnungen

Claims (6)

Patentanspröche:

1. Speicheranordnung in einem datenverarbeitenden System mit einer bistabilen Speicherstufe mit Eingangs- und Ausgangsschaltungen sowie mit einem an dem Ausgang der bistabilen Speicherstufe angeschlossenen Speicher, dadurch gekennzeichnet, daß mit dem Ausgang der bistabilen Speicherstufe (102) ein Biteingang eines eine Mehrzahl von Speicherzellen (LM-I bis LM-2") enthaltenden adressiert aristeuerbaren Speichers (200) verbunden ist, der mit einem Bitausgang über eine selektiv ansteuerbare Verknüpfungsschaltung (104, 198) mit der Eingangsseite der bistabilen is Speicherstufe (102) verbunden ist, daß durch ein erstes Steuersignal (FTM) an einem Eingang des adressiert ansteuerbaren Speichers (200) der Inhalt der bistabilen Speicherstufe (102) in die adressierte Speicherzelle (LM-X bis LM-2«) des Speichers (200) übernommee wird und daß durch ein zweites, an der Verknüpfungsschaltung (104) anliegendes Steuersignal (MTF) der Inhalt der adressierten Speicherzelle (LMA bis LM2") an die bistabile Speicherstufe (102) abgegeben wird.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das genannte erste Steuersignal (FTM) als Teil einer dem Speicher (200) zuzuführenden Adresse abgegeben wird.

3. Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß bei in einer Mehrzahl vorgesehenen opeicherstufen (102) mit zugehörigem Speicher (200) sämtlicts Spekherstufen (102) zu einem Schieberegister in Kette geschaltet sind.

4. Speicheranordnung nach Ar^ruch 3, dadurch gekennzeichnet,

daß den einzelnen Speichern (200) jeweils eine gesonderte Decodierverknilipfungsschaltung (250-1 bis 250- W) zugehörig ist

und daß sämtlichen Decodierverknüpfungsschaltungen (250-1 bis 250-Wj die Speicheradressen jeweils gemeinsam zuführbar sind.

5. Speicheranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der jeweiligen Speicherstufe (102) noch eine zusätzliche Speicherstufe (302) zugeordnet ist, die über selektiv ansteuerbare Verknüpfungs glieder 304, 112) eingangsseitig am Ausgang und ausgangsseitig am Eingang der betreffenden Speicherstufe (102) angeschlossen ist so

6. Speicheranordnung nach Anspruch 5, dadurch gekennzeichnet, daß siimtliche zusätzlichen Speicherstufen (302) zu einem gesonderten Schieberegister in Kette geschaltet sind.

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