DE2111642B2

DE2111642B2 - Verfahren zum Informationsaustausch zwischen einem schnellen und einem langsamen Speicher sowie Vorrichtung zur Durchführung des Verfahrens

Info

Publication number: DE2111642B2
Application number: DE2111642A
Authority: DE
Inventors: Iver Christian Arcadia Hansen; Reinhard Kurt Glendora Kronies
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1970-03-19
Filing date: 1971-03-11
Publication date: 1973-10-18
Also published as: JPS4830168B2; NL7103580A; US3609665A; BE763887A; DE2111642A1; JPS463005A; DE2111642C3; NL156262B; GB1310467A; FR2084903A5

Description

Die Erfindung betrifft ein Verfahren zum Austausch von Wörtern zwischen einem schnellen Speicher mii

4. Vorrichtung zur Ausführung des Verfahrens 55 einem sehr schnell ablaufenden Lese-Schreib-Speicher nach einem der vorstehenden Ansprüche zum Aus- zyklus und einem langsamen Speicher mit einem lang

sanier ablaufenden Lese-Schreib-Speicherzyklus, wöbe jedem Speicher mindestens ein Informationsregistei zugeordnet ist, sowie eine Vorrichtung zur Ausführunj 60 dieses Verfahrens. Aus der USA.-Patentschrif 3 292 153 ist ein Speichersystem bekannt, bei dem eir schneller Speicher mit einem Lese-Schreib-Speicher zyklus sowie ein langsamer Speicher mit nicht regene rierendem Speicherzyklus zusammenarbeiten. Dabe gleich der Zeitspanne für die Ausführung eines 65 werden für Verarbeitungszwecke benötigte Informa vollständigen Lese-Schreib-Speicherzyklus des tionen aus dem langsamen Mengenspeicher an dei schnellen Speichers ist; daß der langsame Speicher schnellen Speicher 7ur Bereithaltung übergeben. Is (14/1) ein Informationsregister (48, 50) aufweist, der schnelle Speicher bereits voll, wird aus diesem di<

tausch von Wörtern zwischen einem schnellen Speicher mit einem sehr schnell ablaufenden Lese-Schreib-Speicherzyklus und einem langsamen Speicher mit einem langsamer ablaufenden Lese-Schreib-Speicherzyklus, dadurch gekennzeichnet, daß der Speieherzyklus des langsamen Speichers zwischen seinem Leseteil und seinem Schreibteil eine Wartezeit aufweist, deren Dauer i,.mdestens

am längsten nicht mehr benutzt gewesene Information an den langsamen Mengenspeicher abgegeben und gleichzeitig aus dem Mengenspeichei· eine neue Information aufgenommen wird.

Bei der damit geschaffenen wechselseitigen Informationsübertragung zwischen diesen beiden Speichern wird der schnelle Speicher während des größten Teils der für die Übertragung genötigten Zeitspanne in Anspruch genommen, obwohl seine reine Lese-Schreib-

faches der Wartezeit sein und die Zahl der an den schnellen Speicher zum Wortaustausch angeschlossenen langsamen Speicher gleich dem Vielfachen sein.

Eine Vorrichtung zur Ausführung des erfindungsgemäßen Verfahrens zeichnet sich dadurch aus, daß der Speicherzyklus des langsamen Speichers zwischen seinem Leseteil und seinem Schreibteil eine Wartezeit aufweist, deren Dauer mindestens gleich der Zeitspanne

somit optimal ausgenutzt ist. Der Informationsaustausch zwischen den beteiligten Registern läuft dabei schrittweise praallel zu den einzelnen Teilen des schnellen Speicherzyklus ab und stellt damit diesen ebenfalls 5 von jeglicher Wartezeit frei.

Die Erfindung ermöglicht eine besonders zweckmäßige und rationelle Weiterbildung beim Zusammenarbeiten zwischen dem schnellen Speicher und mehre-

„,.„,, _o , ren langsamen Speichern, wobei der Speicherzyklus

Speicherzykluszeit erheblich kürzer ist. Außerdem geht io jedes langsamen Speichers zwischen seinem Leseteil für den schnellen wie für den langsamen Speicher eine und seinem Schreibteil eine Wartezeit enthält.^ deren erhebliche Wartezeit dadurch verloren, daß die wäh- Länge etwa gleich der Zeitspanne- für die Ausführung rend der beiden Lesezyklen in die zugehörigen Infor- eines schnellen Speicherzyklus ist; und wobei der mationsregister ausgelesene Information zusammen mit zeitliche Ablauf der langsamen Speicherzyklen derart den zugehörigen Adressen in einem eigenen Zeitab- 15 gesteuert wird, daß sich die einzelnen Wartezeiten schnitt zwischen den beteiligten Registern ausgetauscht unmittelbar aneinander reihen und der Austausch von werden muß, um danach in die bestimmungsgemäßen Wörtern zwischen den langsamen Speichern und dem Speicher eingeschrieben zu werden. schnellen Speicher in aufeinanderfolgenden Speicher-

Aulterdem ist in dem IBM Technical Disclosure zyklen des schnellen Speichers stattfindet. Zweckmäßig Bulletin Band 5, Nr. 7, Dezember 1962. S. 86. eine 20 kann dann die zur Ausführung eines langsamen Einrichtung beschrieben, bei der Informationen aus Speicherzyklus benötigte Zeit ein ganzzahliges Vieleinem schnellen Speicher in einen langsamen Speicher
abgelegt werden können. Die unterschiedlichen Speicher/yklen werden dabei von einem besonderen Umlaufspeicher ausgeglichen, der die zu übertragenden 25
Informationen zwischenspeichert. Abgesehen von dem
durch den Zwischenspeicher bedingten technischen
Aufwand benötigt dieses System selbst dann, wenn es

in Richtung auf einen Informationsaustausch zwischen _ - u

den beiden Speichern ausgebildet werden würde, sehr 30 für die Ausführung eines vollständigen Lese-Schreibviel Zeit für den Austauschvorgang und insbesondere Speicherzyklus des schnellen Speichers ist; daß der für den schnellen Speicher. langsame Speicher ein Informatioiisregister aufweist,

Der Erfindung liegt daher die Aufgabe zugrunde, dessen Ausgang über eine erste (Jbertragungseinncheinen echten Wechselverkehr im Sinne eines Aus- tung an den Eingang eines Eingabe-Informationstausches von Wörtern zwischen einem schnellen Spei- 35 registers des schnellen Speichers angeschlossen und eher und einem langsamen Speicher zu schaffen, bei dessen Eingang über eine zweite Ubertragungseinrichdem die zeitliche Inanspruchnahme des schnellen tung an den Ausgang des Ausgabe-Infor nationsregl· Speichers möglichst klein bleibt. slers des schnellen Speichers angeschlo., ,n ist, dat

Die Lösung dieser Aulgabe gelingt mit dem eingangs eine Steuereinheit an die erste Ubertragungseiririchgenannten Verfahren dadurch, daß der Speicherzyklus 40 tung angeschlossen ist und während des I eseteiles de; des langsamen Speichers zwischen seinem Leseteil und schnellen Speicherzyklus die erste Ubertragungsein· seinem Schreibteil eine Wartezeit aufweist, deren richtung öffnet, und an die zweite Ubertragungsein Dauer mindestens gleich der Zeitspanne für die Aus- richtung angeschlossen ist und während des Schreib führung eines vollständigen Lese-Schreib-Speicher- teües des schnellen Speicherzyklus die zweite Über zyklus des schnellen Speichers ist; daß während des 45 tragungseinrichtung öffnet, und daß eine Synchroni Leseteils des schnellen Speicherzyklus ein erstes, aus siereinheit an den langsamen sowie an den schneller

Speicher zur Synchronisation der Speicherzyklen ange schlossen ist, derart, daß während der Wartezeit dei

_₆₁_ _..„„..„„ „..„ schnelle Speicherzyklus vollständig abläuft. Auch dies.

schnellen Speichers übertragen und ein zweites, in 50 Vorrichtung gestattet mehrere zweckmäßige Weiter dem schnellen Speicher enthaltenes Wort in ein Aus- bildungen, die Gegenstand einiger Unteranspruch· gangs-Informationsregister des schnellen Speichers ausgelesen wird; daß während des Schreibteils des
schnellen Speicherzyklus das erste Won aus dem
Eingangs-Informationsregister in den schnellen Spei- 55
eher eingeschrieben und das zweite Wort aus dem
Ausgangs-Informationsregister in das Informationsregister des langsamen Speichers zum anschließenden
Einspeichern in den langsamen Speicher übertragen
wird. ^(l'

In bewußter Inkaufnahme einer beim Einsät/ tier Erfindung in modernen Datenverarbeitungsanlagen unschädlichen Wartezeit zwischen dem l.cseteil und

den: Schreibteil des langsamen Speicherzyklus ermüg- , .

licht die Erfindung ein Zusammendrängen des voll- 65 nur ein Datenprozessor und em Hauptspeicher uai ständigen schnellen Speicherzyklus auf diese Warte- gestellt sind, kann der Hauptspeicher natürlich nieli zeit mit der Folge, daß der schnelle Speicher selbst rere getrennte Speichermodulen enthalten, die übe darüber hinausgehend keine Wartezeit erfährt und eine geeignete Vermittlung mit einer beliebigen Anzat

dem langsamen Speicher vorher in sein Informationsregister ausgelesenes Wort aus dem Informationsregister in ein Eingangs-Informationsregister des

sind.

Die Erfindung wird nachstehend an einem Aus führungsbeispiel an Hand der Zeichnungen erläutert Ks zeigt

Fig. 1 ein Blockdiagramm eines digital arbeilendei

Speicher-Systems.

Fig. 2 ein schematisches Blockschaltbild de Speicher-Systems und

I ig. 3 einige Zeitdiagramme zur Erläuterung de Arbeitsweise des Speicher-Systems.

Fig. 1 zeigt im einzelnen einen digitalen Rechne mit mindestens einem Datenprozessor 10, der mi einem schnellen Hauptspeicher 12 arbeitet. Obwor

von Datenprozessoren zusammen arbeiten, wie es bei Mehrprozessor-Systemen üblich ist. Der schnelle Hauptspeicher 12 kann jeder geeignete Typ eines adressierbaren Random-access-Speichers sein, z. B. ein Dünnfilmspeicher oder ein Kernspeicher. Beim Einschreiben in den oder Auslesen aus dem Hauptspeicher wird eine Adresse in den Speicher gegeben und ein Speicherzyklus in Gang gesetzt, der zunächst ein Auslesen der Information in der adressierten Speicher-Zelle und sodann entweder ein Wiedereinschreiben derselben Information für ihr weiteres Speichern oder ein Einschreiben einer neuen Information in dieselbe Zelle umfaßt. Es wird also derselbe grundsätzliche Speicherzyklus sowohl für eine Ausleseoperation als auch für eine Einschreiboperation benutzt.

Wörter werden zwischen dem schnellen Hauptspeicher 12 und einem langsamen Mengenspeicher 14 über eine Austausch-Steuerung 16 ausgetauscht. Der langsame Mengenspeicher 14, vorzugsweise eine Art Magnetkern-Random-access-Speicher, ist auf übliche Weise für den Informationsaustausch mit einem Plattenspeicher 20eingerichtet. Mit der Austauschsteuerung 16 als wirksamer Nahtstelle zwischen dem Hauptspeicher 12 und dem Mengenspeicher 14 können mehrere zusätzliche Mengenspeicher 15,17 und 19 als unbegrenzte Speichererweiterung vorgesehen werden. Die langsamen Mengenspeicher arbeiten mit dem Plattenspeicher 20 über eine geeignete Vermittlung 22.

Fig. 2 erläutert im einzelnen die Arbeitsweise der Austauschsteuerung 16 für den Informationsaustausch zwischen dem Hauptspeicher 12 und dem langsamen Mengenspeicher 14. Der schnelle Speicher 12 enthält einen Kern- oder Dünnfilm-Speicherstapel 30. Speicherstellen in dem Stapel 30 werden von dem Inhalt eines Adressenregisters 32 adressiert. In den Stapel einzulesende Information wird in einem Eingabe-Informationsregister 34 gespeichert. Aus dem Stapel ausgelesene Information erscheint in einem Ausgabe-Informationsregister 36. Der Speicherzyklus wird von einer taktimpulsgetriebenen Schrittsteuerung 38 gesteuert. Bei dem normalen Speicherzyklus wird zunächst eine Leseoperation ausgeführt, bei der Leseverstärker 40 aktiviert und die adressierten Kerne abgetastet werden. Dadurch werden die ausgelesenen Signale auf den Lesewicklungen in den Verstärkern 40 verstärkt und die entsprechenden Bits in dem Ausgabe-Informationsregister 36 gesetzt. Darauf folgt eine Schreiboperation, bei der die adressierten Kerne wiederum abgetastet werden. Gleichzeitig werden Treiber 42 aktiviert und die speziellen Kerne in dem Stapel werden gemäß den in dem Eingabe-Informationsregister 34 gespeicherten Bits gesetzt. Derartige Random-access-Speicher sind bekannt; sie arbeiten allerdings gewöhnlich nur mit einem einzigen Informationsregister für den Lese- und für den Schreibvorgang.

Der langsame Megenspeicher 14 weist mehrere Abschnitte auf, beispielsweise die vier Abschnitte 14.4, 14ß, 14C und 14D. Die Anzahl der Mengenspeicher-Abschnitte ist durch die Relativ-Geschwindigkeit des langsamen Speichers gegenüber dem schnellen Speicher bestimmt. Wenn z. B. der schnelle Speicher ein 1-Mikrosckundc-Spcicher und jeder Abschnitt des langsamen Speichers ein 4-Mikrosckunden-Speicher ist. werden vier langsame Spcichcrabschnitte gebraucht, um den schnellen Speicher mit seiner Maximalgeschwindi^kcil zu betreiben

leder Abschnitt des langsamen Speichers enthalt einen Kernst.ΐ|χ.Ί 44 und cm Adressregister 46. P.ingabeinformation wird in einem Eingabeinformationsregister 48 gespeichert und Ausgabeinformation wird in einem Ausgabeinformationsregister 50 gespeichert. Eine Schrittsteuerung 52 treibt den langsamen Speicher durch seinen Speicherzyklus in Abhängigkeit von empfangenen Taktimpulsen. Während des Leseteiles des Speicherzyklus werden die Leseverstärker 54 und während des Schreibteiies des Speicherzyklus werden die Treiber 56 aktiviert.

ίο Die Austausch-Steuerschaltung 16 enthält ein Steuer-Flip-Flop 60, das durch ein Speicher-Austauschsignal vom Dater.prozessor 10 gesetzt wird. Der Datenprozessor lädt außerdem eine Anfangsadresse in ein Anfangsadressregister 62 und eine Endadresse in ein Endadressregister 64. Wenn das Flip-Flop 60 gesetzt ist, blendet es Taktimpulse CP vom Taktgeber des Systems durch ein Tor 66. Die Taktimpulse gelangen auf eine Verzögerungsleitung 68, die eine Reihe verzögerter Takte erzeugt, und zwar CP-O ohne Verzögerung CP-5 mit einer Verzögerung von fünf Taktimpulsintervallen, CP-8 mit einer Verzögerung von acht Taktimpulsintervallen, CP-10 mit einer Verzögerung von zehn Taktimpulsintervallen und CP-15 mit einer Verzögerung von fünfzehn Takimpulsintervallen.

Statt der als Beispiel beschriebenen Verzögerungsleitung 68 kann selbstverständlich auch ein Binärzähler zur Erzeugung der verschiedenen Zeitverzögerungen benutzt werden.
Das Steuer-Flip-Flop 60 gibt außerdem den Inhalt des Anfangsadressregisters 62 in das Adressregister 32 des schnellen Speichers und in das Adressregister 46 jedes langsamen Mengenspeicherabschnittes über ein Tor 70. Die CP-0-Taktimpulse werden auf die Schrittsteuerung 52 des langsamen Speicherabschnittes 14A gegeben, während die CP-5-, CP-10- und CP-15-Taktimpulse jeweils den drei anderen Abschnitten 14 B, 14 C und 14 D der langsamen Mengenspeicher zugeführt werden.

Durch die Zuführung von Taktimpulsen zu der Schrittsteuerung 38 des schnellen Speichers und zu der Schrittsteuerung 52 jedes langsamen Speichers werden die verschiedenen Speichermodulen schrittweise durch ihre Speicherzyklen betrieben. Der Zyklus jedes langsamen Speichers umfaßt nacheinander einen Leseteil, eine Leerlauf-Periode (Wartezeit) und als Abschluß einen Schreibteil. Wie in Fig. 3 dargestellt ist, wird mit Zuführung des CP-0-Taktimpulses zu dem ersten Abschnitt des langsamen Speichers ein Lesevorgang eingeleitet, der acht Taktperioden dauert, gefolgt von einer Lecrlaufperiode (Wartezeit) von fünf Taktimpulsintervallen Dauer und endend mit einem Schreibvorgang, der sieben Taktperioden dauert. Ein vollständiger Speicherzyklus dauert also zwanzig Taktimpulsintervalle. Derselbe Zyklus wird in jedem anderen Abschnitt des langsamen Speichers mit verzögerten Intervallen von fünf Taktimpulsintervallen, die einem Viertel der gesamten Speicherzykluszeit entsprechen, in Gang gesetzt. Am Ende des Leseteiles des Speicherzyklus im langsamen Speicher wird ein Speicherzyklu; des schnellen Speichers durch die der Schrittsteuerung 38 zugeführten CP-8-Impulse eingeleitet. Der Speicherzyklus des schnellen Speichers umfaßt nacheinander einen Lesevorgi'ng, einen Schreibvorgang Jnd eine Leeriaufperiode, die sich jeweils üb« zwei Taktperio den. zwei Taktperioden und eine Taktperiode erstrek ken. Der vollständige schnelle Speicherzyklus braucht daher insgesamt fünf Taktintervalle, g. h. ein Vierte der SpcichcmUus-Zcit der langsamen Speicher.

Wie ferner aus Fig. 3 hervorgeht, hat die Verzögerung von acht Taktimpulsintervallen zwischen dem Ingangsetzen des ersten SpeicherzyUus des ersten langsamen Mengenspeicherabschnittes und dem Start des ersten Speicherzyklus des schnellen Hauptspeichers zur Folge, daß der schnelle Speicherzyklus immer während des Leerlaufintervalls (während der Wartezeit) des langsamen Speicherzyklus eines der Langsam-Speicher-Abschnitte stattfindet. Jeder folgende Speicherzyklus des schnellen Speichers entspricht dem Leerlaufintervall des Speicherzyklus nachfolgende Abschnitte des langsamen Speichers. Für jeden langsamen Speicherabschnitt findet daher ein Lesevorgang des langsamen Speichers statt, dem Lese- und Schreibvorgänge des schnellen Speichers und darauf ein Schreibvorgang des langsamen Speichers folgen.

Der Lesevorgang jedes langsamen Speicherabschniltes bewirkt, daß der Inhalt der adressierten Stelle in dem Stapel in das Ausgabeinformationsregister 50 geladen wird. Während des folgenden Leerlaufteiles des Speicherzyklus wird der Inhalt des Ausgabeinformationsregisters 50 mittels eines Tores 72 auf eine Ausgabe-Sammelleitung 74 gegeben. Die Sammelleitung 74 ist mit dem Ausgang ähnlicher Tore in jedem anderen langsamen Speicherabschnitt 14 B, 14 C und 14D verbunden. Die Ausgabe-Sammelleitung 74 ist über ein Tor 76 an das Eingabeinformationsregister 34 des schnellen Speichers 12 angeschlossen. Das Tor 76 wird während des Leseteiles des Speicherzyklus durch die Schrittsteuerung 38 des schnellen Speichers geöffnet. Am Ende des Leseteiles des Speicherzyklus des schnellen Speichers ist daher das Register 34 mit einem Datenwort aus dem jeweiligen Abschnitt des langsamen Speichers geladen, der sich in dem Leerlaufteil seines Speicherzyklus befindet. Der folgende Schreibteil des Speicherzykius des schnellen Speichers 12 bewirkt, daß das nun in das Ausgabeinformationsregister 36 gelesene Wort mittels eines Tores 78 auf eine zu jedem langsamen Speicherabschnitt führende Eingabe-Sammelleitung 80 gekoppelt wird. Die Sammelleitung 80 wird durch ein Tor 82 während der Leerlaufzeit des Speicherzyklus des speziellen langsamen Speicherabsdinittes an das Eingabeinformati<>n<;register 48 angeschlossen. Das Datenwort wird sodann in den Stapel des langsamen Speicherabschnittes während des folgenden Schreibteiles des langsamen Speicherzyklus eingeschrieben. Man sieht also, daß ein Austausch von Daten zwischen dem langsamen Speicherabschnitt und dem schnellen Speicher während des Leerlaufteiles des langsamen Speicherzykius stattfindet.

Bei der Beendigung jedes Speicherzyklus des schnellen Speichers wird das Adressregister 32 von der

ίο Schrittsteuerung 38 weitergcstellt, so daß nachfolgende Speicherzyklen des schnellen Speichers aufeinanderfolgende Adress-Stellen im Stapel erfassen. Ähnlich werden die Adressregister 46 in jedem der langsamen Speicherabschnitte bei der Vollendung jedes Speicherzyklus des zugehörigen langsamen Speicherabschnitts um eins weitergestellt.

Das Zcitdiagrarnrr! in Fig. 3 veranschaulicht die Arbeitsfolge des Speicheraustauschvorganges. Man sieht, daß offensichtlich der schnelle Speicher mit einer Maximalgeschwindigkeit umläuft, und daß ein Austausch von Daten während jedes schnellen Speicherzyklus stattfindet. Mit Hilfe mehrerer langsamer Speicherabschnitte mit gestaffelt überlappenden Speicherzyklen erreicht man maximale Ausnutzung des schnellen Speichers.

Es werden also Daten zwischen einem schnellen Speicher und mehreren langsamen Speichern mit der Geschwindigkeit des schnellen Speichers mit Hilfe einer Anzahl zeitlich verzahnt arbeitender Speicher ausgetauscht. Bei jedem Lese-Schreib-Zyklus des schnellen Speichers werden Daten während des Lesetcils des schnellen Speicherzyklus von einem der langsamen Speicher zu dem schnellen Speicher übertragen und während des folgenden Schreibteiles des schnellen Speicherzyklus aus dem schnellen Speicher in den langsamen Speicher übertragen. Beide Übertragungen finden zwischen dem Leseteil und dem Schreibteil des Lese-Schreib-Zyklus des langsamen Speichers statt. Durch zeitliche Überlappung der Lese-Schreib-Zyklen der langsamen Speicher findet der Austausch mit einer Geschwindigkeit ab, die von der Dauer des Lese-Schreib-Zyklus des schnellen Speichers bestimmt wird.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zum Austausch von Wörtern zwischen einem schnellen Speicher mit einem sehr S schnell ablaufenden Lese-Schreib-Speicherzyklus und einem langsamen Speicher mit einem langsamer ablaufenden Lese-Schreib-Speicherzyklus, wobei jedem Speicher mindestens ein Informationsregister zugeordnet ist, dadurch gekennzeiclinet, daß der Speicher-Zyklus des langsamen Speicners (14A, 14B, 14C, 14D) zwischen seinem Leseteil und seinem Schreibteil eine Wartezeit aufweist, deren Dauer mindestens gleich der Zeitspanne für die Ausführung eines vollständigen »5 Lese-Schreib-Speicherzyklus des schnellen Speichers (12) ist; daß während des Leseteiles des schnellen Speicherzyklus ein erstes, aus dem langsamen Speicher vorher in sein Informationsregister (48, 50) abgelesenes Wort aus deni Informations- so register in ein Eingangs-lnformationsregister (34) des schnellen Speichers übertragen und ein zweites, in dem schnellen Speicher enthaltenes Wort in ein Ausgangs-lnformationsregister (36) des schnellen Speichers ausgelesen wird; daß während des »5 Schreibteiles des schnellen Speicherzyklus das erste Wort aus dem Eingangs-lnformationsregister in den schnellen Speicher eingeschrieben und das zweite Wort aus dem Ausgangs-lnformationsregister in das Informationsregister des langsamen Speichers zum anschließenden Einspeichern in den langsamen Speicher übertragen wird.

2. Verfahren nach Anspruch 1 zum Austausch von Wörtern zwischen einem schnellen und mehreren langsamen Speichern, dadurch gekennzeichnet, daß der Speicherzyklus jedes langsamen Speichers (14ß, 14C, 14D) zwischen seinem Leseteil und seinem Schreibteil eine Wartezeit enthält, deren Länge etwa gleich der Zeitspanne für die Ausführung eines schnellen Speicherzyklus ist; und daß der zeitliche Ablauf der langsamen Speicherzyklen derart gesteuert wird, daß sich die einzelnen Wartezeiten unmittelbar aneinanderreihen und der Austausch von Wörtern zwischen den langsamen Speichern und dem schnellen Speicher in aufeinanderfolgenden Speicherzyklen des schnellen Speichers stattfindet.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die zur Ausführung eines langsamen Srx-icherzyklus benötigte Zeit ein ganzzahliges Vielfaches der Wartezeit ist und daß die Zahl der an den schnellen Speicher zum Wortaustausch angeschlossenen langsamer. Speicher gleich dem Vielfachen ist.

dessen Ausgang über eine erste Übertragungseinrichtung (72, 76) an den Eingang eines Eingabe-Informationsregisters (34) des schnellen Speichers (12) angeschlossen und dessen Eingang über eine zweite Übertragungseinrichtung (78, 82) an den Ausgang des Ausgabe-Informationsregisters (36) des schnellen Speichers angeschlossen ist; daß eine Steuereinheit (38) an die erste Übertragungseinrichtung angeschlossen ist und während des Leseteiles des schnellen Speicherzyklus die erste Übertragungseinrichtung öffnet, und an die zweite Übertragungseinrichtung angeschlossen ist und während des Schreibteiles des schnellen Speicherzyklus die zweite Übertragungseinrichtung öffnet; und daß eine Synchronisiereinheit (68) an den langsamen sowie an den schnellen Speicher zur Synchronisation der Speicherzyklen angeschlossen ist, derart, daß während der Wartezeit der schnelle Speicherzyklus vollständig abläuft.

5. Vorrichtung nach Anspruch 4 mit mehreren langsamen Speichern, dadurch gekennzeichnet, daß jeder langsame Speicher ein eigenes Informationsregister besitzt und daß die erste Übertragungseinrichtung an die Ausgange der Informationsregister und die zweite Übertragungseinrichtung an die Eingänge der Informationsregister angeschlossen ist; und daß die Synchronisiereinheit an jeden langsamen Speicher zur Synchronisation der Speicherzyklen der langsamen Speicher derart angeschlossen ist, daß sich die einzelnen Wartezeiten unmittelbar aneinanderreihen und der Austausch von Wörtern zwischen den langsamen Speichern und dem schnellen Speicher in aufeinanderfolgenden Speicherzyklen des schnellen Speichers stattfindet.

6. Vorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der/die langsame(n) Speicher ein Eingangsinformationsregister (48) und ein Ausgangsinformationsregister (50) besitzen, wobei die erste Übertragungseinrichtung an das Ausgangsregister und die zweite Übertragungseinrichtung an das Eingangsregister angeschlossen sind.

7. Vorrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Synchrcnisiereinheit eine Taktimpulsquelle aufweist, die Taktimpulse stufenweise verzögert auf die langsamer und den schnellen Speicher zur Synchronisierung der Speicherzyklen abgibt.